JPH0993490A

JPH0993490A - 赤外線撮像装置

Info

Publication number: JPH0993490A
Application number: JP7242922A
Authority: JP
Inventors: Kazuhiro Hotta; 和博堀田; Kazutoshi Togano; 一利戸叶
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-09-21
Filing date: 1995-09-21
Publication date: 1997-04-04

Abstract

(57)【要約】【課題】本発明は赤外線撮像装置に関し、少ないメモ
リ、遅延時間及びコストで良質のＴＤＩ画像データが得
られる赤外線撮像装置の提供を課題とする。【解決手段】スキャナ２の走査方向に対して垂直に素
子配列された複数の光電変換アレイ４を備え、シーン１
の同一部分より得た複数の画素データを積分することに
よりＳ／Ｎの改善を図る赤外線撮像装置において、各光
電変換アレイ４₁〜４_mより得た画素データＷＤ₁〜Ｗ
Ｄ_mをスキャナに同期した書込画素クロック信号により
複数のデュアルポート型メモリ１８₁〜１８_mに夫々記
憶すると共に、該画素データの書込制御に追従して画素
データの読出制御を行い、前記書込画素クロック信号よ
りも低速の読出画素クロック信号により読み出した画素
データＲＤ₁〜ＲＤ_mに対して積分操作を行う。好まし
くは、デュアルポート型メモリ１８₁〜１８_mの各読出
データについて各種の演算を行う信号演算部３０を備
え、該信号演算部３０は読出画素クロック信号よりも高
速のクロック信号により演算を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は赤外線撮像装置に関
し、更に詳しくはスキャナの走査方向に対して垂直に素
子配列された複数の光電変換アレイを備え、シーンの同
一部分より得た複数の画素データを積分することにより
Ｓ／Ｎの改善を図る赤外線撮像装置に関する。

【０００２】この種の赤外線撮像装置では、シーンの同
一部分から放射された赤外線の各検知素子列に結像する
タイミングが、列間隔の走査時間だけずれるため、この
ずれを補正（時間遅延）し、積分するところの所謂ＴＤ
Ｉ（Time Delay and Integration）処理が行われる。

【０００３】

【従来の技術】図９は従来の赤外線撮像装置のブロック
図で、図において１は撮像対象の目標物（シーン）、２
は回転ポリゴンミラー等から成る光学式スキャナ、３は
結像レンズ、１００はスキャナの読取部、４は複数のリ
ニア型又は２次元型のＣＣＤアレイ等より成る光電変換
アレイ、５₁〜５_mはアンプ（ＡＭＰ）、６₁〜６_mは
Ａ／Ｄ変換器（Ａ／Ｄ）、２００は信号処理部、７はＴ
ＤＩ処理部、７_Eは偶数フィールド処理用のＴＤＩ回路
部、７_Oは７_Eと同一構成からなる奇数フィールド処理
用のＴＤＩ回路部、８₁〜８_mは画素データを一時的に
記憶するＲＡＭ、９はＲＡＭ８₁〜８_mの読・書制御を
行うメモリ制御部、１０はＴＤＩ演算部、３０はＲＡＭ
８₁〜８_mの読出画素データ又はＴＤＩ処理後の画素デ
ータＴＤＩＳに対して感度バラツキ補正，自動利得制御
（ＡＧＣ），光学歪み補正、フィルタ、エッジエンハン
ス等の各種画像処理を行う信号演算部、３００は撮像し
た映像を表示する表示部である。

【０００４】スキャナ２の走査により、ある時点におけ
る目標物１の第１列〜第ｍ列のシーンは光電変換アレイ
４の第１列〜第ｍ列の各受光素子に結像する。その有効
画素期間には、アレイ４の各列より夫々ｉ個の画素信号
を読み出し、これらをＡ／Ｄ変換してＲＡＭ８₁〜８_m
に順次書き込む。次の時点では、スキャナ２の走査によ
り目標物１に対する視野が僅かにずれると共に、その時
の第１列〜第ｍ列のシーンがアレイ４の第１列〜第ｍ列
に結像する。その有効画素期間には、アレイ４の各列よ
り夫々ｉ個の画素信号を読み出し、これらをＡ／Ｄ変換
してＲＡＭ８₁〜８_mに順次書き込む。

【０００５】この場合に、ＴＤＩ回路部７_Eでは（１／
６０）Ｓｅｃ周期で発生する走査同期クロック信号に同
期してＲＡＭ８₁〜８_mへの画素データＷＤ₁〜ＷＤ_m
の書込制御とＲＡＭ８₁〜８_mからの画素データＲＤ₁
〜ＲＤ_mの読出制御とを交互に繰り返す。一方、ＴＤＩ
回路部７_OではＲＡＭ８₁〜８_mに対する読／書制御の
位相がＴＤＩ回路部７_Eとは丁度逆になっている。従っ
て、出力には連続した画素データＴＤＩＳが得られる。
以下、一例の動作を具体的に説明する。

【０００６】図１０は従来の赤外線撮像装置の動作を説
明する図（１）である。まずＴＤＩ回路部７_Oの動作に
着目し、説明の簡単のためＣＣＤアレイ４の列数ｍ＝３
とする。書込サイクルでは、不図示の書込カウンタの上
位（列）アドレスＷＡは有効画素期間信号に同期してＷ
Ａ＝Ｃ１，Ｃ２，…，Ｃｌと上昇する。この書込アドレ
スＷＡはＲＡＭ８₁〜ＲＡＭ８₃に共通に加えられる。

【０００７】ＷＡ＝Ｃ１の時点では、ＲＡＭ８₁は目標
物（シーン）１の第１列のシーンデータＷＤ₁＝１１〜
Ｉ１を受け取り、これらをＷＡ＝Ｃ１とするその下位
（画素）アドレスＲ１〜Ｒｉに順次書き込む。一方、こ
の時点のＲＡＭ８₂，ＲＡＭ８ ₃は、スキャナ２が未だ
シーンの視野外を走査しているため、有効なシーンデー
タＷＤ₂，ＷＤ₃を受け取ることができない。従って、
この時点のＲＡＭ８₂，ＲＡＭ８₃はＷＡ＝Ｃ１とする
その下位アドレスＲ１〜Ｒｉに無効（視野外）データ＊
を順次書き込む。

【０００８】ＷＡ＝Ｃ２の時点では、ＲＡＭ８₁は目標
物１の第２列のシーンデータＷＤ₁＝１２〜Ｉ２をＷＡ
＝Ｃ２に書き込み、ＲＡＭ８₂は第１列のシーンデータ
ＷＤ ₂＝１１〜Ｉ１をＷＡ＝Ｃ２に書き込む。しかし、
ＲＡＭ８₃はＷＡ＝Ｃ２に無効データ＊を書き込む。Ｗ
Ａ＝Ｃ３の時点では、ＲＡＭ８₁は目標物１の第３列の
シーンデータＷＤ₁＝１３〜Ｉ３をＷＡ＝Ｃ３に書き込
み、ＲＡＭ８₂は第２列のシーンデータＷＤ ₂＝１２〜
Ｉ２をＷＡ＝Ｃ３に書き込み、そして、ＲＡＭ８₃は第
１列のシーンデータＷＤ₃＝１１〜Ｉ１をＷＡ＝Ｃ３に
書き込む。以下、同様にして進み、ＷＡ＝Ｃｌで書込サ
イクルを終了する。

【０００９】続く読出サイクルでは、ＲＡＭ８₁〜ＲＡ
Ｍ８₃に夫々異なる位相の読出アドレスＲＡ₁〜ＲＡ₃
を加える。即ち、最初の読出タイミング（即ち、有効画
素期間）では、ＲＡＭ８₁にＲＡ ₁＝Ｃ１、ＲＡＭ８₂
にＲＡ₂＝Ｃ２、及びＲＡＭ８₃にＲＡ₃＝Ｃ３を夫々
加え、ＲＡＭ８₁〜８₃から第１列のシーンデータＲＤ
₁，ＲＤ₂，ＲＤ₃＝１１〜Ｉ１を順次読み出す。ＴＤ
Ｉ演算部１０は、書込側と同一の画素クロック信号に同
期して画素毎に（ＲＤ₁＋ＲＤ₂＋ＲＤ₃）／３のＴＤ
Ｉ演算を行い、これによりＳ／Ｎが√（３）倍だけ改善
された第１列の画素データＴＤＩＳを生成する。

【００１０】次の有効画素期間には、ＲＡＭ８₁にＲＡ
₁＝Ｃ２、ＲＡＭ８₂にＲＡ₂＝Ｃ３、及びＲＡＭ８₃
にＲＡ₃＝Ｃ４を夫々加え、ＲＡＭ８₁〜８₃から第２
列のシーンデータＲＤ₁，ＲＤ₂，ＲＤ₃＝１２〜Ｉ２
を順次読み出し、第２列の画素データＴＤＩＳを生成す
る。以下、同様にして進み、第ｊ列の画素データＴＤＩ
Ｓを生成すると、読出サイクルを終了する。ＴＤＩ回路
部７_Eの動作は上記と逆の位相で進行する。

【００１１】上記の如く、従来の赤外線撮像装置では、
２面のＴＤＩ回路部７_E，７_Oを備え、夫々は１フィー
ルドデータの書込サイクルと読出サイクルとを交互に行
うものであった。しかし、上記従来方式によると、１フ
ィールドデータの書込からそのＴＤＩデータの生成まで
に１フィールド分（この例では１／６０Ｓｅｃ）の時間
遅延を生じ、このために画像のリアルタイム性が損なわ
れていた。

【００１２】また、１フィールド分のメモリが２面分必
要となり、ハードウェア規模が大きくなる等の問題を生
じていた。図１１は従来の赤外線撮像装置の動作を説明
する図（２）である。スキャナ側において、走査１周期
（1/60 Sec) の間には一つの有効フレーム区間ＡＦが存
在し、該有効フレーム区間ＡＦの間には多数（例えばＪ
個）の有効画素区間ＡＧが繰り返し存在する。更に、こ
の１有効フレーム区間ＡＦの間には多数（例えばｉ個）
の画素クロック信号が発生する。

【００１３】この場合に、スキャナ側の有効フレーム区
間ＡＦは一般にその周期（1/60 Sec) の８０％程度に選
ばれ、また有効画素区間ＡＧは一般にその周期ＴＳの９
０％程度に選ばれる。挿入図（ａ）にはこれらの関係を
空間的に表す。一方、信号処理側において、従来は、Ｒ
ＡＭ８₁〜８₃の各記憶データをスキャナ（書込）側と
同一の画素クロック信号により読み出していた。従っ
て、信号処理側の有効画素区間ＡＧはスキャナ側のそれ
と同一である。挿入図（ｂ）はこれらの関係を空間的に
表している。有効フレーム区間ＡＦ及び有効画素区間Ａ
Ｇは空間的には広がっているが、時間的にはスキャナ側
のそれと同一である。

【００１４】しかるに、この種の装置では、この有効画
素区間ＡＧの間に、上記のＴＤＩ演算以外にも、ＲＡＭ
８₁〜８₃の各読出データ又はＴＤＩ処理後の画素デー
タに対して感度バラツキの補正，自動利得制御（ＡＧ
Ｃ），光学歪みの補正，フィルタ，エッジエンハンス等
の各種画像処理を行う。しかし、従来は、ＲＡＭ８₁〜
８₃の各記憶データをスキャナ側と同一の画素クロック
信号により読み出すため、１画素当たりの処理時間が短
く、このために従来の信号演算部３０にはかなりの高速
性が要求された。このことは装置の大幅なコスト増につ
ながる。

【００１５】近年、赤外線撮像装置の解像度（有効画素
数）が増すに伴い、この問題の解決は不可欠の状況とな
っている。

【００１６】

【発明が解決しようとする課題】上記の如く、従来の赤
外線撮像装置では、画像のリアルタイム性が損なわれ
る、画像メモリの容量が大きくなる、演算回路部に超高
速性が要求される、等の諸問題があった。本発明の目的
は、少ないメモリ、遅延時間及びコストで良質のＴＤＩ
画像データが得られる赤外線撮像装置を提供することに
ある。

【００１７】

【課題を解決するための手段】上記の課題は例えば図１
の構成により解決される。即ち、本発明（１）の赤外線
撮像装置は、スキャナ２の走査方向に対して垂直に素子
配列された複数の光電変換アレイ４を備え、シーン１の
同一部分より得た複数の画素データを積分することによ
りＳ／Ｎの改善を図る赤外線撮像装置において、各光電
変換アレイ４₁〜４_mより得た画素データＷＤ₁〜ＷＤ
_mをスキャナに同期した書込画素クロック信号により複
数のデュアルポート型メモリ１８₁〜１８_mに夫々記憶
すると共に、該画素データの書込制御に追従して画素デ
ータの読出制御を行い、前記書込画素クロック信号より
も低速の読出画素クロック信号により読み出した画素デ
ータＲＤ₁〜ＲＤ_mに対して積分操作を行うものであ
る。

【００１８】なお、図１において、図９と同一符号は同
一又は相当部分を示し、１７はＴＤＩ処理部、１８₁〜
１８_mはデュアルポート型メモリ、１９はメモリ制御
部、５０はクロック発生器（ＣＧ）、５１は分周器であ
る。本発明（１）によれば、光電変換アレイ４₁〜４_m
で得た画素データＷＤ₁〜ＷＤ_mを複数のデュアルポー
ト型メモリ１８₁〜１８_mに夫々記憶するので、該画素
データＷＤ₁〜ＷＤ_mの書込制御に追従（一部重複）し
て画素データＲＤ₁〜ＲＤ_mの読出制御を開始できる。
従って、出力データＴＤＩＳの遅延時間を、従来の１フ
ィールド分から、スキャナ２の走査（ｍ＋１）列分へと
大幅に短縮でき、画像のリアルタイム性が改善される。

【００１９】また、デュアルポート型メモリ１８₁〜１
８_mのメモリ容量は最大でも夫々１フィールド分あれば
足り、もってメモリ容量が大幅に削減される。図２に本
発明（１）による赤外線撮像装置の一例の動作タイミン
グチャートを示す。スキャナ側の動作は上記図１１で述
べた従来のものと同一で良い。即ち、スキャナ側の有効
フレーム区間ＡＦはその周期（1/60 Sec) の８０％程度
に選ばれ、かつ有効画素区間ＡＧはその周期ＴＳの９０
％程度に選ばれている。因みに、面積（ＡＦ×ＡＧ）が
スキャン１画面（時間では1/60 Sec) に占める割合は７
０〜８０％程度である。

【００２０】信号処理側において、本発明（１）におい
ては、デュアルポート型メモリ１８ ₁〜１８_mの各記憶
データを書込画素クロック信号よりも低速の読出画素ク
ロック信号により読み出す。従って、１画素当たりの処
理時間が長くなり、この間に感度バラツキの補正，自動
利得制御（ＡＧＣ），光学歪みの補正，フィルタ，エッ
ジエンハンス等の各種の複雑な画像演算処理を余裕をも
って行える。

【００２１】この場合に、信号処理側の有効画素区間Ａ
Ｇはスキャナ側のそれよりも矢印ａ側に延びるが、一画
面全体で考えると、次の有効フレーム区間ＡＦの開始ま
でに演算処理を終えていれば、該演算による遅延の問題
は生じない。その結果、従来はスキャナの周期（1/60 S
ec) の７０〜８０％程度しか演算に利用していなかった
ものを、本発明（１）によれば、該周期（1/60 Sec) の
９５％程度にまで演算に利用できる。

【００２２】好ましくは、本発明（２）においては、デ
ュアルポート型メモリ１８₁〜１８ _mの各読出データに
ついて各種の演算を行う信号演算部３０を備え、該信号
演算部３０は読出画素クロック信号よりも高速のクロッ
ク信号ＣＫ２により演算を行う。この読出画素クロック
信号の周期は比較的に長いので、この間に各種複雑な演
算を余裕をもって行える。

【００２３】また好ましくは、本発明（３）において
は、例えば図３に示す如く、書込カウンタ２３の出力Ｗ
ＡＣに基づき異なる位相の各書込アドレスＷＡ₁〜ＷＡ
_mを生成する書込アドレス変換部２０₁〜２０_mを備
え、該書込アドレス変換部の各書込アドレスＷＡ₁〜Ｗ
Ａ_mにより各デュアルポート型メモリの同一のアドレス
に書き込まれたシーンの同一部分の各画素データを共通
の読出アドレスＲＡにより同時に読み出す。

【００２４】また好ましくは、本発明（４）において
は、例えば図５に示す如く、読出カウンタ２５の出力に
基づき異なる位相の各読出アドレスＲＡ₁〜ＲＡ_mを生
成する読出アドレス変換部２１₁〜２１_mを備え、各ア
レイ４₁〜４_mの検出順に各デュアルポート型メモリ１
８₁〜１８_mの異なるアドレスに書き込まれたシーンの
同一部分の各画素データを前記読出アドレス変換部の各
読出アドレスＲＡ₁〜ＲＡ_mにより同時に読み出す。

【００２５】また好ましくは、本発明（５）において
は、カウンタ２３／２５のカウント周期に対して生成ア
ドレスＷＡ₁〜ＷＡ_m／ＲＡ₁〜ＲＡ_mの繰り返し周期
が短いものである。一般に、デュアルポート型メモリの
記憶領域は巡回的に使用できるので、例えばカウンタ２
３／２５のカウント周期を「１，２，…，１００」→
「１，２，…，１００」とする場合に、これに対する生
成アドレスＷＡ₁〜ＷＡ_m／ＲＡ₁〜ＲＡ_mの繰り返し
周期は、読／書の追越しが生じない範囲内で、例えば
「１，２，…，５０」→「１，２，…，５０」と短くで
きる。従って、メモリ容量は更に大幅に削減される。

【００２６】また好ましくは、本発明（６）において
は、例えば図７に示す如く、１アレイ分の画素データの
読出アドレスＲＡＲを変換するアレイ読出変換部２７を
備え、各アレイ４₁〜４_mのデータ読出順に従いデュア
ルポート型メモリ１８₁〜１８ _mに書き込まれた画素デ
ータを前記アレイ読出変換部２７の読出アドレスＲＡ
Ｒ’に従い所定の順序で読み出す。

【００２７】従って、各アレイ４₁〜４_mのデータ読出
順（即ち、デュアルポート型メモリ１８₁〜１８_mへの
データ書込順）に係わらず、デュアルポート型メモリ１
８₁〜１８_mからは所望の順序で画素データを読み出せ
る。また好ましくは、本発明（７）においては、例えば
図８に示す如く、１アレイ分の画素データの書込アドレ
スＷＡＲを変換するアレイ書込変換部２８を備え、各ア
レイ４₁〜４_mのデータ読出順に従い発生した画素デー
タを前記アレイ書込変換部２８の書込アドレスＷＡＲ’
に従いデュアルポート型メモリ１８₁〜１８ _mに所定の
順序で書き込む。

【００２８】従って、各アレイ４₁〜４_mのデータ読出
順に係わらず、デュアルポート型メモリ１８₁〜１８_m
には所望の順序で画素データを書き込める。

【００２９】

【発明の実施の形態】以下、添付図面に従って本発明に
よる実施の形態を詳細に説明する。なお、全図を通して
同一符号は同一又は相当部分を示すものとする。図３は
第１の実施の形態によるＴＤＩ処理部のブロック図で、
デュアルポートＲＡＭ１８₁〜１８_mへのデータ書込位
相が異なる場合を示している。

【００３０】図において、１７はＴＤＩ処理部、１８₁
〜１８_mはデュアルポートＲＡＭ（ＤＰＲＡＭ）、１９
はメモリ制御部、２０₁〜２０_mは書込アドレス変換用
のＲＯＭ、２１は読出アドレス変換用のＲＯＭ、２２は
書込画素クロック信号により下位（画素）アドレスＷＡ
Ｒを生成する書込カウンタ（ＣＴＲ）、２３は有効画素
期間信号により上位（列）アドレスＷＡＣを生成する書
込カウンタ（ＣＴＲ）、２４は読出画素クロック信号に
より下位（画素）アドレスＲＡＲを生成する読出カウン
タ（ＣＴＲ）、２５は有効画素期間信号により上位
（列）アドレスＲＡＣを生成する読出カウンタ（ＣＴ
Ｒ）、２６は走査同期クロック信号を所定時間位相遅延
させるための遅延回路（ＤＬ）である。

【００３１】メモリ制御部１９において、データ書込制
御側のＣＴＲ２２，２３は１／６０Ｓｅｃに１回の割合
で発生する走査同期クロック信号により毎回リセットさ
れる。ＣＴＲ２２は、その後の書込画素クロック信号に
同期してカウントアップし、シーン１列分の書込画素数
を計数するとリセットする動作を繰り返す。有効画素期
間信号は有効フレーム区間内におけるシーン１列の所定
のタイミングに同期して発生する。ＣＴＲ２３は、この
有効画素期間信号によりカウントアップし、シーンｊ列
分の有効画素期間信号を計数すると、走査同期クロック
信号によりリセットされる。

【００３２】データ読出制御側のＣＴＲ２４，２５は遅
延回路２６の出力の遅延走査同期クロック信号により毎
回リセットされる。ＣＴＲ２４はその後の読出画素クロ
ック信号に同期してカウントアップし、シーン１列分の
読出画素数を計数するとリセットする動作を繰り返す。
ＣＴＲ２５は有効画素期間信号によりカウントアップ
し、シーンｊ列分の有効画素期間信号を計数すると遅延
走査同期クロック信号によりリセットされる。

【００３３】図４は第１の実施の形態によるＴＤＩ処理
部の動作を説明する図で、説明の簡単のため、ＣＣＤア
レイ４の列数ｍ＝３とする。ＲＯＭ２０₁は上位ＣＴＲ
２３のカウント出力ＷＡＣ＝１〜ｊ（又は０〜ｊ−１で
考えても良い）をＤＰＲＡＭ１８₁の上位書込アドレス
ＷＡ₁＝Ｃ１，Ｃ２，…，Ｃｊに変換し、またＲＯＭ２
０₂は同ＷＡＣ＝１〜ｊをＤＰＲＡＭ１８₂の上位書込
アドレスＷＡ₂＝Ｃｊ，Ｃ１，…，Ｃｊ_-1に変換し、そ
して、ＲＯＭ２０₃は同ＷＡＣ＝１〜ｊをＤＰＲＡＭ１
８₃の上位書込アドレスＷＡ₃＝Ｃｊ _-1，Ｃｊ，Ｃ１，
…，Ｃｊ_-2に変換する。即ち、これらの書込アドレスＷ
Ａ₁〜ＷＡ₃は位相が１有効画素期間信号分づつずれて
いる。下位ＣＴＲ２２のカウント出力ＷＡＲは下位書込
アドレスを構成し、これらを合成した各上位・下位書込
アドレスはＤＰＲＡＭ１８₁〜１８_mに別々に加えられ
る。

【００３４】ＷＡＣ＝１の時点では、ＤＰＲＡＭ１８₁
は目標物１の第１列のシーンデータＷＤ₁＝１１〜Ｉ１
を受け取り、これらをＷＡ₁＝Ｃ１とするその下位アド
レスＲ１〜Ｒｉに順次書き込む。一方、この時点のＤＰ
ＲＡＭ１８₂，１８₃は、スキャナ２が未だシーンの視
野外を走査しているため、有効なシーンデータＷＤ₂，
ＷＤ₃を受け取ることができない。従って、ＤＰＲＡＭ
１８₂はＷＡ₂＝Ｃｊとするその下位アドレスＲ１〜Ｒ
ｉに、またＤＰＲＡＭ１８₃はＷＡ₃＝Ｃｊ_-1とするそ
の下位アドレスＲ１〜Ｒｉに夫々無効データ＊を順次書
き込む。

【００３５】ＷＡＣ＝２の時点では、ＤＰＲＡＭ１８₁
は目標物１の第２列のシーンデータＷＤ₁＝１２〜Ｉ２
をＷＡ₁＝Ｃ２に書き込み、ＤＰＲＡＭ１８₂は第１列
のシーンデータＷＤ₂＝１１〜Ｉ１をＷＡ₂＝Ｃ１に書
き込む。しかし、ＤＰＲＡＭ１８₃はＷＡ₃＝Ｃｊに無
効データ＊を書き込む。ＷＡＣ＝３の時点では、ＤＰＲ
ＡＭ１８₁は目標物１の第３列のシーンデータＷＤ₁＝
１３〜Ｉ３をＷＡ₁＝Ｃ３に書き込み、ＤＰＲＡＭ１８
₂は第２列のシーンデータＷＤ₂＝１２〜Ｉ２をＷＡ₂
＝Ｃ２に書き込み、そして、ＤＰＲＡＭ１８₃は第１列
のシーンデータＷＤ₃＝１１〜Ｉ１をＷＡ₃＝Ｃ１に書
き込む。以下、同様にして進み、ＷＡＣ＝ｊの時点の処
理を終了するとＷＡＣ＝１に戻り、上記の書込動作を繰
り返す。

【００３６】上記の書込サイクルが最初のＷＡＣ＝４の
時点になると、ＤＰＲＡＭ１８₁〜１８₃では第１列の
シーンデータＷＤ₁，ＷＤ₂，ＷＤ₃＝１１〜Ｉ１が出
揃う。そこで、この例ではこの時点より読出サイクルを
開始する。その際には、ＲＯＭ２１は上位ＣＴＲ２５の
カウント出力ＲＡＣ＝１〜ｊをＤＰＲＡＭ１８₁〜１８
_mの上位読出アドレスＲＡ＝Ｃ１，Ｃ２，…，Ｃｊに変
換する。また下位ＣＴＲ２４のカウント出力ＲＡＲは下
位読出アドレスを構成し、これらを合成した上位・下位
読出アドレスはＤＰＲＡＭ１８₁〜１８_mに共通に加え
られる。

【００３７】最初の読出タイミングでは、ＤＰＲＡＭ１
８₁〜１８₃の各上位ＲＡ＝Ｃ１とするその下位アドレ
スＲ１〜Ｒｉより目標物１の第１列のシーンデータＲＤ
₁〜ＲＤ₃＝１１〜Ｉ１を順次読み出す。ＴＤＩ演算部
１０は、読出画素クロック信号に同期して画素毎に（Ｒ
Ｄ₁＋ＲＤ₂＋ＲＤ₃）／３のＴＤＩ演算を行い、Ｓ／
Ｎが√（３）倍だけ改善された第１列のシーンの画素デ
ータＴＤＩＳを生成する。

【００３８】次の有効画素期間には、ＤＰＲＡＭ１８₁
〜１８₃の各ＲＡ＝Ｃ２より第２列のシーンデータＲＤ
₁〜ＲＤ₃＝１２〜Ｉ２を順次読み出し、同様にして第
２列のシーンの画素データＴＤＩＳを生成する。以下、
同様にして進み、第ｊ列の画素データＴＤＩＳを生成す
ると、引き続き次の読出サイクルを実行する。なお、こ
の例ではＲＯＭ２１の入出力のアドレス情報は同一で良
いので、ＲＯＭ２１を省略し、又はＲＯＭ２１の代わり
にラッチ回路等を使用しても良い。またデータ書込側で
も、同様の理由で、ＲＯＭ２０₁を省略し、又はＲＯＭ
２０₁の代わりにラッチ回路等を使用しても良い。

【００３９】また、この例ではＤＰＲＡＭ１８₁〜１８
₃が１シーンのｊ列（例えば６００列）分の全画素デー
タを記憶可能になっているが、これに限らない。この例
のＤＰＲＡＭ１８₁〜１８₃は少なくとも４列分（一般
にはｍ＋１列分）の記憶容量があれば良く、これを巡回
的に使用することで、上記と同様の動作を実現できる。
この場合のＲＯＭ２０₁〜２０_m及びＲＯＭ２１はＣＴ
Ｒ２３，２５の長いカウント周期（１〜ｊ）をそれより
も短いアドレス周期（例えばＣ１〜Ｃ４，Ｃ１〜Ｃ４，
…）に変換するために必要である。

【００４０】但し、本実施の形態では、読出画素クロッ
ク信号が書込画素クロック信号よりも低速であるので、
１循した書込処理が読出処理を追い越さない範囲内でＤ
ＰＲＡＭ１８₁〜１８₃の記憶容量を決定する必要があ
る。以上は、以下の各実施の形態についても同様であ
る。図５は第２の実施の形態によるＴＤＩ処理部のブロ
ック図で、デュアルポートＲＡＭ１８₁〜１８_mからの
データ読出位相が異なる場合を示している。

【００４１】図において、２０は書込アドレス変換用の
ＲＯＭ、２１₁〜２１_mは読出アドレス変換用のＲＯＭ
である。上記同様にして説明の簡単のためＣＣＤアレイ
４の列数ｍ＝３とする。ＲＯＭ２０は上位書込ＣＴＲ２
３のカウント出力ＷＡＣ＝１〜ｊをＤＰＲＡＭ１８₁〜
１８₃の上位書込アドレスＷＡ＝Ｃ１〜Ｃｊに変換す
る。また下位書込ＣＴＲ２２のカウント出力ＷＡＲ＝１
〜ｉは下位書込アドレスＷＡＲを構成し、これらを合成
した上位・下位の書込アドレスはＤＰＲＡＭ１８₁〜１
８_mに共通に加えられる。

【００４２】ＲＯＭ２１₁は上位読出ＣＴＲ２５のカウ
ント出力ＲＡＣ＝１〜ｊをＤＰＲＡＭ１８₁の上位読出
アドレスＲＡ₁＝Ｃ１，Ｃ２，…，Ｃｊに変換し、また
ＲＯＭ２１₂は同ＲＡＣ＝１〜ｊをＤＰＲＡＭ１８₂の
上位読出アドレスＲＡ₂＝Ｃ２，Ｃ３，…，Ｃｊ，Ｃ１
変換し、そして、ＲＯＭ２１₃は同ＲＡＣ＝１〜ｊをＤ
ＰＲＡＭ１８₃の上位読出アドレスＲＡ₃＝Ｃ３，Ｃ
４，…，Ｃｊ，Ｃ１，Ｃ２に変換する。また下位読出Ｃ
ＴＲ２４のカウント出力ＲＡＲは下位読出アドレスを構
成し、これらを合成した上位・下位の各読出アドレスは
ＤＰＲＡＭ１８₁〜１８_mに別々に加えられる。

【００４３】図６は第２の実施の形態によるＴＤＩ処理
部の動作を説明する図である。ＷＡＣ＝１の時点では、
ＤＰＲＡＭ１８₁は目標物１の第１列のシーンデータＷ
Ｄ₁＝１１〜Ｉ１を受け取り、これらをＷＡ＝Ｃ１とす
るその下位アドレスＲ１〜Ｒｉに順次書き込む。一方、
この時点のＤＰＲＡＭ１８₂，１８₃はＷＡ＝Ｃ１とす
るその下位アドレスＲ１〜Ｒｉに夫々無効データ＊を順
次書き込む。

【００４４】ＷＡＣ＝２の時点では、ＤＰＲＡＭ１８₁
は第２列のシーンデータＷＤ₁＝１２〜Ｉ２をＷＡ＝Ｃ
２に書き込み、ＤＰＲＡＭ１８₂は第１列のシーンデー
タＷＤ₂＝１１〜Ｉ１をＷＡ＝Ｃ２に書き込む。しか
し、ＤＰＲＡＭ１８₃はＷＡ＝Ｃ２に無効データ＊を書
き込む。ＷＡＣ＝３の時点では、ＤＰＲＡＭ１８₁は第
３列のシーンデータＷＤ₁＝１３〜Ｉ３をＷＡ＝Ｃ３に
書き込み、ＤＰＲＡＭ１８₂は第２列のシーンデータＷ
Ｄ₂＝１２〜Ｉ２をＷＡ＝Ｃ３に書き込み、そして、Ｄ
ＰＲＡＭ１８₃は第１列のシーンデータＷＤ₃＝１１〜
Ｉ１をＷＡ＝Ｃ３に書き込む。以下、同様にして進み、
ＷＡＣ＝ｊの書込処理を終了すると、ＷＡＣ＝１に戻
り、上記の書込動作を繰り返す。

【００４５】上記の書込サイクルが最初のＷＡＣ＝４の
時点になると、ＤＰＲＡＭ１８₁〜１８₃では第１列の
シーンデータＷＤ₁，ＷＤ₂，ＷＤ₃＝１１〜Ｉ１が出
揃う。そこで、この例ではこの時点より読出サイクルを
開始する。その際には、ＲＯＭ２１₁は上位読出ＣＴＲ
２５のカウント出力ＲＡＣ＝１〜ｊをＤＰＲＡＭ１８₁
の上位読出アドレスＲＡ₁＝Ｃ１，Ｃ２，…，Ｃｊに変
換し、またＲＯＭ２１₂は同ＲＡＣ＝１〜ｊをＤＰＲＡ
Ｍ１８₂の上位読出アドレスＲＡ₂＝Ｃ２，Ｃ３，…，
Ｃｊ，Ｃ１に変換する。そして、ＲＯＭ２１₃は同ＲＡ
Ｃ＝１〜ｊをＤＰＲＡＭ１８₃の上位読出アドレスＲＡ
₃＝Ｃ３，Ｃ４，…，Ｃｊ，Ｃ１，Ｃ２に変換する。

【００４６】最初の読出タイミングでは、ＤＰＲＡＭ１
８₁〜１８₃の各読出アドレスＲＡ ₁＝Ｃ１，ＲＡ₂＝
Ｃ２，ＲＡ₃＝Ｃ３より第１列のシーンデータＲＤ₁〜
ＲＤ ₃＝１１〜Ｉ１を夫々読み出す。ＴＤＩ演算部１０
は読出画素クロック信号に同期して画素毎に（ＲＤ₁＋
ＲＤ₂＋ＲＤ₃）／３のＴＤＩ演算を行い、Ｓ／Ｎが√
（３）倍だけ改善された第１列の画素データＴＤＩＳを
生成する。

【００４７】次の有効画素期間には、ＤＰＲＡＭ１８₁
〜１８₃のＲＡ₁＝Ｃ２，ＲＡ₂＝Ｃ３，ＲＡ₃＝Ｃ４
より第２列のシーンデータＲＤ₁〜ＲＤ₃＝１２〜Ｉ２
を夫々読み出し、上記と同様にして第２列の画素データ
ＴＤＩＳを生成する。以下、同様にして進み、第ｊ列の
画素データＴＤＩＳを生成すると、引き続き次の読出サ
イクルを実行する。

【００４８】図７は第３の実施の形態によるＴＤＩ処理
部のブロック図で、図３の第１の実施の形態と異なる点
は読出側の下位アドレスにアドレス変換用のＲＯＭ２７
を備えたことにある。この例のＣＣＤアレイ４は１列当
たり例えば４９６個の素子を有しており、まず上半分の
２４８個の撮像信号はアレイの上方向にシフトアウトさ
れ、しかる後、下半分の２４８個の撮像信号はアレイの
下方向にシフトアウトされる。

【００４９】しかし、出力のシーン信号ＴＤＩＳについ
ては、例えば標準のＴＶフォーマットに従うような、走
査方向が１方向に統一されたシーン信号ＴＤＩＳとした
い。そこで、この場合のＲＯＭ２７は下位読出ＣＴＲ２
４のカウント信号ＲＡＲ＝１〜２４８についてはこれら
を下位アドレスＲＡＲ’＝Ｒ１〜Ｒ２４８に変換する。
また、カウント信号ＲＡＲ＝２４９〜４９６については
これらを下位アドレスＲＡＲ’＝Ｒ４９６〜Ｒ２４９に
変換する。従って、ＤＰＲＡＭ１８₁〜１８ _mからはＴ
Ｖフォーマットに従う順序でシーンデータが読み出され
る。

【００５０】なお、ＣＣＤアレイ４の上半分と下半分と
を同時に読み出しても良い。この場合はスイッチＳＷ₁
を高速に切替え、上半分の画素データと下半分の画素デ
ータとを交互に取り込む。この場合の書込アドレスは飛
び飛びになるが、ＲＯＭ２７でその逆変換を行えば、Ｄ
ＰＲＡＭ１８₁〜１８_mからはＴＶフォーマットに従う
順序でシーンデータが読み出される。

【００５１】また、ＲＯＭ２７に代えて、同様の機能を
実現する複数のＲＯＭを書込側のＲＯＭ２０₁〜２０_m
に並列に設けても良い。この場合は、アレイ４の列毎に
書込アドレスを変換できる。従って、この場合のアレイ
４の各列は、受光領域の分割方法及び画素信号の読出方
向が列毎にまちまちであっても良い。以上の考え方は、
以下の実施の形態についても同様である。

【００５２】図８は第４の実施の形態によるＴＤＩ処理
部のブロック図で、図５の第２の実施の形態と異なる点
は書込側の下位アドレスにアドレス変換用のＲＯＭ２８
を備えたことにある。ＲＯＭ２８は下位書込ＣＴＲ２２
のカウント信号ＷＡＲ＝１〜２４８についてはこれらを
下位アドレスＷＡＲ’＝Ｒ１〜Ｒ２４８に変換する。ま
た、カウント信号ＷＡＲ＝２４９〜４９６についてはこ
れらを下位アドレスＷＡＲ’＝Ｒ４９６〜Ｒ２４９に変
換する。従って、ＤＰＲＡＭ１８₁〜１８_mにはＴＶフ
ォーマットに従う順序でシーンデータが書き込まれる。

【００５３】なお、上記各実施の形態ではＤＰＲＡＭ１
８の書込アドレスＷＡ又は読出アドレスＲＡが複数のＤ
ＰＲＡＭ１８₁〜１８_mについて共通になる場合を述べ
たがこれに限らない。複数のＤＰＲＡＭ１８₁〜１８_m
に対する書込アドレスＷＡ₁〜ＷＡ_m及び読出アドレス
ＲＡ₁〜ＲＡ_mが夫々独立に制御されるように構成して
も良い。

【００５４】また、上記各実施の形態では画像メモリに
ＤＰＲＡＭ１８を使用したが、メモリをオーバラップし
てアクセスできるものであればどのような画像メモリ
（例えばＦＩＦＯ型バッファ）でも良い。また、本発明
は所謂インタレース方式の画像処理にも適用できること
言うまでもない。

【００５５】また、上記本発明に好適なる複数の実施の
形態を述べたが、本発明思想を逸脱しない範囲内で、構
成、制御及び組合せの様々な変更が行えることは言うま
でも無い。

【００５６】

【発明の効果】以上述べた如く本発明の赤外線撮像装置
は、上記構成であるので、少ないメモリ、遅延時間及び
コストで良質のＴＤＩ画像データが得られる。従って、
画像データのリアルタイム性が向上し、回路の小型化、
ローコスト化が図れる。

【図面の簡単な説明】

【図１】図１は本発明の原理を説明する図（１）であ
る。

【図２】図２は本発明の原理を説明する図（２）であ
る。

【図３】図３は第１の実施の形態によるＴＤＩ処理部の
ブロック図である。

【図４】図４は第１の実施の形態によるＴＤＩ処理部の
動作を説明する図である。

【図５】図５は第２の実施の形態によるＴＤＩ処理部の
ブロック図である。

【図６】図６は第２の実施の形態によるＴＤＩ処理部の
動作を説明する図である。

【図７】図７は第３の実施の形態によるＴＤＩ処理部の
ブロック図である。

【図８】図８は第４の実施の形態によるＴＤＩ処理部の
ブロック図である。

【図９】図９は従来の赤外線撮像装置のブロック図であ
る。

【図１０】図１０は従来の赤外線撮像装置の動作を説明
する図（１）である。

【図１１】図１１は従来の赤外線撮像装置の動作を説明
する図（２）である。

【符号の説明】

１目標物２光学式スキャナ３結像レンズ４光電変換アレイ５₁〜５_m アンプ６₁〜６_m Ａ／Ｄ変換器１０ＴＤＩ演算部１７ＴＤＩ処理部１８₁〜１８_m デュアルポートＲＡＭ１９メモリ制御部３０信号演算部４０，５０クロック発生器５１分周器１００読取部２００信号処理部３００表示部

Claims

【特許請求の範囲】

【請求項１】スキャナの走査方向に対して垂直に素子
配列された複数の光電変換アレイを備え、シーンの同一
部分より得た複数の画素データを積分することによりＳ
／Ｎの改善を図る赤外線撮像装置において、各光電変換アレイより得た画素データをスキャナに同期
した書込画素クロック信号により複数のデュアルポート
型メモリに夫々記憶すると共に、該画素データの書込制
御に追従して画素データの読出制御を行い、前記書込画
素クロック信号よりも低速の読出画素クロック信号によ
り読み出した画素データに対して積分操作を行うことを
特徴とする赤外線撮像装置。
【請求項２】デュアルポート型メモリの各読出データ
について各種の演算を行う信号演算部を備え、該信号演
算部は読出画素クロック信号よりも高速のクロック信号
により演算を行うことを特徴とする請求項１の赤外線撮
像装置。
【請求項３】書込カウンタの出力に基づき異なる位相
の各書込アドレスを生成する書込アドレス変換部を備
え、該書込アドレス変換部の各書込アドレスにより各デ
ュアルポート型メモリの同一のアドレスに書き込まれた
シーンの同一部分の各画素データを共通の読出アドレス
により同時に読み出すことを特徴とする請求項１の赤外
線撮像装置。
【請求項４】読出カウンタの出力に基づき異なる位相
の各読出アドレスを生成する読出アドレス変換部を備
え、各アレイの検出順に各デュアルポート型メモリの異
なるアドレスに書き込まれたシーンの同一部分の各画素
データを前記読出アドレス変換部の各読出アドレスによ
り同時に読み出すことを特徴とする請求項１の赤外線撮
像装置。
【請求項５】カウンタのカウント周期に対して生成ア
ドレスの繰り返し周期が短いことを特徴とする請求項３
又は４の赤外線撮像装置。
【請求項６】１アレイ分の画素データの読出アドレス
を変換するアレイ読出変換部を備え、アレイのデータ読
出順に従いデュアルポート型メモリに書き込まれた画素
データを前記アレイ読出変換部の読出アドレスに従い所
定の順序で読み出すことを特徴とする請求項３又は４の
赤外線撮像装置。
【請求項７】１アレイ分の画素データの書込アドレス
を変換するアレイ書込変換部を備え、アレイのデータ読
出順に従い発生した画素データを前記アレイ書込変換部
の書込アドレスに従いデュアルポート型メモリに所定の
順序で書き込むことを特徴とする請求項３又は４の赤外
線撮像装置。