JPH07203308A - 赤外線撮像装置 - Google Patents
赤外線撮像装置Info
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- JPH07203308A JPH07203308A JP6000855A JP85594A JPH07203308A JP H07203308 A JPH07203308 A JP H07203308A JP 6000855 A JP6000855 A JP 6000855A JP 85594 A JP85594 A JP 85594A JP H07203308 A JPH07203308 A JP H07203308A
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- JP
- Japan
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- circuit
- reading
- write
- memory
- fifo
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- Transforming Light Signals Into Electric Signals (AREA)
- Closed-Circuit Television Systems (AREA)
Abstract
(57)【要約】
【目的】ＴＤＩ機能を有する赤外線撮像装置に関し、メ
モリ回路にＦＩＦＯメモリを用いて、リアルタイム性を
向上し、ハードウェア規模を縮小する。 【構成】被写体からの赤外線を複数の素子列と垂直に走
査して各素子列ごとのシリアル信号を出力する赤外線検
知器１に対して、各素子列ごとの出力信号を対応する記
憶部に蓄積するメモリ回路３Ａと、各記憶部における書
込みと読出しを制御して、各素子列からのデータを記憶
部に入力するとともに、素子列間の走査時間に対応する
時間遅れを補正して同一シーンに対する各記憶部の出力
を同一タイミングで出力するように制御するメモリ制御
回路６Ａと、各記憶部の出力を対応する素子ごとに積分
する積分回路４と、積分回路４の出力を素子列数で除算
して画像信号を発生する除算回路５とを有するＴＤＩ回
路を備えた赤外線撮像装置において、メモリ回路３Ａに
おける各記憶部をＦＩＦＯメモリによって構成する。
モリ回路にＦＩＦＯメモリを用いて、リアルタイム性を
向上し、ハードウェア規模を縮小する。 【構成】被写体からの赤外線を複数の素子列と垂直に走
査して各素子列ごとのシリアル信号を出力する赤外線検
知器１に対して、各素子列ごとの出力信号を対応する記
憶部に蓄積するメモリ回路３Ａと、各記憶部における書
込みと読出しを制御して、各素子列からのデータを記憶
部に入力するとともに、素子列間の走査時間に対応する
時間遅れを補正して同一シーンに対する各記憶部の出力
を同一タイミングで出力するように制御するメモリ制御
回路６Ａと、各記憶部の出力を対応する素子ごとに積分
する積分回路４と、積分回路４の出力を素子列数で除算
して画像信号を発生する除算回路５とを有するＴＤＩ回
路を備えた赤外線撮像装置において、メモリ回路３Ａに
おける各記憶部をＦＩＦＯメモリによって構成する。
Description
【０００１】
【産業上の利用分野】本発明は、赤外線撮像装置に関
し、特にＴＤＩ（Time Delay and Integration：時間遅
延積分) 機能を有する赤外線撮像装置に関するものであ
る。
し、特にＴＤＩ（Time Delay and Integration：時間遅
延積分) 機能を有する赤外線撮像装置に関するものであ
る。
【０００２】ＴＤＩ機能を有する赤外線撮像装置におい
ては、走査方向に複数列配列した検知素子の出力を、画
面の同一部分に対する走査時間のずれを補正して積分す
ることによって、Ｓ／Ｎの改善を図る方式が用いられて
いる。
ては、走査方向に複数列配列した検知素子の出力を、画
面の同一部分に対する走査時間のずれを補正して積分す
ることによって、Ｓ／Ｎの改善を図る方式が用いられて
いる。
【０００３】この場合、ＴＤＩ回路にＦＩＦＯ（First
In First Out）メモリを用いることによって、高いリア
ルタイム性を持ち、かつハードウェア規模を抑えること
ができ、機械的走査速度の変化に対応可能で、レート変
換出力も可能な、赤外線撮像装置を実現することが要求
されている。
In First Out）メモリを用いることによって、高いリア
ルタイム性を持ち、かつハードウェア規模を抑えること
ができ、機械的走査速度の変化に対応可能で、レート変
換出力も可能な、赤外線撮像装置を実現することが要求
されている。
【０００４】
【従来の技術】赤外線撮像装置には、検知器として複数
の素子を直線上に配列したリニアアレイ型、または複数
の素子を２次元に配列した２次元アレイ型のものを使用
し、スキャナ（走査鏡）によって素子列と垂直な方向の
光学走査を行うことによって、２次元画像を得る方式の
ものがある。
の素子を直線上に配列したリニアアレイ型、または複数
の素子を２次元に配列した２次元アレイ型のものを使用
し、スキャナ（走査鏡）によって素子列と垂直な方向の
光学走査を行うことによって、２次元画像を得る方式の
ものがある。
【０００５】近年において、リニアアレイ型または２次
元アレイ型の赤外線検知器の多素子化が進み、標準ＴＶ
の表示範囲を埋めるのに十分な素子数のものを、製作で
きるようになった。そこで、複数サンプルの積分による
Ｓ／Ｎ改善を利用できるようにするため、素子を走査方
向に複数列配列した形式の検知器が登場するようになっ
た。
元アレイ型の赤外線検知器の多素子化が進み、標準ＴＶ
の表示範囲を埋めるのに十分な素子数のものを、製作で
きるようになった。そこで、複数サンプルの積分による
Ｓ／Ｎ改善を利用できるようにするため、素子を走査方
向に複数列配列した形式の検知器が登場するようになっ
た。
【０００６】この場合、シーンの同一部分から放射され
る赤外線が、個々の検知素子に結像するタイミングは、
素子列間の間隔を走査するのに要する時間だけずれてい
るので、このずれを補正して積分する必要がある。この
場合のタイミング調整と、積分（加算および素子数によ
る割算）は、ＴＤＩ回路によって行われる。
る赤外線が、個々の検知素子に結像するタイミングは、
素子列間の間隔を走査するのに要する時間だけずれてい
るので、このずれを補正して積分する必要がある。この
場合のタイミング調整と、積分（加算および素子数によ
る割算）は、ＴＤＩ回路によって行われる。
【０００７】図６０は、ＴＤＩ回路を有する赤外線撮像
装置の構成を示したものであって、１は複数（ｍ列）の
素子列からなる赤外線検知器を示し、２は複数の素子列
に対応して設けられた複数（ｍ個）のアナログディジタ
ル（Ａ／Ｄ）変換器からなるアナログディジタル（Ａ／
Ｄ）回路、２１1,２１2 はそれぞれ偶数（ｅｖｅｎ）フ
ィールドと、奇数（ｏｄｄ）フィールドに対応して設け
られたＴＤＩ回路、２２は被写体、２３は走査鏡、２４
は結像用のレンズである。
装置の構成を示したものであって、１は複数（ｍ列）の
素子列からなる赤外線検知器を示し、２は複数の素子列
に対応して設けられた複数（ｍ個）のアナログディジタ
ル（Ａ／Ｄ）変換器からなるアナログディジタル（Ａ／
Ｄ）回路、２１1,２１2 はそれぞれ偶数（ｅｖｅｎ）フ
ィールドと、奇数（ｏｄｄ）フィールドに対応して設け
られたＴＤＩ回路、２２は被写体、２３は走査鏡、２４
は結像用のレンズである。
【０００８】被写体２２上の画素列１〜ｍからの赤外線
は、走査鏡２３によって、画素列と垂直な方向に走査さ
れて、レンズ２４を経て赤外線検知器１における第１列
〜第ｍ列の検知素子列に照射されて電気信号に変換され
たのち、Ａ／Ｄ回路２における１〜ｍ番目のＡ／Ｄ変換
器Ａ／Ｄ１〜Ａ／Ｄｍにおいてディジタル信号に変換さ
れて、ＴＤＩ回路２１1,２１2 に並列に入力され、偶数
フィールドと奇数フィールドで交互にＴＤＩ処理を行わ
れて、出力を発生する。
は、走査鏡２３によって、画素列と垂直な方向に走査さ
れて、レンズ２４を経て赤外線検知器１における第１列
〜第ｍ列の検知素子列に照射されて電気信号に変換され
たのち、Ａ／Ｄ回路２における１〜ｍ番目のＡ／Ｄ変換
器Ａ／Ｄ１〜Ａ／Ｄｍにおいてディジタル信号に変換さ
れて、ＴＤＩ回路２１1,２１2 に並列に入力され、偶数
フィールドと奇数フィールドで交互にＴＤＩ処理を行わ
れて、出力を発生する。
【０００９】図６１は、検知素子の配列と画面構成とを
例示したものであって、（ａ）は検知素子の配列を示
し、（ｂ）は画面構成を示している。１列〜ｍ列の検知
素子列はそれぞれｎV 個の検知素子からなり、各列の間
隔はｋサンプル分である。画面は、Ｋ列のサンプルを、
偶数フィールドと奇数フィールドと交互にｎV 行配列し
て構成される。また、図６２は検知素子のサンプリング
を例示したものである。
例示したものであって、（ａ）は検知素子の配列を示
し、（ｂ）は画面構成を示している。１列〜ｍ列の検知
素子列はそれぞれｎV 個の検知素子からなり、各列の間
隔はｋサンプル分である。画面は、Ｋ列のサンプルを、
偶数フィールドと奇数フィールドと交互にｎV 行配列し
て構成される。また、図６２は検知素子のサンプリング
を例示したものである。
【００１０】図６３は、従来のＴＤＩ回路を示したもの
であって、２５はｍ個のフレームメモリからなるフレー
ムメモリ回路、４はｍ個のフレームメモリの出力を加算
する積分回路、５は積分回路４の出力を素子列数（２n
＝ｍ）で割算する除算回路、２６はフレームメモリ回路
２５におけるｍ個のフレームメモリの書込み，読出しを
制御するメモリ制御回路である。以下、図６１ないし図
６３に基づいて、従来のＴＤＩ回路の動作を説明する。
であって、２５はｍ個のフレームメモリからなるフレー
ムメモリ回路、４はｍ個のフレームメモリの出力を加算
する積分回路、５は積分回路４の出力を素子列数（２n
＝ｍ）で割算する除算回路、２６はフレームメモリ回路
２５におけるｍ個のフレームメモリの書込み，読出しを
制御するメモリ制御回路である。以下、図６１ないし図
６３に基づいて、従来のＴＤＩ回路の動作を説明する。
【００１１】従来のＴＤＩ回路においては、赤外線検知
器１からの、各検知素子の出力が列方向について多重化
されたシリアル・アナログ信号からなる各検知素子列の
出力を、Ａ／Ｄ回路２における各Ａ／Ｄ変換器でアナロ
グディジタル変換したデータを、走査開始タイミングを
示す走査（フィールド）同期クロックと、有効画素情報
が含まれている期間を表す有効画素期間信号と、画素の
切り替わりタイミングを表す画素クロックをもとに生成
される画素アドレス（ＡＤＲＳ）と、書込みクロック
（ＷＥ：Write Enable）とによって、各素子ごとに、別
々のフレームメモリに書き込む。ここで、有効画素期間
信号は、第１列が有効視野を走査し始めてから、最終列
が有効視野を走査し始める直前までは、全列のデータが
有効なのではない。また、第１列が有効視野の走査を終
了してから、最終列が有効視野の最終画素を走査するま
での期間も、全列のデータが有効なのではない。有効画
素期間信号においては、これらの期間も、アサートされ
ているものとする。
器１からの、各検知素子の出力が列方向について多重化
されたシリアル・アナログ信号からなる各検知素子列の
出力を、Ａ／Ｄ回路２における各Ａ／Ｄ変換器でアナロ
グディジタル変換したデータを、走査開始タイミングを
示す走査（フィールド）同期クロックと、有効画素情報
が含まれている期間を表す有効画素期間信号と、画素の
切り替わりタイミングを表す画素クロックをもとに生成
される画素アドレス（ＡＤＲＳ）と、書込みクロック
（ＷＥ：Write Enable）とによって、各素子ごとに、別
々のフレームメモリに書き込む。ここで、有効画素期間
信号は、第１列が有効視野を走査し始めてから、最終列
が有効視野を走査し始める直前までは、全列のデータが
有効なのではない。また、第１列が有効視野の走査を終
了してから、最終列が有効視野の最終画素を走査するま
での期間も、全列のデータが有効なのではない。有効画
素期間信号においては、これらの期間も、アサートされ
ているものとする。
【００１２】次いで、素子列の出力タイミングのずれに
対応するオフセットを持たせた、各フレームメモリ用画
素アドレスと、読出しクロック（ＯＥ：Output Enable
）によって、各素子列に対応するフレームメモリか
ら、シーンの同一部分を撮像したデータを読みだす。こ
れを積分回路４で足し合わせたのち、除算回路５で２n
で割ることによって、信号成分は変わらずに、ノイズ成
分が１／（２n ）1/2 になるので、Ｓ／Ｎが（２n ）
1/2 倍に改善されることになる。ここで、除算回路５に
おける２n の割算は、ｎビットだけ下位にシフトするこ
とによって行うのが普通である。なお、フレームメモリ
は、書込み中は、読出しができないので、各フィールド
ごとに用意し、フィールド・インデックスによって交互
に書込みと読出しとを切り替えて行う。
対応するオフセットを持たせた、各フレームメモリ用画
素アドレスと、読出しクロック（ＯＥ：Output Enable
）によって、各素子列に対応するフレームメモリか
ら、シーンの同一部分を撮像したデータを読みだす。こ
れを積分回路４で足し合わせたのち、除算回路５で２n
で割ることによって、信号成分は変わらずに、ノイズ成
分が１／（２n ）1/2 になるので、Ｓ／Ｎが（２n ）
1/2 倍に改善されることになる。ここで、除算回路５に
おける２n の割算は、ｎビットだけ下位にシフトするこ
とによって行うのが普通である。なお、フレームメモリ
は、書込み中は、読出しができないので、各フィールド
ごとに用意し、フィールド・インデックスによって交互
に書込みと読出しとを切り替えて行う。
【００１３】
【発明が解決しようとする課題】上述の動作説明から明
らかなように、従来のＴＤＩ回路においては、データの
書込みから読出しまでに、１フィールドの時間遅延を生
じるとともに、各素子列ごとにフレームメモリを必要と
するため、ハードウェア規模が大きくなることを避けら
れないという問題があった。
らかなように、従来のＴＤＩ回路においては、データの
書込みから読出しまでに、１フィールドの時間遅延を生
じるとともに、各素子列ごとにフレームメモリを必要と
するため、ハードウェア規模が大きくなることを避けら
れないという問題があった。
【００１４】本発明は、このような従来技術の課題を解
決しようとするものであって、ＦＩＦＯを利用すること
によって、データの遅延時間を短縮し、メモリ容量を低
減することによって、高いリアルタイム性を有するとと
もにハードウェア規模を抑えたＴＤＩ回路を提供するこ
とを目的としている。
決しようとするものであって、ＦＩＦＯを利用すること
によって、データの遅延時間を短縮し、メモリ容量を低
減することによって、高いリアルタイム性を有するとと
もにハードウェア規模を抑えたＴＤＩ回路を提供するこ
とを目的としている。
【００１５】また本発明は、書込みクロックを検知素子
列ごとに用意して、有効画素のデータのみを入力するよ
うにし、読出しクロックの原クロックを書込みクロック
とは別に用意することによって、無駄時間をなくし、デ
ータ・レートを最小化することを目的としている。
列ごとに用意して、有効画素のデータのみを入力するよ
うにし、読出しクロックの原クロックを書込みクロック
とは別に用意することによって、無駄時間をなくし、デ
ータ・レートを最小化することを目的としている。
【００１６】さらに本発明は、ＴＤＩ用の検知素子に欠
陥画素が含まれる場合に、ＴＤＩを行う前に、欠陥画素
データを除外するか、または有効画素に置換することに
よって、ＴＤＩ出力に欠陥データを含まないようにする
ことを目的としている。
陥画素が含まれる場合に、ＴＤＩを行う前に、欠陥画素
データを除外するか、または有効画素に置換することに
よって、ＴＤＩ出力に欠陥データを含まないようにする
ことを目的としている。
【００１７】
(1) 複数の素子列を有し、被写体からの赤外線をこの素
子列と垂直に走査して各素子列ごとのシリアル信号を出
力する赤外線検知器に対して、各素子列ごとの出力信号
を対応する記憶部にそれぞれ蓄積するメモリ回路と、各
記憶部における書込みと読出しとを制御することによっ
て、各素子列からのデータを記憶部に入力するととも
に、素子列間の走査時間に対応する時間ずれを補正して
同一シーンに対する各記憶部の出力を同一タイミングで
出力するように制御するメモリ制御回路と、各記憶部の
出力を対応する素子ごとに積分する積分回路と、この積
分回路の出力を素子列数で除算して画像信号を発生する
除算回路とを有するＴＤＩ回路を備えた赤外線撮像装置
において、メモリ回路における各記憶部をＦＩＦＯメモ
リから構成する。
子列と垂直に走査して各素子列ごとのシリアル信号を出
力する赤外線検知器に対して、各素子列ごとの出力信号
を対応する記憶部にそれぞれ蓄積するメモリ回路と、各
記憶部における書込みと読出しとを制御することによっ
て、各素子列からのデータを記憶部に入力するととも
に、素子列間の走査時間に対応する時間ずれを補正して
同一シーンに対する各記憶部の出力を同一タイミングで
出力するように制御するメモリ制御回路と、各記憶部の
出力を対応する素子ごとに積分する積分回路と、この積
分回路の出力を素子列数で除算して画像信号を発生する
除算回路とを有するＴＤＩ回路を備えた赤外線撮像装置
において、メモリ回路における各記憶部をＦＩＦＯメモ
リから構成する。
【００１８】(2) (1) の場合に、メモリ制御回路が、各
記憶部における書込みを制御することによって有効デー
タのみを各記憶部に入力するとともに、各記憶部からの
読出しを同一読出し期間に行うように構成する。
記憶部における書込みを制御することによって有効デー
タのみを各記憶部に入力するとともに、各記憶部からの
読出しを同一読出し期間に行うように構成する。
【００１９】(3) (2) の場合に、メモリ制御回路が、各
記憶部に対する書込みおよび読出しを制御することによ
って、水平方向の走査サンプル数を任意数加算しまたは
減算する。
記憶部に対する書込みおよび読出しを制御することによ
って、水平方向の走査サンプル数を任意数加算しまたは
減算する。
【００２０】(4) (2) の場合に、メモリ制御回路が、各
記憶部に対する書込みおよび読出しを制御することによ
って、水平方向の走査サンプル数を任意倍にする。
記憶部に対する書込みおよび読出しを制御することによ
って、水平方向の走査サンプル数を任意倍にする。
【００２１】(5) (1) の場合に、メモリ制御回路が、各
記憶部に対する書込みを同一書込み期間に行うともに、
各記憶部からの読出しを制御することによって、有効デ
ータを出力するように構成する。
記憶部に対する書込みを同一書込み期間に行うともに、
各記憶部からの読出しを制御することによって、有効デ
ータを出力するように構成する。
【００２２】(6) (5) の場合に、メモリ制御回路が、各
記憶部に対する書込みおよび読出しを制御することによ
って、水平方向の走査サンプル数を任意数加算しまたは
減算する。
記憶部に対する書込みおよび読出しを制御することによ
って、水平方向の走査サンプル数を任意数加算しまたは
減算する。
【００２３】(7) (5) の場合に、メモリ制御回路が、各
記憶部に対する書込みおよび読出しを制御することによ
って、水平方向の走査サンプル数を任意倍にする。
記憶部に対する書込みおよび読出しを制御することによ
って、水平方向の走査サンプル数を任意倍にする。
【００２４】(8) (1) の場合に、メモリ制御回路が、各
記憶部に対する書込みおよび読出しを制御することによ
って、一定の書込みレートで有効データのみを書き込ん
だのち、可変の読出しレートによって読出しを行うよう
に構成する。
記憶部に対する書込みおよび読出しを制御することによ
って、一定の書込みレートで有効データのみを書き込ん
だのち、可変の読出しレートによって読出しを行うよう
に構成する。
【００２５】(9) (8) の場合に、メモリ制御回路が、各
記憶部からの読出しを同一読出し期間に行うように構成
する。
記憶部からの読出しを同一読出し期間に行うように構成
する。
【００２６】(10) (1) の場合に、素子列において任意
数の素子に欠陥があったとき、メモリ回路からの読出し
後、この欠陥素子に対応するメモリ回路の出力を他の素
子からのデータによっ置換したのち、積分回路において
積分を行う。
数の素子に欠陥があったとき、メモリ回路からの読出し
後、この欠陥素子に対応するメモリ回路の出力を他の素
子からのデータによっ置換したのち、積分回路において
積分を行う。
【００２７】(11) (1) の場合に、素子列において任意
数の素子に欠陥があったとき、メモリ回路からの読出し
後、この欠陥素子に対応するメモリ回路の出力を除外し
て積分回路で積分を行うとともに、欠陥素子を除外した
素子数で除算回路において除算を行う。
数の素子に欠陥があったとき、メモリ回路からの読出し
後、この欠陥素子に対応するメモリ回路の出力を除外し
て積分回路で積分を行うとともに、欠陥素子を除外した
素子数で除算回路において除算を行う。
【００２８】
【作用】図１は、本発明の原理的構成を示したものであ
る。本発明においては、前述の第１の課題を解決するた
めに、ＴＤＩ回路の各素子列間の時間補正を行う部分に
おいて、ＦＩＦＯメモリからなるメモリ回路を用いてい
る。
る。本発明においては、前述の第１の課題を解決するた
めに、ＴＤＩ回路の各素子列間の時間補正を行う部分に
おいて、ＦＩＦＯメモリからなるメモリ回路を用いてい
る。
【００２９】これによって、データの遅延時間を、１フ
ィールドから（最終列のデータ入力から）数画素に短縮
し、メモリ容量を２フィールド分から、第１列〜最終列
の画素数分（数十分の一）に低減して、高いリアルタイ
ム性を有するとともにハードウェア規模を抑えたＴＤＩ
回路を実現することができる。
ィールドから（最終列のデータ入力から）数画素に短縮
し、メモリ容量を２フィールド分から、第１列〜最終列
の画素数分（数十分の一）に低減して、高いリアルタイ
ム性を有するとともにハードウェア規模を抑えたＴＤＩ
回路を実現することができる。
【００３０】また、第２の課題を解決するために、書込
みクロックを検知素子列ごとに用意して、有効画素のデ
ータのみを入力するようにし、読出しクロックの原クロ
ックを書込みクロックとは別に用意するようにしてい
る。
みクロックを検知素子列ごとに用意して、有効画素のデ
ータのみを入力するようにし、読出しクロックの原クロ
ックを書込みクロックとは別に用意するようにしてい
る。
【００３１】ＦＩＦＯメモリは、データの順序を変更せ
ずに、書込みと読出しのタイミングを独立に設定できる
メモリである。通常のＦＩＦＯの使用方法では、書込み
と読出しのクロックを、書込みとその開始から一定時間
遅れて開始される読出しのそれぞれの期間を示す期間信
号と、マスタ・クロックとの論理積をとって生成する手
法が採られている。この場合、入力と出力のデータ・レ
ートが同じになるが、リニア・アレイ型検知器を用い、
スキャナで光学走査を行う撮像装置では、走査効率が１
００％にできないため、１フィールド時間中に無駄時間
が含まれている。さらにＴＤＩ用の検知素子列が複数あ
る検知器では、各列で有効走査期間に列の間隔に対応す
る時間ずれがある。そのため有効画素データだけを読み
だして、データ・レートを低減することができなくな
る。
ずに、書込みと読出しのタイミングを独立に設定できる
メモリである。通常のＦＩＦＯの使用方法では、書込み
と読出しのクロックを、書込みとその開始から一定時間
遅れて開始される読出しのそれぞれの期間を示す期間信
号と、マスタ・クロックとの論理積をとって生成する手
法が採られている。この場合、入力と出力のデータ・レ
ートが同じになるが、リニア・アレイ型検知器を用い、
スキャナで光学走査を行う撮像装置では、走査効率が１
００％にできないため、１フィールド時間中に無駄時間
が含まれている。さらにＴＤＩ用の検知素子列が複数あ
る検知器では、各列で有効走査期間に列の間隔に対応す
る時間ずれがある。そのため有効画素データだけを読み
だして、データ・レートを低減することができなくな
る。
【００３２】これに対して、本発明では、書込みクロッ
クを検知素子列ごとに用意して、有効画素のデータのみ
を入力するようにし、読出しクロックの原クロックを書
込みクロックとは別に用意するようにしたので、無駄時
間を無くし、データ・レートを最小化して、有用性の高
いものとすることができる。
クを検知素子列ごとに用意して、有効画素のデータのみ
を入力するようにし、読出しクロックの原クロックを書
込みクロックとは別に用意するようにしたので、無駄時
間を無くし、データ・レートを最小化して、有用性の高
いものとすることができる。
【００３３】さらに第３の課題を解決するために、ＴＤ
Ｉ用の検知素子に欠陥画素が含まれる場合に、ＴＤＩを
行う前に、欠陥画素データを除外するか、または有効画
素に置換するようにしている。
Ｉ用の検知素子に欠陥画素が含まれる場合に、ＴＤＩを
行う前に、欠陥画素データを除外するか、または有効画
素に置換するようにしている。
【００３４】これによって、ＴＤＩ用の検知素子に欠陥
画素が含まれる場合に、ＴＤＩ出力には、欠陥データを
含まないようにするこかできる。
画素が含まれる場合に、ＴＤＩ出力には、欠陥データを
含まないようにするこかできる。
【００３５】
【実施例】図２は、本発明の実施例（１）を示したもの
であって、ＴＤＩ回路の構成をブロック図によって示し
ている。図中において、図６３におけると同じものを同
じ番号で示し、３はｍ個のＦＩＦＯメモリＦＩＦＯ１〜
ＦＩＦＯｍからなるＦＩＦＯメモリ回路、６はｍ個のＦ
ＩＦＯメモリの書込み，読出しを制御するＦＩＦＯ書込
み／読出し制御回路である。この場合、積分回路４はｍ
個のＦＩＦＯメモリの出力を加算する。
であって、ＴＤＩ回路の構成をブロック図によって示し
ている。図中において、図６３におけると同じものを同
じ番号で示し、３はｍ個のＦＩＦＯメモリＦＩＦＯ１〜
ＦＩＦＯｍからなるＦＩＦＯメモリ回路、６はｍ個のＦ
ＩＦＯメモリの書込み，読出しを制御するＦＩＦＯ書込
み／読出し制御回路である。この場合、積分回路４はｍ
個のＦＩＦＯメモリの出力を加算する。
【００３６】図３は、実施例（１）におけるＦＩＦＯ書
込み／読出し制御回路の詳細構成を示す図であって、３
１はフリップフロップ回路、３２はオア回路、３３はカ
ウンタ回路、３４は書込み期間を設定するリードオンリ
ーメモリ（ＲＯＭ）からなる書込み期間設定回路、３５
は読出し期間を設定するＲＯＭからなる読出し期間設定
回路、３６1 〜３６m , ３７1 〜３７m , ３８1 〜３８
m , ３９1 〜３９m はそれぞれｍ個のアンド回路であ
る。
込み／読出し制御回路の詳細構成を示す図であって、３
１はフリップフロップ回路、３２はオア回路、３３はカ
ウンタ回路、３４は書込み期間を設定するリードオンリ
ーメモリ（ＲＯＭ）からなる書込み期間設定回路、３５
は読出し期間を設定するＲＯＭからなる読出し期間設定
回路、３６1 〜３６m , ３７1 〜３７m , ３８1 〜３８
m , ３９1 〜３９m はそれぞれｍ個のアンド回路であ
る。
【００３７】また図４は、図２に示されたＴＤＩ回路の
書込み／読出し期間を例示するタイムチャートである。
以下、図２〜図４に基づいて、実施例（１）の動作を説
明する。
書込み／読出し期間を例示するタイムチャートである。
以下、図２〜図４に基づいて、実施例（１）の動作を説
明する。
【００３８】図２において、赤外線検知器１からの、第
１列〜第ｍ列の検知素子列の出力を、Ａ／Ｄ回路２にお
いて、ｍ個のＡ／Ｄ変換器によってそれぞれＡ／Ｄ変換
して、得られた信号を、ＦＩＦＯ書込み／読出し制御回
路６からの書込み期間信号Ｗ１〜Ｗｍによって、ＦＩＦ
Ｏメモリ回路３におけるｍ個のＦＩＦＯメモリにそれぞ
れ書込み、ＦＩＦＯ書込み／読出し制御回路６からの読
出し期間信号Ｒ１〜Ｒｍによってそれぞれ読みだして、
積分回路４に入力して加算する。積分回路４の加算出力
を除算回路５において２n （＝ｍ）によって除算して平
均値を求めて、ＴＤＩ出力とする。
１列〜第ｍ列の検知素子列の出力を、Ａ／Ｄ回路２にお
いて、ｍ個のＡ／Ｄ変換器によってそれぞれＡ／Ｄ変換
して、得られた信号を、ＦＩＦＯ書込み／読出し制御回
路６からの書込み期間信号Ｗ１〜Ｗｍによって、ＦＩＦ
Ｏメモリ回路３におけるｍ個のＦＩＦＯメモリにそれぞ
れ書込み、ＦＩＦＯ書込み／読出し制御回路６からの読
出し期間信号Ｒ１〜Ｒｍによってそれぞれ読みだして、
積分回路４に入力して加算する。積分回路４の加算出力
を除算回路５において２n （＝ｍ）によって除算して平
均値を求めて、ＴＤＩ出力とする。
【００３９】図３において、フリップフロップ回路３１
とカウンタ回路３３とは、各フィールドの映像の取り込
み開始時、走査（フィールド）同期クロックＲＳＴによ
ってクリアされる。フリップフロップ回路３１は、各列
の検知素子に対する有効画素のオアをとった有効画素期
間信号の最初の入力によってセットしてＱ出力を発生
し、これによって、カウンタ回路３３は、１フィールド
の有効画素期間に対応する値をロードされ、有効画素期
間信号をクロックとしてカウントを開始して、有効画素
期間のカウント終了時、キャリーアウト（ＣＯ）を出力
してフリップフロップ回路３１をクリアすることによっ
て、次の有効画素期間信号の入力まで停止状態となる。
とカウンタ回路３３とは、各フィールドの映像の取り込
み開始時、走査（フィールド）同期クロックＲＳＴによ
ってクリアされる。フリップフロップ回路３１は、各列
の検知素子に対する有効画素のオアをとった有効画素期
間信号の最初の入力によってセットしてＱ出力を発生
し、これによって、カウンタ回路３３は、１フィールド
の有効画素期間に対応する値をロードされ、有効画素期
間信号をクロックとしてカウントを開始して、有効画素
期間のカウント終了時、キャリーアウト（ＣＯ）を出力
してフリップフロップ回路３１をクリアすることによっ
て、次の有効画素期間信号の入力まで停止状態となる。
【００４０】書込み期間設定回路３４は、カウンタ回路
３３のカウント値に応じて、第１列書込み期間，第２列
書込み期間，…，第ｍ列書込み期間の信号を出力し、ア
ンド回路３６1 〜３６m において有効画素期間信号とア
ンドをとることによって、第１列画素書込み期間，第２
列画素書込み期間，…，第ｍ列画素書込み期間の信号を
出力し、アンド回路３７1 〜３７m において画素クロッ
クＣＬＫとアンドをとることによって、各ＦＩＦＯメモ
リに対する書込み制御信号Ｗ１，Ｗ２，…，Ｗｍを発生
する。
３３のカウント値に応じて、第１列書込み期間，第２列
書込み期間，…，第ｍ列書込み期間の信号を出力し、ア
ンド回路３６1 〜３６m において有効画素期間信号とア
ンドをとることによって、第１列画素書込み期間，第２
列画素書込み期間，…，第ｍ列画素書込み期間の信号を
出力し、アンド回路３７1 〜３７m において画素クロッ
クＣＬＫとアンドをとることによって、各ＦＩＦＯメモ
リに対する書込み制御信号Ｗ１，Ｗ２，…，Ｗｍを発生
する。
【００４１】一方、読出し期間設定回路３５は、カウン
タ回路３３のカウント値に応じて、第１列読出し期間，
第２列読出し期間，…，第ｍ列読出し期間の信号を出力
し、アンド回路３８1 〜３８m において有効画素期間信
号とアンドをとることによって、第１列画素読出し期
間，第２列画素読出し期間，…，第ｍ列画素読出し期間
の信号を出力し、アンド回路３９1 〜３９m において画
素クロックＣＬＫとアンドをとることによって、各ＦＩ
ＦＯメモリに対する読出し制御信号Ｒ１，Ｒ２，…，Ｒ
ｍを発生する。なお、この場合、書込み期間および読出
しの信号には、無効データの分を含んでもよく、この場
合は、例えば積分回路４においてゲーティングを行うこ
とによって、無効データに対応する出力データを阻止す
ることができる。
タ回路３３のカウント値に応じて、第１列読出し期間，
第２列読出し期間，…，第ｍ列読出し期間の信号を出力
し、アンド回路３８1 〜３８m において有効画素期間信
号とアンドをとることによって、第１列画素読出し期
間，第２列画素読出し期間，…，第ｍ列画素読出し期間
の信号を出力し、アンド回路３９1 〜３９m において画
素クロックＣＬＫとアンドをとることによって、各ＦＩ
ＦＯメモリに対する読出し制御信号Ｒ１，Ｒ２，…，Ｒ
ｍを発生する。なお、この場合、書込み期間および読出
しの信号には、無効データの分を含んでもよく、この場
合は、例えば積分回路４においてゲーティングを行うこ
とによって、無効データに対応する出力データを阻止す
ることができる。
【００４２】このように、図２に示された本発明の実施
例（１）では、各検知素子列の出力タイミングのずれに
対する補正をＦＩＦＯメモリを用いて行うので、メモリ
容量は第１列から最終列までの画素数分ですみ、従来の
２フィールド分と比べて大幅に減少させることができ
る。また、書込み，読出しのデータ遅延時間は、最終列
のデータ入力から数画素分になるので、従来の１フィー
ルドから大幅に縮小して、リアルタイム性を向上させる
ことが可能となる。
例（１）では、各検知素子列の出力タイミングのずれに
対する補正をＦＩＦＯメモリを用いて行うので、メモリ
容量は第１列から最終列までの画素数分ですみ、従来の
２フィールド分と比べて大幅に減少させることができ
る。また、書込み，読出しのデータ遅延時間は、最終列
のデータ入力から数画素分になるので、従来の１フィー
ルドから大幅に縮小して、リアルタイム性を向上させる
ことが可能となる。
【００４３】図５は、本発明の実施例（２）を示したも
のであって、ＴＤＩ回路の構成をブロック図によって示
している。図中において、図２におけると同じものを同
じ番号で示し、６ａはｍ個のＦＩＦＯメモリの書込み，
読出しを制御するＦＩＦＯ書込み／読出し制御回路であ
る。
のであって、ＴＤＩ回路の構成をブロック図によって示
している。図中において、図２におけると同じものを同
じ番号で示し、６ａはｍ個のＦＩＦＯメモリの書込み，
読出しを制御するＦＩＦＯ書込み／読出し制御回路であ
る。
【００４４】図６は、実施例（２）におけるＦＩＦＯ書
込み／読出し制御回路の詳細構成を示す図であって、図
３におけると同じものを同じ番号で示し、４０は書込み
期間と読出し期間とを設定するＲＯＭからなる書込み／
読出し期間設定回路、４１1〜４１m , ４２1 〜４２m
それぞれｍ個のアンド回路、４３，４４はそれぞれアン
ド回路である。
込み／読出し制御回路の詳細構成を示す図であって、図
３におけると同じものを同じ番号で示し、４０は書込み
期間と読出し期間とを設定するＲＯＭからなる書込み／
読出し期間設定回路、４１1〜４１m , ４２1 〜４２m
それぞれｍ個のアンド回路、４３，４４はそれぞれアン
ド回路である。
【００４５】また図７は、図５に示されたＴＤＩ回路の
書込み／読出し期間を例示するタイムチャートである。
以下、図５〜図７に基づいて、実施例（２）の動作を説
明する。
書込み／読出し期間を例示するタイムチャートである。
以下、図５〜図７に基づいて、実施例（２）の動作を説
明する。
【００４６】書込み／読出し期間設定回路４０は、カウ
ンタ回路３３のカウント値に応じて、第１列書込み期
間，第２列書込み期間，…，第ｍ列書込み期間の信号を
出力し、アンド回路４１1 〜４１m において有効画素期
間信号とアンドをとることによって、第１列画素書込み
期間，第２列画素書込み期間，…，第ｍ列画素書込み期
間の信号を出力し、アンド回路４２1 〜４２m において
画素クロックＣＬＫとアンドをとることによって、各Ｆ
ＩＦＯメモリに対する書込み制御信号Ｗ１，Ｗ２，…，
Ｗｍを発生する。
ンタ回路３３のカウント値に応じて、第１列書込み期
間，第２列書込み期間，…，第ｍ列書込み期間の信号を
出力し、アンド回路４１1 〜４１m において有効画素期
間信号とアンドをとることによって、第１列画素書込み
期間，第２列画素書込み期間，…，第ｍ列画素書込み期
間の信号を出力し、アンド回路４２1 〜４２m において
画素クロックＣＬＫとアンドをとることによって、各Ｆ
ＩＦＯメモリに対する書込み制御信号Ｗ１，Ｗ２，…，
Ｗｍを発生する。
【００４７】また、書込み／読出し期間設定回路４０
は、各列に共通な列読出し期間の信号を出力し、アンド
回路４３において有効画素期間信号とアンドをとること
によって、画素読出し期間の信号を出力し、アンド回路
４４において画素クロックＣＬＫとアンドをとることに
よって、各ＦＩＦＯメモリに共通な読出し制御信号Ｒを
発生する。なお、この場合、書込み期間および読出しの
信号には、無効データの分を含んでもよく、この場合
は、例えば積分回路４においてゲーティングを行うこと
によって、無効データに対応する出力データを阻止する
ことができる。
は、各列に共通な列読出し期間の信号を出力し、アンド
回路４３において有効画素期間信号とアンドをとること
によって、画素読出し期間の信号を出力し、アンド回路
４４において画素クロックＣＬＫとアンドをとることに
よって、各ＦＩＦＯメモリに共通な読出し制御信号Ｒを
発生する。なお、この場合、書込み期間および読出しの
信号には、無効データの分を含んでもよく、この場合
は、例えば積分回路４においてゲーティングを行うこと
によって、無効データに対応する出力データを阻止する
ことができる。
【００４８】このように、図５に示された本発明の実施
例（２）では、各検知素子列の出力タイミングのずれに
対する補正をＦＩＦＯメモリを用いて行うので、メモリ
容量を減少させることができ，読出しのデータ遅延時間
を縮小して、リアルタイム性を向上させることができる
とともに、この際、各検知素子列の出力タイミングのず
れに対する補正をＦＩＦＯメモリの書込み制御のみで行
い、読出し制御信号を１系統としてＦＩＦＯメモリの読
出しを行うようにしたので、ＦＩＦＯ書込み／読出し制
御回路の回路規模を削減することができる。
例（２）では、各検知素子列の出力タイミングのずれに
対する補正をＦＩＦＯメモリを用いて行うので、メモリ
容量を減少させることができ，読出しのデータ遅延時間
を縮小して、リアルタイム性を向上させることができる
とともに、この際、各検知素子列の出力タイミングのず
れに対する補正をＦＩＦＯメモリの書込み制御のみで行
い、読出し制御信号を１系統としてＦＩＦＯメモリの読
出しを行うようにしたので、ＦＩＦＯ書込み／読出し制
御回路の回路規模を削減することができる。
【００４９】図８は、本発明の実施例（３）を示したも
のであって、ＴＤＩ回路の構成をブロック図によって示
している。図中において、図２におけると同じものを同
じ番号で示し、６ｂはｍ個のＦＩＦＯメモリの書込み，
読出しを制御するＦＩＦＯ書込み／読出し制御回路であ
る。
のであって、ＴＤＩ回路の構成をブロック図によって示
している。図中において、図２におけると同じものを同
じ番号で示し、６ｂはｍ個のＦＩＦＯメモリの書込み，
読出しを制御するＦＩＦＯ書込み／読出し制御回路であ
る。
【００５０】図９は、実施例（３）におけるＦＩＦＯ書
込み／読出し制御回路の詳細構成を示す図であって、図
６におけると同じものを同じ番号で示し、４５，４６は
それぞれアンド回路、４７1 〜４７m , ４８1 〜４８m
それぞれｍ個のアンド回路である。
込み／読出し制御回路の詳細構成を示す図であって、図
６におけると同じものを同じ番号で示し、４５，４６は
それぞれアンド回路、４７1 〜４７m , ４８1 〜４８m
それぞれｍ個のアンド回路である。
【００５１】また図１０は、図８に示されたＴＤＩ回路
の書込み／読出し期間を例示するタイムチャートであ
る。以下、図８〜図１０に基づいて、実施例（３）の動
作を説明する。
の書込み／読出し期間を例示するタイムチャートであ
る。以下、図８〜図１０に基づいて、実施例（３）の動
作を説明する。
【００５２】書込み／読出し期間設定回路４０は、各列
に共通な列書込み期間の信号を出力し、アンド回路４５
において有効画素期間信号とアンドをとることによっ
て、画素書込み期間の信号を出力し、アンド回路４６に
おいて画素クロックＣＬＫとアンドをとることによっ
て、各ＦＩＦＯメモリに共通な書込み制御信号Ｗを発生
する。
に共通な列書込み期間の信号を出力し、アンド回路４５
において有効画素期間信号とアンドをとることによっ
て、画素書込み期間の信号を出力し、アンド回路４６に
おいて画素クロックＣＬＫとアンドをとることによっ
て、各ＦＩＦＯメモリに共通な書込み制御信号Ｗを発生
する。
【００５３】また、書込み／読出し期間設定回路４０
は、カウンタ回路３３のカウント値に応じて、第１列読
出し期間，第２列読出し期間，…，第ｍ列読出し期間の
信号を出力し、アンド回路４７1 〜４７m において有効
画素期間信号とアンドをとることによって、第１列画素
読出し期間，第２列画素読出し期間，…，第ｍ列画素読
出し期間の信号を出力し、アンド回路４８1 〜４８m に
おいて画素クロックＣＬＫとアンドをとることによっ
て、各ＦＩＦＯメモリに対する書込み制御信号Ｒ１，Ｒ
２，…，Ｒｍを発生する。なお、この場合、書込み期間
および読出しの信号には、無効データの分を含んでもよ
く、この場合は、例えば積分回路４においてゲーティン
グを行うことによって、無効データに対応する出力デー
タを阻止することができる。
は、カウンタ回路３３のカウント値に応じて、第１列読
出し期間，第２列読出し期間，…，第ｍ列読出し期間の
信号を出力し、アンド回路４７1 〜４７m において有効
画素期間信号とアンドをとることによって、第１列画素
読出し期間，第２列画素読出し期間，…，第ｍ列画素読
出し期間の信号を出力し、アンド回路４８1 〜４８m に
おいて画素クロックＣＬＫとアンドをとることによっ
て、各ＦＩＦＯメモリに対する書込み制御信号Ｒ１，Ｒ
２，…，Ｒｍを発生する。なお、この場合、書込み期間
および読出しの信号には、無効データの分を含んでもよ
く、この場合は、例えば積分回路４においてゲーティン
グを行うことによって、無効データに対応する出力デー
タを阻止することができる。
【００５４】このように、図８は示された本発明の実施
例（３）では、各検知素子列の出力タイミングのずれに
対する補正をＦＩＦＯメモリを用いて行うので、メモリ
容量を減少させることができ，読出しのデータ遅延時間
を縮小して、リアルタイム性を向上させることができる
とともに、この際、各検知素子列の出力タイミングのず
れに対する補正をＦＩＦＯメモリ読出し制御のみで行
い、書込み制御信号を１系統としてＦＩＦＯメモリの読
出しを行うようにしたので、ＦＩＦＯ書込み／読出し制
御回路の回路規模を削減することができる。
例（３）では、各検知素子列の出力タイミングのずれに
対する補正をＦＩＦＯメモリを用いて行うので、メモリ
容量を減少させることができ，読出しのデータ遅延時間
を縮小して、リアルタイム性を向上させることができる
とともに、この際、各検知素子列の出力タイミングのず
れに対する補正をＦＩＦＯメモリ読出し制御のみで行
い、書込み制御信号を１系統としてＦＩＦＯメモリの読
出しを行うようにしたので、ＦＩＦＯ書込み／読出し制
御回路の回路規模を削減することができる。
【００５５】図１１は、本発明の実施例（４）を示した
ものであって、ＴＤＩ回路の構成をブロック図によって
示している。図中において、図２におけると同じものを
同じ番号で示し、６ａ１はｍ個のＦＩＦＯメモリの書込
み，読出しを制御するＦＩＦＯ書込み／読出し制御回路
である。
ものであって、ＴＤＩ回路の構成をブロック図によって
示している。図中において、図２におけると同じものを
同じ番号で示し、６ａ１はｍ個のＦＩＦＯメモリの書込
み，読出しを制御するＦＩＦＯ書込み／読出し制御回路
である。
【００５６】図１２は、実施例（４）におけるＦＩＦＯ
書込み／読出し制御回路の詳細構成を示す図であって、
図６におけると同じものを同じ番号で示している。また
図１３は、図１１に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。以下、図１１
〜図１３に基づいて、実施例（４）の動作を説明する。
書込み／読出し制御回路の詳細構成を示す図であって、
図６におけると同じものを同じ番号で示している。また
図１３は、図１１に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。以下、図１１
〜図１３に基づいて、実施例（４）の動作を説明する。
【００５７】図１１に示された実施例（４）において
は、図５に示された実施例（２）と異なり、ＦＩＦＯ書
込み／読出し制御回路６ａ１がＫ＋Ｘ（Ｘは整数）サン
プルに対して構成されているとともに、ＦＩＦＯ書込み
／読出し制御回路６ａ１への入力信号である有効画素期
間信号Ａが、Ｋ＋Ｘ（Ｘは整数）サンプルからなってい
る。
は、図５に示された実施例（２）と異なり、ＦＩＦＯ書
込み／読出し制御回路６ａ１がＫ＋Ｘ（Ｘは整数）サン
プルに対して構成されているとともに、ＦＩＦＯ書込み
／読出し制御回路６ａ１への入力信号である有効画素期
間信号Ａが、Ｋ＋Ｘ（Ｘは整数）サンプルからなってい
る。
【００５８】従って図１１に示された実施例において
は、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができるととも
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリの書込み制御のみで行い、読出し制御
信号を１系統としてＦＩＦＯメモリの読出しを行うよう
にしたので、ＦＩＦＯ書込み／読出し制御回路の回路規
模を削減することができる。さらに、Ｋ＋Ｘサンプルか
らなる有効画素期間信号Ａの入力に応じて、図１２に示
された書込み／読出し期間設定回路４０からの各出力を
Ｘサンプルオフセットするのみによって、水平方向のサ
ンプル数の設定を可変にすることができる。従ってこれ
によって、赤外線撮像装置の水平方向の画角を変更する
ことができるようになる。
は、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができるととも
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリの書込み制御のみで行い、読出し制御
信号を１系統としてＦＩＦＯメモリの読出しを行うよう
にしたので、ＦＩＦＯ書込み／読出し制御回路の回路規
模を削減することができる。さらに、Ｋ＋Ｘサンプルか
らなる有効画素期間信号Ａの入力に応じて、図１２に示
された書込み／読出し期間設定回路４０からの各出力を
Ｘサンプルオフセットするのみによって、水平方向のサ
ンプル数の設定を可変にすることができる。従ってこれ
によって、赤外線撮像装置の水平方向の画角を変更する
ことができるようになる。
【００５９】図１４は、本発明の実施例（５）を示した
ものであって、ＴＤＩ回路の構成をブロック図によって
示している。図中において、図２におけると同じものを
同じ番号で示し、６ｂ１はｍ個のＦＩＦＯメモリの書込
み，読出しを制御するＦＩＦＯ書込み／読出し制御回路
である。
ものであって、ＴＤＩ回路の構成をブロック図によって
示している。図中において、図２におけると同じものを
同じ番号で示し、６ｂ１はｍ個のＦＩＦＯメモリの書込
み，読出しを制御するＦＩＦＯ書込み／読出し制御回路
である。
【００６０】図１５は、実施例（５）におけるＦＩＦＯ
書込み／読出し制御回路の詳細構成を示す図であって、
図９におけると同じものを同じ番号で示している。また
図１６は、図１４に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。以下、図１４
〜図１６に基づいて、実施例（５）の動作を説明する。
書込み／読出し制御回路の詳細構成を示す図であって、
図９におけると同じものを同じ番号で示している。また
図１６は、図１４に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。以下、図１４
〜図１６に基づいて、実施例（５）の動作を説明する。
【００６１】図１４に示された実施例（５）において
は、図８に示された実施例（３）と異なり、ＦＩＦＯ書
込み／読出し制御回路６ｂ１がＫ＋Ｘ（Ｘは整数）サン
プルに対して構成されているとともに、ＦＩＦＯ書込み
／読出し制御回路６ｂ１への入力信号である有効画素期
間信号Ａが、Ｋ＋Ｘ（Ｘは整数）サンプルからなってい
る。
は、図８に示された実施例（３）と異なり、ＦＩＦＯ書
込み／読出し制御回路６ｂ１がＫ＋Ｘ（Ｘは整数）サン
プルに対して構成されているとともに、ＦＩＦＯ書込み
／読出し制御回路６ｂ１への入力信号である有効画素期
間信号Ａが、Ｋ＋Ｘ（Ｘは整数）サンプルからなってい
る。
【００６２】従って図１４に示された実施例において
は、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができるととも
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリ読出し制御のみで行い、書込み制御信
号を１系統としてＦＩＦＯメモリの読出しを行うように
したので、ＦＩＦＯ書込み／読出し制御回路の回路規模
を削減することができる。さらに、Ｋ＋Ｘサンプルから
なる有効画素期間信号Ａの入力に応じて、図１５に示さ
れた書込み／読出し期間設定回路４０からの各出力をＸ
サンプルオフセットするのみによって、水平方向のサン
プル数の設定を可変にすることができる。従ってこれに
よって、赤外線撮像装置の水平方向の画角を変更するこ
とができるようになる。
は、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができるととも
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリ読出し制御のみで行い、書込み制御信
号を１系統としてＦＩＦＯメモリの読出しを行うように
したので、ＦＩＦＯ書込み／読出し制御回路の回路規模
を削減することができる。さらに、Ｋ＋Ｘサンプルから
なる有効画素期間信号Ａの入力に応じて、図１５に示さ
れた書込み／読出し期間設定回路４０からの各出力をＸ
サンプルオフセットするのみによって、水平方向のサン
プル数の設定を可変にすることができる。従ってこれに
よって、赤外線撮像装置の水平方向の画角を変更するこ
とができるようになる。
【００６３】図１７は、本発明の実施例（６）を示した
ものであって、ＴＤＩ回路の構成をブロック図によって
示している。図中において、図２におけると同じものを
同じ番号で示し、６ａ２はｍ個のＦＩＦＯメモリの書込
み，読出しを制御するＦＩＦＯ書込み／読出し制御回路
である。
ものであって、ＴＤＩ回路の構成をブロック図によって
示している。図中において、図２におけると同じものを
同じ番号で示し、６ａ２はｍ個のＦＩＦＯメモリの書込
み，読出しを制御するＦＩＦＯ書込み／読出し制御回路
である。
【００６４】図１８は、実施例（６）におけるＦＩＦＯ
書込み／読出し制御回路の詳細構成を示す図であって、
図６におけると同じものを同じ番号で示している。また
図１９は、図１７に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。以下、図１７
〜図１９に基づいて、実施例（６）の動作を説明する。
書込み／読出し制御回路の詳細構成を示す図であって、
図６におけると同じものを同じ番号で示している。また
図１９は、図１７に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。以下、図１７
〜図１９に基づいて、実施例（６）の動作を説明する。
【００６５】図１７に示された実施例（６）において
は、図５に示された実施例（２）と異なり、ＦＩＦＯ書
込み／読出し制御回路６ａ２が、ＫＸ（Ｘは整数）サン
プルに対して構成されているとともに、ＦＩＦＯ書込み
／読出し制御回路６ｂ１への入力信号である有効画素期
間信号Ａが、ＫＸ（Ｘは整数）サンプルからなってい
る。
は、図５に示された実施例（２）と異なり、ＦＩＦＯ書
込み／読出し制御回路６ａ２が、ＫＸ（Ｘは整数）サン
プルに対して構成されているとともに、ＦＩＦＯ書込み
／読出し制御回路６ｂ１への入力信号である有効画素期
間信号Ａが、ＫＸ（Ｘは整数）サンプルからなってい
る。
【００６６】従って図１７に示された実施例において
は、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができるととも
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリの書込み制御のみで行い、読出し制御
信号を１系統としてＦＩＦＯメモリの読出しを行うよう
にしたので、ＦＩＦＯ書込み／読出し制御回路の回路規
模を削減することができる。さらに、ＫＸサンプルから
なる有効画素期間信号Ｂの入力に応じて、図１８に示さ
れた書込み／読出し期間設定回路４０からの各出力のサ
ンプル数をＸ倍するのみによって、水平方向のサンプル
数の設定を可変にすることができる。従って本実施例に
よれば、赤外線撮像装置の水平方向の分解能を変更する
ことができるようになる。またこれによって、機械的走
査レートの変更に対応することが可能となる。
は、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができるととも
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリの書込み制御のみで行い、読出し制御
信号を１系統としてＦＩＦＯメモリの読出しを行うよう
にしたので、ＦＩＦＯ書込み／読出し制御回路の回路規
模を削減することができる。さらに、ＫＸサンプルから
なる有効画素期間信号Ｂの入力に応じて、図１８に示さ
れた書込み／読出し期間設定回路４０からの各出力のサ
ンプル数をＸ倍するのみによって、水平方向のサンプル
数の設定を可変にすることができる。従って本実施例に
よれば、赤外線撮像装置の水平方向の分解能を変更する
ことができるようになる。またこれによって、機械的走
査レートの変更に対応することが可能となる。
【００６７】図２０は、本発明の実施例（７）を示した
ものであって、ＴＤＩ回路の構成をブロック図によって
示している。図中において、図２におけると同じものを
同じ番号で示し、６ｂ２はｍ個のＦＩＦＯメモリの書込
み，読出しを制御するＦＩＦＯ書込み／読出し制御回路
である。
ものであって、ＴＤＩ回路の構成をブロック図によって
示している。図中において、図２におけると同じものを
同じ番号で示し、６ｂ２はｍ個のＦＩＦＯメモリの書込
み，読出しを制御するＦＩＦＯ書込み／読出し制御回路
である。
【００６８】図２１は、実施例（７）におけるＦＩＦＯ
書込み／読出し制御回路の詳細構成を示す図であって、
図９におけると同じものを同じ番号で示している。また
図２２は、図２０に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。以下、図２０
〜図２２に基づいて、実施例（７）の動作を説明する。
書込み／読出し制御回路の詳細構成を示す図であって、
図９におけると同じものを同じ番号で示している。また
図２２は、図２０に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。以下、図２０
〜図２２に基づいて、実施例（７）の動作を説明する。
【００６９】図２０に示された実施例（７）において
は、図８に示された実施例（３）と異なり、ＦＩＦＯ書
込み／読出し制御回路６ｂ２が、ＫＸ（Ｘは整数）サン
プルに対して構成されているとともに、ＦＩＦＯ書込み
／読出し制御回路６ｂ２への入力信号である有効画素期
間信号Ｂが、ＫＸ（Ｘは整数）サンプルからなってい
る。
は、図８に示された実施例（３）と異なり、ＦＩＦＯ書
込み／読出し制御回路６ｂ２が、ＫＸ（Ｘは整数）サン
プルに対して構成されているとともに、ＦＩＦＯ書込み
／読出し制御回路６ｂ２への入力信号である有効画素期
間信号Ｂが、ＫＸ（Ｘは整数）サンプルからなってい
る。
【００７０】従って図２０に示された実施例において
は、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができるととも
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリ読出し制御のみで行い、書込み制御信
号を１系統としてＦＩＦＯメモリの読出しを行うように
したので、ＦＩＦＯ書込み／読出し制御回路の回路規模
を削減することができる。さらに、ＫＸサンプルからな
る有効画素期間信号Ｂの入力に応じて、図２１に示され
た書込み／読出し期間設定回路４０からの各出力のサン
プル数をＸ倍するのみによって、水平方向のサンプル数
の設定を可変にすることができる。従って本実施例によ
れば、赤外線撮像装置の水平方向の分解能を変更するこ
とができるようになる。またこれによって、機械的走査
レートの変更に対応することが可能となる。
は、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができるととも
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリ読出し制御のみで行い、書込み制御信
号を１系統としてＦＩＦＯメモリの読出しを行うように
したので、ＦＩＦＯ書込み／読出し制御回路の回路規模
を削減することができる。さらに、ＫＸサンプルからな
る有効画素期間信号Ｂの入力に応じて、図２１に示され
た書込み／読出し期間設定回路４０からの各出力のサン
プル数をＸ倍するのみによって、水平方向のサンプル数
の設定を可変にすることができる。従って本実施例によ
れば、赤外線撮像装置の水平方向の分解能を変更するこ
とができるようになる。またこれによって、機械的走査
レートの変更に対応することが可能となる。
【００７１】図２３は、本発明の実施例（８）を示した
ものであって、ＴＤＩ回路の構成をブロック図によって
示している。図中において、図２におけると同じものを
同じ番号で示し、６ｃはｍ個のＦＩＦＯメモリの書込
み，読出しを制御するＦＩＦＯ書込み／読出し制御回路
である。
ものであって、ＴＤＩ回路の構成をブロック図によって
示している。図中において、図２におけると同じものを
同じ番号で示し、６ｃはｍ個のＦＩＦＯメモリの書込
み，読出しを制御するＦＩＦＯ書込み／読出し制御回路
である。
【００７２】図２４は、実施例（８）におけるＦＩＦＯ
書込み／読出し制御回路の詳細構成を示す図であって、
図３におけると同じものを同じ番号で示している。また
図２５は、図２３に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。以下、図２３
〜図２５に基づいて、実施例（８）の動作を説明する。
書込み／読出し制御回路の詳細構成を示す図であって、
図３におけると同じものを同じ番号で示している。また
図２５は、図２３に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。以下、図２３
〜図２５に基づいて、実施例（８）の動作を説明する。
【００７３】図２３に示された実施例（８）において
は、図２に示された実施例（１）と異なり、ＦＩＦＯ書
込み／読出し制御回路６ｃの構成が相違しているととも
に、ＦＩＦＯ書込み／読出し制御回路６ｃへの入力信号
（出力用画素クロックＣＬＫＯ）が増加している。
は、図２に示された実施例（１）と異なり、ＦＩＦＯ書
込み／読出し制御回路６ｃの構成が相違しているととも
に、ＦＩＦＯ書込み／読出し制御回路６ｃへの入力信号
（出力用画素クロックＣＬＫＯ）が増加している。
【００７４】図２３に示された実施例においては、各検
知素子列の出力タイミングのずれに対する補正をＦＩＦ
Ｏメモリを用いて行うので、メモリ容量を減少させるこ
とができ，読出しのデータ遅延時間を縮小して、リアル
タイム性を向上させることができる。さらに、有効画素
期間にＦＩＦＯメモリの書込み制御を行って、有効デー
タのみを画素クロックＣＬＫでＦＩＦＯメモリに入力し
たのち、出力用画素クロックＣＬＫＯを用いることによ
って、レート変更して、出力することができる。すなわ
ち、本実施例によれば、書込みレートに対する読出しレ
ートを可変にすることができる。
知素子列の出力タイミングのずれに対する補正をＦＩＦ
Ｏメモリを用いて行うので、メモリ容量を減少させるこ
とができ，読出しのデータ遅延時間を縮小して、リアル
タイム性を向上させることができる。さらに、有効画素
期間にＦＩＦＯメモリの書込み制御を行って、有効デー
タのみを画素クロックＣＬＫでＦＩＦＯメモリに入力し
たのち、出力用画素クロックＣＬＫＯを用いることによ
って、レート変更して、出力することができる。すなわ
ち、本実施例によれば、書込みレートに対する読出しレ
ートを可変にすることができる。
【００７５】図２６は、本発明の実施例（９）を示した
ものであって、ＴＤＩ回路の構成をブロック図によって
示している。図中において、図２におけると同じものを
同じ番号で示し、６ｃ１はｍ個のＦＩＦＯメモリの書込
み，読出しを制御するＦＩＦＯ書込み／読出し制御回路
である。
ものであって、ＴＤＩ回路の構成をブロック図によって
示している。図中において、図２におけると同じものを
同じ番号で示し、６ｃ１はｍ個のＦＩＦＯメモリの書込
み，読出しを制御するＦＩＦＯ書込み／読出し制御回路
である。
【００７６】図２７は、実施例（９）におけるＦＩＦＯ
書込み／読出し制御回路の詳細構成を示す図であって、
図６におけると同じものを同じ番号で示している。また
図２８は、図２６に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。以下、図２６
〜図２８に基づいて、実施例（９）の動作を説明する。
書込み／読出し制御回路の詳細構成を示す図であって、
図６におけると同じものを同じ番号で示している。また
図２８は、図２６に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。以下、図２６
〜図２８に基づいて、実施例（９）の動作を説明する。
【００７７】図２６に示された実施例（９）において
は、図２３に示された実施例（８）と比較して、ＦＩＦ
Ｏ書込み／読出し制御回路６ｃ１の構成が異なってい
る。
は、図２３に示された実施例（８）と比較して、ＦＩＦ
Ｏ書込み／読出し制御回路６ｃ１の構成が異なってい
る。
【００７８】図２６に示された実施例においては、各検
知素子列の出力タイミングのずれに対する補正をＦＩＦ
Ｏメモリを用いて行うので、メモリ容量を減少させるこ
とができ，読出しのデータ遅延時間を縮小して、リアル
タイム性を向上させることができるとともに、各検知素
子列の出力タイミングのずれに対する補正をＦＩＦＯメ
モリの書込み制御のみで行い、読出し制御信号を１系統
としてＦＩＦＯメモリの読出しを行うようにしたので、
ＦＩＦＯ書込み／読出し制御回路の回路規模を削減する
ことができる。さらに、有効画素期間にＦＩＦＯメモリ
の書込み制御を行って、有効データのみを画素クロック
ＣＬＫでＦＩＦＯメモリに入力したのち、出力用画素ク
ロックＣＬＫＯを用いることによって、１系統の読出し
制御信号で、レート変更したデータを出力することがで
きる。すなわち、本実施例によれば、１系統の読出し制
御信号で、書込みレートに対する読出しレートを可変に
することができる。
知素子列の出力タイミングのずれに対する補正をＦＩＦ
Ｏメモリを用いて行うので、メモリ容量を減少させるこ
とができ，読出しのデータ遅延時間を縮小して、リアル
タイム性を向上させることができるとともに、各検知素
子列の出力タイミングのずれに対する補正をＦＩＦＯメ
モリの書込み制御のみで行い、読出し制御信号を１系統
としてＦＩＦＯメモリの読出しを行うようにしたので、
ＦＩＦＯ書込み／読出し制御回路の回路規模を削減する
ことができる。さらに、有効画素期間にＦＩＦＯメモリ
の書込み制御を行って、有効データのみを画素クロック
ＣＬＫでＦＩＦＯメモリに入力したのち、出力用画素ク
ロックＣＬＫＯを用いることによって、１系統の読出し
制御信号で、レート変更したデータを出力することがで
きる。すなわち、本実施例によれば、１系統の読出し制
御信号で、書込みレートに対する読出しレートを可変に
することができる。
【００７９】図２９は、本発明の実施例（１０）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図２におけると同じもの
を同じ番号で示し、７は画素アドレス発生部、８はｍ素
子内置換ＲＯＭ、９はセレクタである。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図２におけると同じもの
を同じ番号で示し、７は画素アドレス発生部、８はｍ素
子内置換ＲＯＭ、９はセレクタである。
【００８０】図２９に示された実施例（１０）において
は、ＦＩＦＯメモリ回路３から読出しを行ったのち、ｍ
個の素子のデータの積分を行う前に、もしもｍ個の素子
のうちに欠陥素子であると判断されるものがあるとき
は、画素アドレス発生部７からの画素アドレスに応じ
て、予めｍ素子内置換ＲＯＭ８に格納されている、素子
の置換を行うための情報を読みだして、これによってセ
レクタ９を制御して、ＦＩＦＯメモリ回路３からのｍ素
子内の任意の他の素子のデータと置き換えたのち、ｍ素
子のデータの積分を行ってＴＤＩ出力を得る。
は、ＦＩＦＯメモリ回路３から読出しを行ったのち、ｍ
個の素子のデータの積分を行う前に、もしもｍ個の素子
のうちに欠陥素子であると判断されるものがあるとき
は、画素アドレス発生部７からの画素アドレスに応じ
て、予めｍ素子内置換ＲＯＭ８に格納されている、素子
の置換を行うための情報を読みだして、これによってセ
レクタ９を制御して、ＦＩＦＯメモリ回路３からのｍ素
子内の任意の他の素子のデータと置き換えたのち、ｍ素
子のデータの積分を行ってＴＤＩ出力を得る。
【００８１】従って本実施例によれば、各検知素子列の
出力タイミングのずれに対する補正をＦＩＦＯメモリを
用いて行うので、メモリ容量を減少させることができ，
読出しのデータ遅延時間を縮小して、リアルタイム性を
向上させることができる。さらに、赤外線検知器の一部
の素子に欠陥があった場合でも、その素子のデータを、
健全な他の素子のデータと置き換えて積分を行うので、
欠陥素子の存在に基づくＳ／Ｎの低下を防止することが
できる。
出力タイミングのずれに対する補正をＦＩＦＯメモリを
用いて行うので、メモリ容量を減少させることができ，
読出しのデータ遅延時間を縮小して、リアルタイム性を
向上させることができる。さらに、赤外線検知器の一部
の素子に欠陥があった場合でも、その素子のデータを、
健全な他の素子のデータと置き換えて積分を行うので、
欠陥素子の存在に基づくＳ／Ｎの低下を防止することが
できる。
【００８２】図３０は、本発明の実施例（１１）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図２９におけると同じも
のを同じ番号で示し、１０はアンド回路、１１は欠陥情
報ＲＯＭ、１２は除算回路である。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図２９におけると同じも
のを同じ番号で示し、１０はアンド回路、１１は欠陥情
報ＲＯＭ、１２は除算回路である。
【００８３】図３０に示された実施例（１１）において
は、ＦＩＦＯメモリ回路３から読出しを行ったのち、ｍ
個の素子のデータの積分を行う前に、もしもｍ個の素子
のうちに欠陥素子であると判断されるものがあるとき
は、画素アドレス発生部７からの画素アドレスに応じ
て、予め欠陥情報ＲＯＭ１１に格納されている欠陥素子
を示す情報を読みだして、アンド回路１０においてＦＩ
ＦＯメモリ回路３からの欠陥素子のデータを０レベルに
して、積分回路４において（ｍ−ｄ）回（ｄは欠陥素子
数）の積分を行うとともに、除算回路１２において、欠
陥情報ＲＯＭ１１からの情報に基づいて（ｍ−ｄ）で除
算を行うことによって、欠陥素子の影響を受けないＴＤ
Ｉ出力を得ることができる。
は、ＦＩＦＯメモリ回路３から読出しを行ったのち、ｍ
個の素子のデータの積分を行う前に、もしもｍ個の素子
のうちに欠陥素子であると判断されるものがあるとき
は、画素アドレス発生部７からの画素アドレスに応じ
て、予め欠陥情報ＲＯＭ１１に格納されている欠陥素子
を示す情報を読みだして、アンド回路１０においてＦＩ
ＦＯメモリ回路３からの欠陥素子のデータを０レベルに
して、積分回路４において（ｍ−ｄ）回（ｄは欠陥素子
数）の積分を行うとともに、除算回路１２において、欠
陥情報ＲＯＭ１１からの情報に基づいて（ｍ−ｄ）で除
算を行うことによって、欠陥素子の影響を受けないＴＤ
Ｉ出力を得ることができる。
【００８４】従って本実施例によれば、各検知素子列の
出力タイミングのずれに対する補正をＦＩＦＯメモリを
用いて行うので、メモリ容量を減少させることができ，
読出しのデータ遅延時間を縮小して、リアルタイム性を
向上させることができる。さらに、赤外線検知器の一部
の素子に欠陥があった場合でも、その素子のデータを除
いてＦＩＦＯメモリ回路からの各素子のデータの平均値
を求めるので、欠陥素子の存在に基づくＳ／Ｎの低下を
防止することができる。
出力タイミングのずれに対する補正をＦＩＦＯメモリを
用いて行うので、メモリ容量を減少させることができ，
読出しのデータ遅延時間を縮小して、リアルタイム性を
向上させることができる。さらに、赤外線検知器の一部
の素子に欠陥があった場合でも、その素子のデータを除
いてＦＩＦＯメモリ回路からの各素子のデータの平均値
を求めるので、欠陥素子の存在に基づくＳ／Ｎの低下を
防止することができる。
【００８５】図３１は、本発明の実施例（１２）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図５および図２９におけ
ると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図５および図２９におけ
ると同じものを同じ番号で示している。
【００８６】図３１に示された実施例（１２）は、実施
例（２）と実施例（１０）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリの書込み制御のみで行い、読出し制御
信号を１系統としてＦＩＦＯメモリの読出しを行うこと
によって、ＦＩＦＯ書込み／読出し制御回路の回路規模
を削減することができるとともに、赤外線検知器の一部
の素子に欠陥があった場合でも、その素子のデータを、
健全な他の素子のデータと置き換えて積分を行うように
して、欠陥素子の存在に基づくＳ／Ｎの低下を防止する
ことができる。
例（２）と実施例（１０）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリの書込み制御のみで行い、読出し制御
信号を１系統としてＦＩＦＯメモリの読出しを行うこと
によって、ＦＩＦＯ書込み／読出し制御回路の回路規模
を削減することができるとともに、赤外線検知器の一部
の素子に欠陥があった場合でも、その素子のデータを、
健全な他の素子のデータと置き換えて積分を行うように
して、欠陥素子の存在に基づくＳ／Ｎの低下を防止する
ことができる。
【００８７】図３２は、本発明の実施例（１３）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図５および図３０におけ
ると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図５および図３０におけ
ると同じものを同じ番号で示している。
【００８８】図３２に示された実施例（１３）は、実施
例（２）と実施例（１１）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリの書込み制御のみで行い、読出し制御
信号を１系統としてＦＩＦＯメモリの読出しを行うこと
によって、ＦＩＦＯ書込み／読出し制御回路の回路規模
を削減することができるとともに、赤外線検知器の一部
の素子に欠陥があった場合でも、その素子のデータを除
いてＦＩＦＯメモリ回路からの各素子のデータの平均値
を求めるようにして、欠陥素子の存在に基づくＳ／Ｎの
低下を防止することができる。
例（２）と実施例（１１）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリの書込み制御のみで行い、読出し制御
信号を１系統としてＦＩＦＯメモリの読出しを行うこと
によって、ＦＩＦＯ書込み／読出し制御回路の回路規模
を削減することができるとともに、赤外線検知器の一部
の素子に欠陥があった場合でも、その素子のデータを除
いてＦＩＦＯメモリ回路からの各素子のデータの平均値
を求めるようにして、欠陥素子の存在に基づくＳ／Ｎの
低下を防止することができる。
【００８９】図３３は、本発明の実施例（１４）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図８および図２９におけ
ると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図８および図２９におけ
ると同じものを同じ番号で示している。
【００９０】図３３に示された実施例（１４）は、実施
例（３）と実施例（１０）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリの読出し制御のみで行い、書込み制御
信号を１系統としてＦＩＦＯメモリの書込みを行うこと
によって、ＦＩＦＯ書込み／読出し制御回路の回路規模
を削減することができるとともに、赤外線検知器の一部
の素子に欠陥があった場合でも、その素子のデータを、
健全な他の素子のデータと置き換えて積分を行うように
して、欠陥素子の存在に基づくＳ／Ｎの低下を防止する
ことができる。
例（３）と実施例（１０）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリの読出し制御のみで行い、書込み制御
信号を１系統としてＦＩＦＯメモリの書込みを行うこと
によって、ＦＩＦＯ書込み／読出し制御回路の回路規模
を削減することができるとともに、赤外線検知器の一部
の素子に欠陥があった場合でも、その素子のデータを、
健全な他の素子のデータと置き換えて積分を行うように
して、欠陥素子の存在に基づくＳ／Ｎの低下を防止する
ことができる。
【００９１】図３４は、本発明の実施例（１５）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図８および図３０におけ
ると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図８および図３０におけ
ると同じものを同じ番号で示している。
【００９２】図３４に示された実施例（１５）は、実施
例（３）と実施例（１１）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリ読出し制御のみで行い、書込み制御信
号を１系統としてＦＩＦＯメモリの書込みを行うことに
よって、ＦＩＦＯ書込み／読出し制御回路の回路規模を
削減することができるとともに、赤外線検知器の一部の
素子に欠陥があった場合でも、その素子のデータを除い
てＦＩＦＯメモリ回路からの各素子のデータの平均値を
求めるようにして、欠陥素子の存在に基づくＳ／Ｎの低
下を防止することができる。
例（３）と実施例（１１）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリ読出し制御のみで行い、書込み制御信
号を１系統としてＦＩＦＯメモリの書込みを行うことに
よって、ＦＩＦＯ書込み／読出し制御回路の回路規模を
削減することができるとともに、赤外線検知器の一部の
素子に欠陥があった場合でも、その素子のデータを除い
てＦＩＦＯメモリ回路からの各素子のデータの平均値を
求めるようにして、欠陥素子の存在に基づくＳ／Ｎの低
下を防止することができる。
【００９３】図３５は、本発明の実施例（１６）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１１および図１７にお
けると同じものを同じ番号で示し、６（ａ１×ａ２）は
ｍ個のＦＩＦＯメモリの書込み，読出しを制御するＦＩ
ＦＯ書込み／読出し制御回路である。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１１および図１７にお
けると同じものを同じ番号で示し、６（ａ１×ａ２）は
ｍ個のＦＩＦＯメモリの書込み，読出しを制御するＦＩ
ＦＯ書込み／読出し制御回路である。
【００９４】図３５に示された実施例（１６）は、実施
例（４）と実施例（６）とを組み合わせた構成を有し、
各検知素子列の出力タイミングのずれに対する補正をＦ
ＩＦＯメモリを用いて行うので、メモリ容量を減少させ
ることができ，読出しのデータ遅延時間を縮小して、リ
アルタイム性を向上させることができるとともに、各検
知素子列の出力タイミングのずれに対する補正をＦＩＦ
Ｏメモリの書込み制御のみで行い、読出し制御信号を１
系統としてＦＩＦＯメモリの読出しを行うようにしたの
で、ＦＩＦＯ書込み／読出し制御回路の回路規模を削減
することができる。さらに、有効画素期間信号（Ａ×
Ｂ）の入力に応じて、書込み／読出し期間設定回路から
の各出力をＸサンプルオフセットすることによって、水
平方向のサンプル数の設定を変更して、赤外線撮像装置
の水平方向の画角を可変にすることができるとともに、
書込み／読出し期間設定回路からの各出力のサンプル数
をＸ倍することによって、水平方向のサンプル数の設定
を変更して、赤外線撮像装置の水平方向の分解能を変更
することができる。
例（４）と実施例（６）とを組み合わせた構成を有し、
各検知素子列の出力タイミングのずれに対する補正をＦ
ＩＦＯメモリを用いて行うので、メモリ容量を減少させ
ることができ，読出しのデータ遅延時間を縮小して、リ
アルタイム性を向上させることができるとともに、各検
知素子列の出力タイミングのずれに対する補正をＦＩＦ
Ｏメモリの書込み制御のみで行い、読出し制御信号を１
系統としてＦＩＦＯメモリの読出しを行うようにしたの
で、ＦＩＦＯ書込み／読出し制御回路の回路規模を削減
することができる。さらに、有効画素期間信号（Ａ×
Ｂ）の入力に応じて、書込み／読出し期間設定回路から
の各出力をＸサンプルオフセットすることによって、水
平方向のサンプル数の設定を変更して、赤外線撮像装置
の水平方向の画角を可変にすることができるとともに、
書込み／読出し期間設定回路からの各出力のサンプル数
をＸ倍することによって、水平方向のサンプル数の設定
を変更して、赤外線撮像装置の水平方向の分解能を変更
することができる。
【００９５】図３６は、本発明の実施例（１７）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１１および図２６にお
けると同じものを同じ番号で示し、６（ａ１×ｃ１）は
ｍ個のＦＩＦＯメモリの書込み，読出しを制御するＦＩ
ＦＯ書込み／読出し制御回路である。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１１および図２６にお
けると同じものを同じ番号で示し、６（ａ１×ｃ１）は
ｍ個のＦＩＦＯメモリの書込み，読出しを制御するＦＩ
ＦＯ書込み／読出し制御回路である。
【００９６】図３６に示された実施例（１７）は、実施
例（４）と実施例（９）とを組み合わせた構成を有し、
各検知素子列の出力タイミングのずれに対する補正をＦ
ＩＦＯメモリを用いて行うので、メモリ容量を減少させ
ることができ，読出しのデータ遅延時間を縮小して、リ
アルタイム性を向上させることができるとともに、各検
知素子列の出力タイミングのずれに対する補正をＦＩＦ
Ｏメモリの書込み制御のみで行い、読出し制御信号を１
系統としてＦＩＦＯメモリの読出しを行うようにしたの
で、ＦＩＦＯ書込み／読出し制御回路の回路規模を削減
することができる。さらに、有効画素期間信号の入力に
応じて、書込み／読出し期間設定回路からの各出力をＸ
サンプルオフセットすることによって、水平方向のサン
プル数の設定を変更して、赤外線撮像装置の水平方向の
画角を可変にすることができるとともに、ＦＩＦＯメモ
リ回路の書込みクロックと読出しクロックとを異ならせ
て、１系統の読出し制御信号で、書込みレートに対する
読出しレートを可変にすることができる。
例（４）と実施例（９）とを組み合わせた構成を有し、
各検知素子列の出力タイミングのずれに対する補正をＦ
ＩＦＯメモリを用いて行うので、メモリ容量を減少させ
ることができ，読出しのデータ遅延時間を縮小して、リ
アルタイム性を向上させることができるとともに、各検
知素子列の出力タイミングのずれに対する補正をＦＩＦ
Ｏメモリの書込み制御のみで行い、読出し制御信号を１
系統としてＦＩＦＯメモリの読出しを行うようにしたの
で、ＦＩＦＯ書込み／読出し制御回路の回路規模を削減
することができる。さらに、有効画素期間信号の入力に
応じて、書込み／読出し期間設定回路からの各出力をＸ
サンプルオフセットすることによって、水平方向のサン
プル数の設定を変更して、赤外線撮像装置の水平方向の
画角を可変にすることができるとともに、ＦＩＦＯメモ
リ回路の書込みクロックと読出しクロックとを異ならせ
て、１系統の読出し制御信号で、書込みレートに対する
読出しレートを可変にすることができる。
【００９７】図３７は、本発明の実施例（１８）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１１および図３１にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１１および図３１にお
けると同じものを同じ番号で示している。
【００９８】図３７に示された実施例（１８）は、実施
例（４）と実施例（１２）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ａの入力に応じて、書込み／読出
し期間設定回路からの各出力をＸサンプルオフセットす
ることによって、水平方向のサンプル数の設定を変更し
て、赤外線撮像装置の水平方向の画角を可変にすること
ができるとともに、各検知素子列の出力タイミングのず
れに対する補正をＦＩＦＯメモリの書込み制御のみで行
い、読出し制御信号を１系統としてＦＩＦＯメモリの読
出しを行うことによって、ＦＩＦＯ書込み／読出し制御
回路の回路規模を削減することができ、さらに、赤外線
検知器の一部の素子に欠陥があった場合でも、その素子
のデータを、健全な他の素子のデータと置き換えて積分
を行うようにして、欠陥素子の存在に基づくＳ／Ｎの低
下を防止することができる。
例（４）と実施例（１２）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ａの入力に応じて、書込み／読出
し期間設定回路からの各出力をＸサンプルオフセットす
ることによって、水平方向のサンプル数の設定を変更し
て、赤外線撮像装置の水平方向の画角を可変にすること
ができるとともに、各検知素子列の出力タイミングのず
れに対する補正をＦＩＦＯメモリの書込み制御のみで行
い、読出し制御信号を１系統としてＦＩＦＯメモリの読
出しを行うことによって、ＦＩＦＯ書込み／読出し制御
回路の回路規模を削減することができ、さらに、赤外線
検知器の一部の素子に欠陥があった場合でも、その素子
のデータを、健全な他の素子のデータと置き換えて積分
を行うようにして、欠陥素子の存在に基づくＳ／Ｎの低
下を防止することができる。
【００９９】図３８は、本発明の実施例（１９）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１１および図３２にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１１および図３２にお
けると同じものを同じ番号で示している。
【０１００】図３８に示された実施例（１９）は、実施
例（４）と実施例（１３）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ａの入力に応じて、書込み／読出
し期間設定回路からの各出力をＸサンプルオフセットす
ることによって、水平方向のサンプル数の設定を変更し
て、赤外線撮像装置の水平方向の画角を可変にすること
ができるとともに、各検知素子列の出力タイミングのず
れに対する補正をＦＩＦＯメモリの書込み制御のみで行
い、読出し制御信号を１系統としてＦＩＦＯメモリの読
出しを行うことによって、ＦＩＦＯ書込み／読出し制御
回路の回路規模を削減することができ、さらに、赤外線
検知器の一部の素子に欠陥があった場合でも、その素子
のデータを除いてＦＩＦＯメモリ回路からの各素子のデ
ータの平均値を求めるようにして、欠陥素子の存在に基
づくＳ／Ｎの低下を防止することができる。
例（４）と実施例（１３）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ａの入力に応じて、書込み／読出
し期間設定回路からの各出力をＸサンプルオフセットす
ることによって、水平方向のサンプル数の設定を変更し
て、赤外線撮像装置の水平方向の画角を可変にすること
ができるとともに、各検知素子列の出力タイミングのず
れに対する補正をＦＩＦＯメモリの書込み制御のみで行
い、読出し制御信号を１系統としてＦＩＦＯメモリの読
出しを行うことによって、ＦＩＦＯ書込み／読出し制御
回路の回路規模を削減することができ、さらに、赤外線
検知器の一部の素子に欠陥があった場合でも、その素子
のデータを除いてＦＩＦＯメモリ回路からの各素子のデ
ータの平均値を求めるようにして、欠陥素子の存在に基
づくＳ／Ｎの低下を防止することができる。
【０１０１】図３９は、本発明の実施例（２０）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１７および図２６にお
けると同じものを同じ番号で示し、６（ａ２×ｃ１）は
ｍ個のＦＩＦＯメモリの書込み，読出しを制御するＦＩ
ＦＯ書込み／読出し制御回路である。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１７および図２６にお
けると同じものを同じ番号で示し、６（ａ２×ｃ１）は
ｍ個のＦＩＦＯメモリの書込み，読出しを制御するＦＩ
ＦＯ書込み／読出し制御回路である。
【０１０２】図３９に示された実施例（２０）は、実施
例（６）と実施例（９）とを組み合わせた構成を有し、
各検知素子列の出力タイミングのずれに対する補正をＦ
ＩＦＯメモリを用いて行うので、メモリ容量を減少させ
ることができ，読出しのデータ遅延時間を縮小して、リ
アルタイム性を向上させることができるとともに、各検
知素子列の出力タイミングのずれに対する補正をＦＩＦ
Ｏメモリの書込み制御のみで行い、読出し制御信号を１
系統としてＦＩＦＯメモリの読出しを行うようにしたの
で、ＦＩＦＯ書込み／読出し制御回路の回路規模を削減
することができる。さらに、有効画素期間信号Ｂの入力
に応じて、書込み／読出し期間設定回路からの各出力の
サンプル数をＸ倍することによって、水平方向のサンプ
ル数の設定を変更して、赤外線撮像装置の水平方向の分
解能を可変にすることができるとともに、ＦＩＦＯメモ
リ回路の書込みクロックと読出しクロックとを異ならせ
て、１系統の読出し制御信号で、書込みレートに対する
読出しレートを可変にすることができる。
例（６）と実施例（９）とを組み合わせた構成を有し、
各検知素子列の出力タイミングのずれに対する補正をＦ
ＩＦＯメモリを用いて行うので、メモリ容量を減少させ
ることができ，読出しのデータ遅延時間を縮小して、リ
アルタイム性を向上させることができるとともに、各検
知素子列の出力タイミングのずれに対する補正をＦＩＦ
Ｏメモリの書込み制御のみで行い、読出し制御信号を１
系統としてＦＩＦＯメモリの読出しを行うようにしたの
で、ＦＩＦＯ書込み／読出し制御回路の回路規模を削減
することができる。さらに、有効画素期間信号Ｂの入力
に応じて、書込み／読出し期間設定回路からの各出力の
サンプル数をＸ倍することによって、水平方向のサンプ
ル数の設定を変更して、赤外線撮像装置の水平方向の分
解能を可変にすることができるとともに、ＦＩＦＯメモ
リ回路の書込みクロックと読出しクロックとを異ならせ
て、１系統の読出し制御信号で、書込みレートに対する
読出しレートを可変にすることができる。
【０１０３】図４０は、本発明の実施例（２１）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１７および図３１にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１７および図３１にお
けると同じものを同じ番号で示している。
【０１０４】図４０に示された実施例（２１）は、実施
例（６）と実施例（１２）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ｂの入力に応じて、書込み／読出
し期間設定回路からの各出力のサンプル数をＸ倍するこ
とによって、水平方向のサンプル数の設定を変更して、
赤外線撮像装置の水平方向の分解能を変更することがで
きるとともに、各検知素子列の出力タイミングのずれに
対する補正をＦＩＦＯメモリの書込み制御のみで行い、
読出し制御信号を１系統としてＦＩＦＯメモリの読出し
を行うことによって、ＦＩＦＯ書込み／読出し制御回路
の回路規模を削減することができ、さらに、赤外線検知
器の一部の素子に欠陥があった場合でも、その素子のデ
ータを、健全な他の素子のデータと置き換えて積分を行
うようにして、欠陥素子の存在に基づくＳ／Ｎの低下を
防止することができる。
例（６）と実施例（１２）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ｂの入力に応じて、書込み／読出
し期間設定回路からの各出力のサンプル数をＸ倍するこ
とによって、水平方向のサンプル数の設定を変更して、
赤外線撮像装置の水平方向の分解能を変更することがで
きるとともに、各検知素子列の出力タイミングのずれに
対する補正をＦＩＦＯメモリの書込み制御のみで行い、
読出し制御信号を１系統としてＦＩＦＯメモリの読出し
を行うことによって、ＦＩＦＯ書込み／読出し制御回路
の回路規模を削減することができ、さらに、赤外線検知
器の一部の素子に欠陥があった場合でも、その素子のデ
ータを、健全な他の素子のデータと置き換えて積分を行
うようにして、欠陥素子の存在に基づくＳ／Ｎの低下を
防止することができる。
【０１０５】図４１は、本発明の実施例（２２）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１７および図３２にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１７および図３２にお
けると同じものを同じ番号で示している。
【０１０６】図４１に示された実施例（２２）は、実施
例（６）と実施例（１３）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ｂの入力に応じて、書込み／読出
し期間設定回路からの各出力のサンプル数をＸ倍するこ
とによって、水平方向のサンプル数の設定を変更して、
赤外線撮像装置の水平方向の分解能を変更することがで
きるとともに、各検知素子列の出力タイミングのずれに
対する補正をＦＩＦＯメモリの書込み制御のみで行い、
読出し制御信号を１系統としてＦＩＦＯメモリの読出し
を行うことによって、ＦＩＦＯ書込み／読出し制御回路
の回路規模を削減することができ、さらに、赤外線検知
器の一部の素子に欠陥があった場合でも、その素子のデ
ータを除いてＦＩＦＯメモリ回路からの各素子のデータ
の平均値を求めるようにして、欠陥素子の存在に基づく
Ｓ／Ｎの低下を防止することができる。
例（６）と実施例（１３）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ｂの入力に応じて、書込み／読出
し期間設定回路からの各出力のサンプル数をＸ倍するこ
とによって、水平方向のサンプル数の設定を変更して、
赤外線撮像装置の水平方向の分解能を変更することがで
きるとともに、各検知素子列の出力タイミングのずれに
対する補正をＦＩＦＯメモリの書込み制御のみで行い、
読出し制御信号を１系統としてＦＩＦＯメモリの読出し
を行うことによって、ＦＩＦＯ書込み／読出し制御回路
の回路規模を削減することができ、さらに、赤外線検知
器の一部の素子に欠陥があった場合でも、その素子のデ
ータを除いてＦＩＦＯメモリ回路からの各素子のデータ
の平均値を求めるようにして、欠陥素子の存在に基づく
Ｓ／Ｎの低下を防止することができる。
【０１０７】図４２は、本発明の実施例（２３）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図２６および図３１にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図２６および図３１にお
けると同じものを同じ番号で示している。
【０１０８】図４２に示された実施例（２３）は、実施
例（９）と実施例（１２）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、ＦＩＦＯメモリ回路の書込みクロックと読出しクロ
ックとを異ならせて、１系統の読出し制御信号で、書込
みレートに対する読出しレートを可変にすることができ
るとともに、各検知素子列の出力タイミングのずれに対
する補正をＦＩＦＯメモリの書込み制御のみで行い、読
出し制御信号を１系統としてＦＩＦＯメモリの読出しを
行うことによって、ＦＩＦＯ書込み／読出し制御回路の
回路規模を削減することができ、さらに、赤外線検知器
の一部の素子に欠陥があった場合でも、その素子のデー
タを、健全な他の素子のデータと置き換えて積分を行う
ようにして、欠陥素子の存在に基づくＳ／Ｎの低下を防
止することができる。
例（９）と実施例（１２）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、ＦＩＦＯメモリ回路の書込みクロックと読出しクロ
ックとを異ならせて、１系統の読出し制御信号で、書込
みレートに対する読出しレートを可変にすることができ
るとともに、各検知素子列の出力タイミングのずれに対
する補正をＦＩＦＯメモリの書込み制御のみで行い、読
出し制御信号を１系統としてＦＩＦＯメモリの読出しを
行うことによって、ＦＩＦＯ書込み／読出し制御回路の
回路規模を削減することができ、さらに、赤外線検知器
の一部の素子に欠陥があった場合でも、その素子のデー
タを、健全な他の素子のデータと置き換えて積分を行う
ようにして、欠陥素子の存在に基づくＳ／Ｎの低下を防
止することができる。
【０１０９】図４３は、本発明の実施例（２４）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図２６および図３２にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図２６および図３２にお
けると同じものを同じ番号で示している。
【０１１０】図４３に示された実施例（２４）は、実施
例（９）と実施例（１３）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができるととも
に、有効画素期間信号Ｂの入力に応じて、書込み／読出
し期間設定回路からの各出力のサンプル数をＸ倍するこ
とによって、水平方向のサンプル数の設定を変更して、
赤外線撮像装置の水平方向の分解能を可変にすることが
できる。かつ、ＦＩＦＯメモリ回路の書込みクロックと
読出しクロックとを異ならせて、１系統の読出し制御信
号で、書込みレートに対する読出しレートを可変にする
ことができるとともに、各検知素子列の出力タイミング
のずれに対する補正をＦＩＦＯメモリの書込み制御のみ
で行い、読出し制御信号を１系統としてＦＩＦＯメモリ
の読出しを行うことによって、ＦＩＦＯ書込み／読出し
制御回路の回路規模を削減することができ、さらに、赤
外線検知器の一部の素子に欠陥があった場合でも、その
素子のデータを除いてＦＩＦＯメモリ回路からの各素子
のデータの平均値を求めるようにして、欠陥素子の存在
に基づくＳ／Ｎの低下を防止することができる。
例（９）と実施例（１３）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができるととも
に、有効画素期間信号Ｂの入力に応じて、書込み／読出
し期間設定回路からの各出力のサンプル数をＸ倍するこ
とによって、水平方向のサンプル数の設定を変更して、
赤外線撮像装置の水平方向の分解能を可変にすることが
できる。かつ、ＦＩＦＯメモリ回路の書込みクロックと
読出しクロックとを異ならせて、１系統の読出し制御信
号で、書込みレートに対する読出しレートを可変にする
ことができるとともに、各検知素子列の出力タイミング
のずれに対する補正をＦＩＦＯメモリの書込み制御のみ
で行い、読出し制御信号を１系統としてＦＩＦＯメモリ
の読出しを行うことによって、ＦＩＦＯ書込み／読出し
制御回路の回路規模を削減することができ、さらに、赤
外線検知器の一部の素子に欠陥があった場合でも、その
素子のデータを除いてＦＩＦＯメモリ回路からの各素子
のデータの平均値を求めるようにして、欠陥素子の存在
に基づくＳ／Ｎの低下を防止することができる。
【０１１１】図４４は、本発明の実施例（２５）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図３５および図３６にお
けると同じものを同じ番号で示し、６（ａ１×ａ２×ｃ
１）はｍ個のＦＩＦＯメモリの書込み，読出しを制御す
るＦＩＦＯ書込み／読出し制御回路である。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図３５および図３６にお
けると同じものを同じ番号で示し、６（ａ１×ａ２×ｃ
１）はｍ個のＦＩＦＯメモリの書込み，読出しを制御す
るＦＩＦＯ書込み／読出し制御回路である。
【０１１２】図４４に示された実施例（２５）は、実施
例（１６）と実施例（１７）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができるととも
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリの書込み制御のみで行い、読出し制御
信号を１系統としてＦＩＦＯメモリの読出しを行うよう
にしたので、ＦＩＦＯ書込み／読出し制御回路の回路規
模を削減することができる。さらに、有効画素期間信号
（Ａ×Ｂ）の入力に応じて、書込み／読出し期間設定回
路からの各出力をＸサンプルオフセットすることによっ
て、水平方向のサンプル数の設定を変更して、赤外線撮
像装置の水平方向の画角を可変にすることができるとと
もに、書込み／読出し期間設定回路からの各出力のサン
プル数をＸ倍することによって、水平方向のサンプル数
の設定を変更して、赤外線撮像装置の水平方向の分解能
を変更することができ、さらに、ＦＩＦＯメモリ回路の
書込みクロックと読出しクロックとを異ならせて、１系
統の読出し制御信号で、書込みレートに対する読出しレ
ートを可変にすることができる。
例（１６）と実施例（１７）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができるととも
に、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリの書込み制御のみで行い、読出し制御
信号を１系統としてＦＩＦＯメモリの読出しを行うよう
にしたので、ＦＩＦＯ書込み／読出し制御回路の回路規
模を削減することができる。さらに、有効画素期間信号
（Ａ×Ｂ）の入力に応じて、書込み／読出し期間設定回
路からの各出力をＸサンプルオフセットすることによっ
て、水平方向のサンプル数の設定を変更して、赤外線撮
像装置の水平方向の画角を可変にすることができるとと
もに、書込み／読出し期間設定回路からの各出力のサン
プル数をＸ倍することによって、水平方向のサンプル数
の設定を変更して、赤外線撮像装置の水平方向の分解能
を変更することができ、さらに、ＦＩＦＯメモリ回路の
書込みクロックと読出しクロックとを異ならせて、１系
統の読出し制御信号で、書込みレートに対する読出しレ
ートを可変にすることができる。
【０１１３】図４５は、本発明の実施例（２６）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図３５および図３７にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図３５および図３７にお
けると同じものを同じ番号で示している。
【０１１４】図４５に示された実施例（２６）は、実施
例（１６）と実施例（１８）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号（Ａ×Ｂ）の入力に応じて、書込
み／読出し期間設定回路からの各出力をＸサンプルオフ
セットすることによって、水平方向のサンプル数の設定
を変更して、赤外線撮像装置の水平方向の画角を可変に
することができるとともに、書込み／読出し期間設定回
路からの各出力のサンプル数をＸ倍することによって、
水平方向のサンプル数の設定を変更して、赤外線撮像装
置の水平方向の分解能を変更することができ、さらに、
各検知素子列の出力タイミングのずれに対する補正をＦ
ＩＦＯメモリの書込み制御のみで行い、読出し制御信号
を１系統としてＦＩＦＯメモリの読出しを行うことによ
って、ＦＩＦＯ書込み／読出し制御回路の回路規模を削
減することができるとともに、赤外線検知器の一部の素
子に欠陥があった場合でも、その素子のデータを、健全
な他の素子のデータと置き換えて積分を行うようにし
て、欠陥素子の存在に基づくＳ／Ｎの低下を防止するこ
とができる。
例（１６）と実施例（１８）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号（Ａ×Ｂ）の入力に応じて、書込
み／読出し期間設定回路からの各出力をＸサンプルオフ
セットすることによって、水平方向のサンプル数の設定
を変更して、赤外線撮像装置の水平方向の画角を可変に
することができるとともに、書込み／読出し期間設定回
路からの各出力のサンプル数をＸ倍することによって、
水平方向のサンプル数の設定を変更して、赤外線撮像装
置の水平方向の分解能を変更することができ、さらに、
各検知素子列の出力タイミングのずれに対する補正をＦ
ＩＦＯメモリの書込み制御のみで行い、読出し制御信号
を１系統としてＦＩＦＯメモリの読出しを行うことによ
って、ＦＩＦＯ書込み／読出し制御回路の回路規模を削
減することができるとともに、赤外線検知器の一部の素
子に欠陥があった場合でも、その素子のデータを、健全
な他の素子のデータと置き換えて積分を行うようにし
て、欠陥素子の存在に基づくＳ／Ｎの低下を防止するこ
とができる。
【０１１５】図４６は、本発明の実施例（２７）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図３５および図３８にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図３５および図３８にお
けると同じものを同じ番号で示している。
【０１１６】図４６に示された実施例（２７）は、実施
例（１６）と実施例（１９）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号（Ａ×Ｂ）の入力に応じて、書込
み／読出し期間設定回路からの各出力をＸサンプルオフ
セットすることによって、水平方向のサンプル数の設定
を変更して、赤外線撮像装置の水平方向の画角を可変に
することができるとともに、有効画素期間信号の入力に
応じて、書込み／読出し期間設定回路からの各出力のサ
ンプル数をＸ倍することによって、水平方向のサンプル
数の設定を変更して、赤外線撮像装置の水平方向の分解
能を変更することができ、さらに、各検知素子列の出力
タイミングのずれに対する補正をＦＩＦＯメモリの書込
み制御のみで行い、読出し制御信号を１系統としてＦＩ
ＦＯメモリの読出しを行うことによって、ＦＩＦＯ書込
み／読出し制御回路の回路規模を削減することができる
とともに、赤外線検知器の一部の素子に欠陥があった場
合でも、その素子のデータを除いてＦＩＦＯメモリ回路
からの各素子のデータの平均値を求めるようにして、欠
陥素子の存在に基づくＳ／Ｎの低下を防止することがで
きる。
例（１６）と実施例（１９）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号（Ａ×Ｂ）の入力に応じて、書込
み／読出し期間設定回路からの各出力をＸサンプルオフ
セットすることによって、水平方向のサンプル数の設定
を変更して、赤外線撮像装置の水平方向の画角を可変に
することができるとともに、有効画素期間信号の入力に
応じて、書込み／読出し期間設定回路からの各出力のサ
ンプル数をＸ倍することによって、水平方向のサンプル
数の設定を変更して、赤外線撮像装置の水平方向の分解
能を変更することができ、さらに、各検知素子列の出力
タイミングのずれに対する補正をＦＩＦＯメモリの書込
み制御のみで行い、読出し制御信号を１系統としてＦＩ
ＦＯメモリの読出しを行うことによって、ＦＩＦＯ書込
み／読出し制御回路の回路規模を削減することができる
とともに、赤外線検知器の一部の素子に欠陥があった場
合でも、その素子のデータを除いてＦＩＦＯメモリ回路
からの各素子のデータの平均値を求めるようにして、欠
陥素子の存在に基づくＳ／Ｎの低下を防止することがで
きる。
【０１１７】図４７は、本発明の実施例（２８）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図３６および図３７にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図３６および図３７にお
けると同じものを同じ番号で示している。
【０１１８】図４７に示された実施例（２８）は、実施
例（１７）と実施例（１８）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ａの入力に応じて、書込み／読出
し期間設定回路からの各出力をＸサンプルオフセットす
ることによって、水平方向のサンプル数の設定を変更し
て、赤外線撮像装置の水平方向の画角を可変にすること
ができるとともに、ＦＩＦＯメモリ回路の書込みクロッ
クと読出しクロックとを異ならせて、書込みレートに対
する読出しレートを可変にすることができ、さらに、各
検知素子列の出力タイミングのずれに対する補正をＦＩ
ＦＯメモリの書込み制御のみで行い、読出し制御信号を
１系統としてＦＩＦＯメモリの読出しを行うことによっ
て、ＦＩＦＯ書込み／読出し制御回路の回路規模を削減
することができるとともに、赤外線検知器の一部の素子
に欠陥があった場合でも、その素子のデータを、健全な
他の素子のデータと置き換えて積分を行うようにして、
欠陥素子の存在に基づくＳ／Ｎの低下を防止することが
できる。
例（１７）と実施例（１８）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ，読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ａの入力に応じて、書込み／読出
し期間設定回路からの各出力をＸサンプルオフセットす
ることによって、水平方向のサンプル数の設定を変更し
て、赤外線撮像装置の水平方向の画角を可変にすること
ができるとともに、ＦＩＦＯメモリ回路の書込みクロッ
クと読出しクロックとを異ならせて、書込みレートに対
する読出しレートを可変にすることができ、さらに、各
検知素子列の出力タイミングのずれに対する補正をＦＩ
ＦＯメモリの書込み制御のみで行い、読出し制御信号を
１系統としてＦＩＦＯメモリの読出しを行うことによっ
て、ＦＩＦＯ書込み／読出し制御回路の回路規模を削減
することができるとともに、赤外線検知器の一部の素子
に欠陥があった場合でも、その素子のデータを、健全な
他の素子のデータと置き換えて積分を行うようにして、
欠陥素子の存在に基づくＳ／Ｎの低下を防止することが
できる。
【０１１９】図４８は、本発明の実施例（２９）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図３６および図３８にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図３６および図３８にお
けると同じものを同じ番号で示している。
【０１２０】図４８に示された実施例（２９）は、実施
例（１７）と実施例（１９）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ａの入力に応じて、書込み／読出
し期間設定回路からの各出力をＸサンプルオフセットす
ることによって、水平方向のサンプル数の設定を変更し
て、赤外線撮像装置の水平方向の画角を可変にすること
ができるとともに、ＦＩＦＯメモリ回路の書込みクロッ
クと読出しクロックとを異ならせて、書込みレートに対
する読出しレートを可変にすることができ、さらに、各
検知素子列の出力タイミングのずれに対する補正をＦＩ
ＦＯメモリの書込み制御のみで行い、読出し制御信号を
１系統としてＦＩＦＯメモリの読出しを行うことによっ
て、ＦＩＦＯ書込み／読出し制御回路の回路規模を削減
することができるとともに、赤外線検知器の一部の素子
に欠陥があった場合でも、その素子のデータを除いてＦ
ＩＦＯメモリ回路からの各素子のデータの平均値を求め
るようにして、欠陥素子の存在に基づくＳ／Ｎの低下を
防止することができる。
例（１７）と実施例（１９）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ａの入力に応じて、書込み／読出
し期間設定回路からの各出力をＸサンプルオフセットす
ることによって、水平方向のサンプル数の設定を変更し
て、赤外線撮像装置の水平方向の画角を可変にすること
ができるとともに、ＦＩＦＯメモリ回路の書込みクロッ
クと読出しクロックとを異ならせて、書込みレートに対
する読出しレートを可変にすることができ、さらに、各
検知素子列の出力タイミングのずれに対する補正をＦＩ
ＦＯメモリの書込み制御のみで行い、読出し制御信号を
１系統としてＦＩＦＯメモリの読出しを行うことによっ
て、ＦＩＦＯ書込み／読出し制御回路の回路規模を削減
することができるとともに、赤外線検知器の一部の素子
に欠陥があった場合でも、その素子のデータを除いてＦ
ＩＦＯメモリ回路からの各素子のデータの平均値を求め
るようにして、欠陥素子の存在に基づくＳ／Ｎの低下を
防止することができる。
【０１２１】図４９は、本発明の実施例（３０）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図３９および図４０にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図３９および図４０にお
けると同じものを同じ番号で示している。
【０１２２】図４９に示された実施例（３０）は、実施
例（２０）と実施例（２１）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ｂの入力に応じて、書込み／読出
し期間設定回路からの各出力のサンプル数をＸ倍するこ
とによって、水平方向のサンプル数の設定を変更して、
赤外線撮像装置の水平方向の分解能を可変にすることが
できるとともに、ＦＩＦＯメモリ回路の書込みクロック
と読出しクロックとを異ならせて、１系統の読出し制御
信号で、書込みレートに対する読出しレートを可変にす
ることができ、さらに、各検知素子列の出力タイミング
のずれに対する補正をＦＩＦＯメモリの書込み制御のみ
で行い、読出し制御信号を１系統としてＦＩＦＯメモリ
の読出しを行うことによって、ＦＩＦＯ書込み／読出し
制御回路の回路規模を削減することができるとともに、
赤外線検知器の一部の素子に欠陥があった場合でも、そ
の素子のデータを、健全な他の素子のデータと置き換え
て積分を行うようにして、欠陥素子の存在に基づくＳ／
Ｎの低下を防止することができる。
例（２０）と実施例（２１）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ｂの入力に応じて、書込み／読出
し期間設定回路からの各出力のサンプル数をＸ倍するこ
とによって、水平方向のサンプル数の設定を変更して、
赤外線撮像装置の水平方向の分解能を可変にすることが
できるとともに、ＦＩＦＯメモリ回路の書込みクロック
と読出しクロックとを異ならせて、１系統の読出し制御
信号で、書込みレートに対する読出しレートを可変にす
ることができ、さらに、各検知素子列の出力タイミング
のずれに対する補正をＦＩＦＯメモリの書込み制御のみ
で行い、読出し制御信号を１系統としてＦＩＦＯメモリ
の読出しを行うことによって、ＦＩＦＯ書込み／読出し
制御回路の回路規模を削減することができるとともに、
赤外線検知器の一部の素子に欠陥があった場合でも、そ
の素子のデータを、健全な他の素子のデータと置き換え
て積分を行うようにして、欠陥素子の存在に基づくＳ／
Ｎの低下を防止することができる。
【０１２３】図５０は、本発明の実施例（３１）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図３９および図４１にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図３９および図４１にお
けると同じものを同じ番号で示している。
【０１２４】図５０に示された実施例（３１）は、実施
例（２０）と実施例（２２）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ｂの入力に応じて、書込み／読出
し期間設定回路からの各出力のサンプル数をＸ倍するこ
とによって、水平方向のサンプル数の設定を変更して、
赤外線撮像装置の水平方向の分解能を可変にすることが
できるとともに、ＦＩＦＯメモリ回路の書込みクロック
と読出しクロックとを異ならせて、１系統の読出し制御
信号で、書込みレートに対する読出しレートを可変にす
ることができ、さらに、各検知素子列の出力タイミング
のずれに対する補正をＦＩＦＯメモリの書込み制御のみ
で行い、読出し制御信号を１系統としてＦＩＦＯメモリ
の読出しを行うことによって、ＦＩＦＯ書込み／読出し
制御回路の回路規模を削減することができるとともに、
赤外線検知器の一部の素子に欠陥があった場合でも、そ
の素子のデータを除いてＦＩＦＯメモリ回路からの各素
子のデータの平均値を求めるようにして、欠陥素子の存
在に基づくＳ／Ｎの低下を防止することができる。
例（２０）と実施例（２２）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ｂの入力に応じて、書込み／読出
し期間設定回路からの各出力のサンプル数をＸ倍するこ
とによって、水平方向のサンプル数の設定を変更して、
赤外線撮像装置の水平方向の分解能を可変にすることが
できるとともに、ＦＩＦＯメモリ回路の書込みクロック
と読出しクロックとを異ならせて、１系統の読出し制御
信号で、書込みレートに対する読出しレートを可変にす
ることができ、さらに、各検知素子列の出力タイミング
のずれに対する補正をＦＩＦＯメモリの書込み制御のみ
で行い、読出し制御信号を１系統としてＦＩＦＯメモリ
の読出しを行うことによって、ＦＩＦＯ書込み／読出し
制御回路の回路規模を削減することができるとともに、
赤外線検知器の一部の素子に欠陥があった場合でも、そ
の素子のデータを除いてＦＩＦＯメモリ回路からの各素
子のデータの平均値を求めるようにして、欠陥素子の存
在に基づくＳ／Ｎの低下を防止することができる。
【０１２５】図５１は、本発明の実施例（３２）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図４４および図４５にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図４４および図４５にお
けると同じものを同じ番号で示している。
【０１２６】図５１に示された実施例（３２）は、実施
例（２５）と実施例（２６）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号（Ａ×Ｂ）の入力に応じて、書込
み／読出し期間設定回路からの各出力をＸサンプルオフ
セットすることによって、水平方向のサンプル数の設定
を変更して、赤外線撮像装置の水平方向の画角を可変に
することができるとともに、書込み／読出し期間設定回
路からの各出力のサンプル数をＸ倍することによって、
水平方向のサンプル数の設定を変更して、赤外線撮像装
置の水平方向の分解能を変更することができ、さらに、
ＦＩＦＯメモリ回路の書込みクロックと読出しクロック
とを異ならせて、書込みレートに対する読出しレートを
可変にすることができるとともに、各検知素子列の出力
タイミングのずれに対する補正をＦＩＦＯメモリの書込
み制御のみで行い、読出し制御信号を１系統としてＦＩ
ＦＯメモリの読出しを行うことによって、ＦＩＦＯ書込
み／読出し制御回路の回路規模を削減することができ、
かつ、赤外線検知器の一部の素子に欠陥があった場合で
も、その素子のデータを、健全な他の素子のデータと置
き換えて積分を行うようにして、欠陥素子の存在に基づ
くＳ／Ｎの低下を防止することができる。
例（２５）と実施例（２６）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号（Ａ×Ｂ）の入力に応じて、書込
み／読出し期間設定回路からの各出力をＸサンプルオフ
セットすることによって、水平方向のサンプル数の設定
を変更して、赤外線撮像装置の水平方向の画角を可変に
することができるとともに、書込み／読出し期間設定回
路からの各出力のサンプル数をＸ倍することによって、
水平方向のサンプル数の設定を変更して、赤外線撮像装
置の水平方向の分解能を変更することができ、さらに、
ＦＩＦＯメモリ回路の書込みクロックと読出しクロック
とを異ならせて、書込みレートに対する読出しレートを
可変にすることができるとともに、各検知素子列の出力
タイミングのずれに対する補正をＦＩＦＯメモリの書込
み制御のみで行い、読出し制御信号を１系統としてＦＩ
ＦＯメモリの読出しを行うことによって、ＦＩＦＯ書込
み／読出し制御回路の回路規模を削減することができ、
かつ、赤外線検知器の一部の素子に欠陥があった場合で
も、その素子のデータを、健全な他の素子のデータと置
き換えて積分を行うようにして、欠陥素子の存在に基づ
くＳ／Ｎの低下を防止することができる。
【０１２７】図５２は、本発明の実施例（３３）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図４４および図４６にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図４４および図４６にお
けると同じものを同じ番号で示している。
【０１２８】図５２に示された実施例（３３）は、実施
例（２５）と実施例（２７）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号（Ａ×Ｂ）の入力に応じて、書込
み／読出し期間設定回路からの各出力をＸサンプルオフ
セットすることによって、水平方向のサンプル数の設定
を変更して、赤外線撮像装置の水平方向の画角を可変に
することができるとともに、書込み／読出し期間設定回
路からの各出力のサンプル数をＸ倍することによって、
水平方向のサンプル数の設定を変更して、赤外線撮像装
置の水平方向の分解能を変更することができ、さらに、
ＦＩＦＯメモリ回路の書込みクロックと読出しクロック
とを異ならせて、１系統の読出し制御信号で、書込みレ
ートに対する読出しレートを可変にすることができると
ともに、各検知素子列の出力タイミングのずれに対する
補正をＦＩＦＯメモリの書込み制御のみで行い、読出し
制御信号を１系統としてＦＩＦＯメモリの読出しを行う
ことによって、ＦＩＦＯ書込み／読出し制御回路の回路
規模を削減することができ、かつ、赤外線検知器の一部
の素子に欠陥があった場合でも、その素子のデータを除
いてＦＩＦＯメモリ回路からの各素子のデータの平均値
を求めるようにして、欠陥素子の存在に基づくＳ／Ｎの
低下を防止することができる。
例（２５）と実施例（２７）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号（Ａ×Ｂ）の入力に応じて、書込
み／読出し期間設定回路からの各出力をＸサンプルオフ
セットすることによって、水平方向のサンプル数の設定
を変更して、赤外線撮像装置の水平方向の画角を可変に
することができるとともに、書込み／読出し期間設定回
路からの各出力のサンプル数をＸ倍することによって、
水平方向のサンプル数の設定を変更して、赤外線撮像装
置の水平方向の分解能を変更することができ、さらに、
ＦＩＦＯメモリ回路の書込みクロックと読出しクロック
とを異ならせて、１系統の読出し制御信号で、書込みレ
ートに対する読出しレートを可変にすることができると
ともに、各検知素子列の出力タイミングのずれに対する
補正をＦＩＦＯメモリの書込み制御のみで行い、読出し
制御信号を１系統としてＦＩＦＯメモリの読出しを行う
ことによって、ＦＩＦＯ書込み／読出し制御回路の回路
規模を削減することができ、かつ、赤外線検知器の一部
の素子に欠陥があった場合でも、その素子のデータを除
いてＦＩＦＯメモリ回路からの各素子のデータの平均値
を求めるようにして、欠陥素子の存在に基づくＳ／Ｎの
低下を防止することができる。
【０１２９】図５３は、本発明の実施例（３４）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１４および図２０にお
けると同じものを同じ番号で示し、６（ｂ１×ｂ２）は
ｍ個のＦＩＦＯメモリの書込み，読出しを制御するＦＩ
ＦＯ書込み／読出し制御回路である。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１４および図２０にお
けると同じものを同じ番号で示し、６（ｂ１×ｂ２）は
ｍ個のＦＩＦＯメモリの書込み，読出しを制御するＦＩ
ＦＯ書込み／読出し制御回路である。
【０１３０】図５３に示された実施例（３４）は、実施
例（５）と実施例（７）とを組み合わせた構成を有し、
各検知素子列の出力タイミングのずれに対する補正をＦ
ＩＦＯメモリを用いて行うので、メモリ容量を減少させ
ることができ、読出しのデータ遅延時間を縮小して、リ
アルタイム性を向上させることができるとともに、各検
知素子列の出力タイミングのずれに対する補正をＦＩＦ
Ｏメモリ読出し制御のみで行い、書込み制御信号を１系
統としてＦＩＦＯメモリの読出しを行うようにしたの
で、ＦＩＦＯ書込み／読出し制御回路の回路規模を削減
することができる。さらに、有効画素期間信号（Ａ×
Ｂ）の入力に応じて、書込み／読出し期間設定回路から
の各出力をＸサンプルオフセットすることによって、水
平方向のサンプル数の設定を可変にして、赤外線撮像装
置の水平方向の画角を変更することができるとともに、
書込み／読出し期間設定回路からの各出力のサンプル数
をＸ倍することによって、水平方向のサンプル数の設定
を可変にして、赤外線撮像装置の水平方向の分解能を変
更することができ、またこれによって、機械的走査レー
トの変更に対応することが可能となる。
例（５）と実施例（７）とを組み合わせた構成を有し、
各検知素子列の出力タイミングのずれに対する補正をＦ
ＩＦＯメモリを用いて行うので、メモリ容量を減少させ
ることができ、読出しのデータ遅延時間を縮小して、リ
アルタイム性を向上させることができるとともに、各検
知素子列の出力タイミングのずれに対する補正をＦＩＦ
Ｏメモリ読出し制御のみで行い、書込み制御信号を１系
統としてＦＩＦＯメモリの読出しを行うようにしたの
で、ＦＩＦＯ書込み／読出し制御回路の回路規模を削減
することができる。さらに、有効画素期間信号（Ａ×
Ｂ）の入力に応じて、書込み／読出し期間設定回路から
の各出力をＸサンプルオフセットすることによって、水
平方向のサンプル数の設定を可変にして、赤外線撮像装
置の水平方向の画角を変更することができるとともに、
書込み／読出し期間設定回路からの各出力のサンプル数
をＸ倍することによって、水平方向のサンプル数の設定
を可変にして、赤外線撮像装置の水平方向の分解能を変
更することができ、またこれによって、機械的走査レー
トの変更に対応することが可能となる。
【０１３１】図５４は、本発明の実施例（３５）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１４および図３３にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１４および図３３にお
けると同じものを同じ番号で示している。
【０１３２】図５４に示された実施例（３５）は、実施
例（５）と実施例（１４）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ａの入力に応じて、書込み／読出
し期間設定回路からの各出力をＸサンプルオフセットす
ることによって、水平方向のサンプル数の設定を可変に
して、赤外線撮像装置の水平方向の画角を変更すること
ができるとともに、各検知素子列の出力タイミングのず
れに対する補正をＦＩＦＯメモリ読出し制御のみで行
い、書込み制御信号を１系統としてＦＩＦＯメモリの書
込みを行うことによって、ＦＩＦＯ書込み／読出し制御
回路の回路規模を削減することができ、さらに、赤外線
検知器の一部の素子に欠陥があった場合でも、その素子
のデータを、健全な他の素子のデータと置き換えて積分
を行うようにして、欠陥素子の存在に基づくＳ／Ｎの低
下を防止することができる。
例（５）と実施例（１４）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ａの入力に応じて、書込み／読出
し期間設定回路からの各出力をＸサンプルオフセットす
ることによって、水平方向のサンプル数の設定を可変に
して、赤外線撮像装置の水平方向の画角を変更すること
ができるとともに、各検知素子列の出力タイミングのず
れに対する補正をＦＩＦＯメモリ読出し制御のみで行
い、書込み制御信号を１系統としてＦＩＦＯメモリの書
込みを行うことによって、ＦＩＦＯ書込み／読出し制御
回路の回路規模を削減することができ、さらに、赤外線
検知器の一部の素子に欠陥があった場合でも、その素子
のデータを、健全な他の素子のデータと置き換えて積分
を行うようにして、欠陥素子の存在に基づくＳ／Ｎの低
下を防止することができる。
【０１３３】図５５は、本発明の実施例（３６）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１４および図３４にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図１４および図３４にお
けると同じものを同じ番号で示している。
【０１３４】図５５に示された実施例（３６）は、実施
例（５）と実施例（１５）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ａの入力に応じて、書込み／読出
し期間設定回路からの各出力をＸサンプルオフセットす
ることによって、水平方向のサンプル数の設定を可変に
して、赤外線撮像装置の水平方向の画角を変更すること
ができるとともに、各検知素子列の出力タイミングのず
れに対する補正をＦＩＦＯメモリ読出し制御のみで行
い、書込み制御信号を１系統としてＦＩＦＯメモリの書
込みを行うことによって、ＦＩＦＯ書込み／読出し制御
回路の回路規模を削減することができ、さらに、赤外線
検知器の一部の素子に欠陥があった場合でも、その素子
のデータを除いてＦＩＦＯメモリ回路からの各素子のデ
ータの平均値を求めるようにして、欠陥素子の存在に基
づくＳ／Ｎの低下を防止することができる。
例（５）と実施例（１５）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ａの入力に応じて、書込み／読出
し期間設定回路からの各出力をＸサンプルオフセットす
ることによって、水平方向のサンプル数の設定を可変に
して、赤外線撮像装置の水平方向の画角を変更すること
ができるとともに、各検知素子列の出力タイミングのず
れに対する補正をＦＩＦＯメモリ読出し制御のみで行
い、書込み制御信号を１系統としてＦＩＦＯメモリの書
込みを行うことによって、ＦＩＦＯ書込み／読出し制御
回路の回路規模を削減することができ、さらに、赤外線
検知器の一部の素子に欠陥があった場合でも、その素子
のデータを除いてＦＩＦＯメモリ回路からの各素子のデ
ータの平均値を求めるようにして、欠陥素子の存在に基
づくＳ／Ｎの低下を防止することができる。
【０１３５】図５６は、本発明の実施例（３７）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図２０および図３３にお
けると同じものを同じ番号で示し、６（ｂ×ｂ２）はｍ
個のＦＩＦＯメモリの書込み，読出しを制御するＦＩＦ
Ｏ書込み／読出し制御回路である。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図２０および図３３にお
けると同じものを同じ番号で示し、６（ｂ×ｂ２）はｍ
個のＦＩＦＯメモリの書込み，読出しを制御するＦＩＦ
Ｏ書込み／読出し制御回路である。
【０１３６】図５６に示された実施例（３７）は、実施
例（７）と実施例（１４）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ｂの入力に応じて、書込み／読出
し期間設定回路からの各出力のサンプル数をＸ倍するこ
とによって、水平方向のサンプル数の設定を可変にし
て、赤外線撮像装置の水平方向の分解能を変更すること
ができ、またこれによって、機械的走査レートの変更に
対応することが可能になるとともに、各検知素子列の出
力タイミングのずれに対する補正をＦＩＦＯメモリの読
出し制御のみで行い、書込み制御信号を１系統としてＦ
ＩＦＯメモリの書込みを行うことによって、ＦＩＦＯ書
込み／読出し制御回路の回路規模を削減することがで
き、さらに、赤外線検知器の一部の素子に欠陥があった
場合でも、その素子のデータを、健全な他の素子のデー
タと置き換えて積分を行うようにして、欠陥素子の存在
に基づくＳ／Ｎの低下を防止することができる。
例（７）と実施例（１４）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ｂの入力に応じて、書込み／読出
し期間設定回路からの各出力のサンプル数をＸ倍するこ
とによって、水平方向のサンプル数の設定を可変にし
て、赤外線撮像装置の水平方向の分解能を変更すること
ができ、またこれによって、機械的走査レートの変更に
対応することが可能になるとともに、各検知素子列の出
力タイミングのずれに対する補正をＦＩＦＯメモリの読
出し制御のみで行い、書込み制御信号を１系統としてＦ
ＩＦＯメモリの書込みを行うことによって、ＦＩＦＯ書
込み／読出し制御回路の回路規模を削減することがで
き、さらに、赤外線検知器の一部の素子に欠陥があった
場合でも、その素子のデータを、健全な他の素子のデー
タと置き換えて積分を行うようにして、欠陥素子の存在
に基づくＳ／Ｎの低下を防止することができる。
【０１３７】図５７は、本発明の実施例（３８）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図２０および図３４にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図２０および図３４にお
けると同じものを同じ番号で示している。
【０１３８】図５７に示された実施例（３８）は、実施
例（７）と実施例（１５）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ｂの入力に応じて、書込み／読出
し期間設定回路からの各出力のサンプル数をＸ倍するこ
とによって、水平方向のサンプル数の設定を可変にし
て、赤外線撮像装置の水平方向の分解能を変更すること
ができ、またこれによって、機械的走査レートの変更に
対応することが可能になるとともに、各検知素子列の出
力タイミングのずれに対する補正をＦＩＦＯメモリの読
出し制御のみで行い、書込み制御信号を１系統としてＦ
ＩＦＯメモリの書込みを行うことによって、ＦＩＦＯ書
込み／読出し制御回路の回路規模を削減することができ
るとともに、赤外線検知器の一部の素子に欠陥があった
場合でも、その素子のデータを除いてＦＩＦＯメモリ回
路からの各素子のデータの平均値を求めるようにして、
欠陥素子の存在に基づくＳ／Ｎの低下を防止することが
できる。
例（７）と実施例（１５）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号Ｂの入力に応じて、書込み／読出
し期間設定回路からの各出力のサンプル数をＸ倍するこ
とによって、水平方向のサンプル数の設定を可変にし
て、赤外線撮像装置の水平方向の分解能を変更すること
ができ、またこれによって、機械的走査レートの変更に
対応することが可能になるとともに、各検知素子列の出
力タイミングのずれに対する補正をＦＩＦＯメモリの読
出し制御のみで行い、書込み制御信号を１系統としてＦ
ＩＦＯメモリの書込みを行うことによって、ＦＩＦＯ書
込み／読出し制御回路の回路規模を削減することができ
るとともに、赤外線検知器の一部の素子に欠陥があった
場合でも、その素子のデータを除いてＦＩＦＯメモリ回
路からの各素子のデータの平均値を求めるようにして、
欠陥素子の存在に基づくＳ／Ｎの低下を防止することが
できる。
【０１３９】図５８は、本発明の実施例（３９）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図５３および図５４にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図５３および図５４にお
けると同じものを同じ番号で示している。
【０１４０】図５８に示された実施例（３９）は、実施
例（３４）と実施例（３５）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号（Ａ×Ｂ）の入力に応じて、書込
み／読出し期間設定回路からの各出力をＸサンプルオフ
セットすることによって、水平方向のサンプル数の設定
を可変にして、赤外線撮像装置の水平方向の画角を変更
することができるとともに、書込み／読出し期間設定回
路からの各出力のサンプル数をＸ倍することによって、
水平方向のサンプル数の設定を可変にして、赤外線撮像
装置の水平方向の分解能を変更することができ、またこ
れによって、機械的走査レートの変更に対応することが
可能であり、さらに、各検知素子列の出力タイミングの
ずれに対する補正をＦＩＦＯメモリ読出し制御のみで行
い、書込み制御信号を１系統としてＦＩＦＯメモリの書
込みを行うことによって、ＦＩＦＯ書込み／読出し制御
回路の回路規模を削減することができるとともに、赤外
線検知器の一部の素子に欠陥があった場合でも、その素
子のデータを、健全な他の素子のデータと置き換えて積
分を行うようにして、欠陥素子の存在に基づくＳ／Ｎの
低下を防止することができる。
例（３４）と実施例（３５）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号（Ａ×Ｂ）の入力に応じて、書込
み／読出し期間設定回路からの各出力をＸサンプルオフ
セットすることによって、水平方向のサンプル数の設定
を可変にして、赤外線撮像装置の水平方向の画角を変更
することができるとともに、書込み／読出し期間設定回
路からの各出力のサンプル数をＸ倍することによって、
水平方向のサンプル数の設定を可変にして、赤外線撮像
装置の水平方向の分解能を変更することができ、またこ
れによって、機械的走査レートの変更に対応することが
可能であり、さらに、各検知素子列の出力タイミングの
ずれに対する補正をＦＩＦＯメモリ読出し制御のみで行
い、書込み制御信号を１系統としてＦＩＦＯメモリの書
込みを行うことによって、ＦＩＦＯ書込み／読出し制御
回路の回路規模を削減することができるとともに、赤外
線検知器の一部の素子に欠陥があった場合でも、その素
子のデータを、健全な他の素子のデータと置き換えて積
分を行うようにして、欠陥素子の存在に基づくＳ／Ｎの
低下を防止することができる。
【０１４１】図５９は、本発明の実施例（４０）を示し
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図５３および図５５にお
けると同じものを同じ番号で示している。
たものであって、ＴＤＩ回路の構成をブロック図によっ
て示している。図中において、図５３および図５５にお
けると同じものを同じ番号で示している。
【０１４２】図５９に示された実施例（４０）は、実施
例（３４）と実施例（３６）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号（Ａ×Ｂ）の入力に応じて、書込
み／読出し期間設定回路からの各出力をＸサンプルオフ
セットすることによって、水平方向のサンプル数の設定
を可変にして、赤外線撮像装置の水平方向の画角を変更
することができるとともに、書込み／読出し期間設定回
路からの各出力のサンプル数をＸ倍することによって、
水平方向のサンプル数の設定を可変にして、赤外線撮像
装置の水平方向の分解能を変更することができ、またこ
れによって、機械的走査レートの変更に対応することが
可能であり、さらに、各検知素子列の出力タイミングの
ずれに対する補正をＦＩＦＯメモリ読出し制御のみで行
い、書込み制御信号を１系統としてＦＩＦＯメモリの書
込みを行うことによって、ＦＩＦＯ書込み／読出し制御
回路の回路規模を削減することができるとともに、赤外
線検知器の一部の素子に欠陥があった場合でも、その素
子のデータを除いてＦＩＦＯメモリ回路からの各素子の
データの平均値を求めるようにして、欠陥素子の存在に
基づくＳ／Ｎの低下を防止することができる。
例（３４）と実施例（３６）とを組み合わせた構成を有
し、各検知素子列の出力タイミングのずれに対する補正
をＦＩＦＯメモリを用いて行うので、メモリ容量を減少
させることができ、読出しのデータ遅延時間を縮小し
て、リアルタイム性を向上させることができる。さら
に、有効画素期間信号（Ａ×Ｂ）の入力に応じて、書込
み／読出し期間設定回路からの各出力をＸサンプルオフ
セットすることによって、水平方向のサンプル数の設定
を可変にして、赤外線撮像装置の水平方向の画角を変更
することができるとともに、書込み／読出し期間設定回
路からの各出力のサンプル数をＸ倍することによって、
水平方向のサンプル数の設定を可変にして、赤外線撮像
装置の水平方向の分解能を変更することができ、またこ
れによって、機械的走査レートの変更に対応することが
可能であり、さらに、各検知素子列の出力タイミングの
ずれに対する補正をＦＩＦＯメモリ読出し制御のみで行
い、書込み制御信号を１系統としてＦＩＦＯメモリの書
込みを行うことによって、ＦＩＦＯ書込み／読出し制御
回路の回路規模を削減することができるとともに、赤外
線検知器の一部の素子に欠陥があった場合でも、その素
子のデータを除いてＦＩＦＯメモリ回路からの各素子の
データの平均値を求めるようにして、欠陥素子の存在に
基づくＳ／Ｎの低下を防止することができる。
【０１４３】
【発明の効果】以上説明したように本発明によれば、Ｔ
ＤＩ回路にＦＩＦＯメモリを用いることによって、デー
タの遅延時間を短縮することによって、高いリアルタイ
ム性を実現することができるとともに、メモリ容量を低
減することによって、ハードウェア規模を抑えることが
でき、さらに、機械的走査速度の変化に対応可能で、か
つレート変換出力も可能な、赤外線撮像装置を実現する
ことができる。
ＤＩ回路にＦＩＦＯメモリを用いることによって、デー
タの遅延時間を短縮することによって、高いリアルタイ
ム性を実現することができるとともに、メモリ容量を低
減することによって、ハードウェア規模を抑えることが
でき、さらに、機械的走査速度の変化に対応可能で、か
つレート変換出力も可能な、赤外線撮像装置を実現する
ことができる。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の実施例（１）を示す図である。
【図３】実施例（１）におけるＦＩＦＯ書込み／読出し
制御回路の詳細構成を示す図である。
制御回路の詳細構成を示す図である。
【図４】図２に示されたＴＤＩ回路の書込み／読出し期
間を例示するタイムチャートである。
間を例示するタイムチャートである。
【図５】本発明の実施例（２）を示す図である。
【図６】実施例（２）におけるＦＩＦＯ書込み／読出し
制御回路の詳細構成を示す図である。
制御回路の詳細構成を示す図である。
【図７】図５に示されたＴＤＩ回路の書込み／読出し期
間を例示するタイムチャートである。
間を例示するタイムチャートである。
【図８】本発明の実施例（３）を示す図である。
【図９】実施例（３）におけるＦＩＦＯ書込み／読出し
制御回路の詳細構成を示す図である。
制御回路の詳細構成を示す図である。
【図１０】図８に示されたＴＤＩ回路の書込み／読出し
期間を例示するタイムチャートである。
期間を例示するタイムチャートである。
【図１１】本発明の実施例（４）を示す図である。
【図１２】実施例（４）におけるＦＩＦＯ書込み／読出
し制御回路の詳細構成を示す図である。
し制御回路の詳細構成を示す図である。
【図１３】図１１に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。
し期間を例示するタイムチャートである。
【図１４】本発明の実施例（５）を示す図である。
【図１５】実施例（５）におけるＦＩＦＯ書込み／読出
し制御回路の詳細構成を示す図である。
し制御回路の詳細構成を示す図である。
【図１６】図１４に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。
し期間を例示するタイムチャートである。
【図１７】本発明の実施例（６）を示す図である。
【図１８】実施例（６）におけるＦＩＦＯ書込み／読出
し制御回路の詳細構成を示す図である。
し制御回路の詳細構成を示す図である。
【図１９】図１７に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。
し期間を例示するタイムチャートである。
【図２０】本発明の実施例（７）を示す図である。
【図２１】実施例（７）におけるＦＩＦＯ書込み／読出
し制御回路の詳細構成を示す図である。
し制御回路の詳細構成を示す図である。
【図２２】図２０に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。
し期間を例示するタイムチャートである。
【図２３】本発明の実施例（８）を示す図である。
【図２４】実施例（８）におけるＦＩＦＯ書込み／読出
し制御回路の詳細構成を示す図である。
し制御回路の詳細構成を示す図である。
【図２５】図２３に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。
し期間を例示するタイムチャートである。
【図２６】本発明の実施例（９）を示す図である。
【図２７】実施例（９）におけるＦＩＦＯ書込み／読出
し制御回路の詳細構成を示す図である。
し制御回路の詳細構成を示す図である。
【図２８】図２６に示されたＴＤＩ回路の書込み／読出
し期間を例示するタイムチャートである。
し期間を例示するタイムチャートである。
【図２９】本発明の実施例（１０）を示す図である。
【図３０】本発明の実施例（１１）を示す図である。
【図３１】本発明の実施例（１２）を示す図である。
【図３２】本発明の実施例（１３）を示す図である。
【図３３】本発明の実施例（１４）を示す図である。
【図３４】本発明の実施例（１５）を示す図である。
【図３５】本発明の実施例（１６）を示す図である。
【図３６】本発明の実施例（１７）を示す図である。
【図３７】本発明の実施例（１８）を示す図である。
【図３８】本発明の実施例（１９）を示す図である。
【図３９】本発明の実施例（２０）を示す図である。
【図４０】本発明の実施例（２１）を示す図である。
【図４１】本発明の実施例（２２）を示す図である。
【図４２】本発明の実施例（２３）を示す図である。
【図４３】本発明の実施例（２４）を示す図である。
【図４４】本発明の実施例（２５）を示す図である。
【図４５】本発明の実施例（２６）を示す図である。
【図４６】本発明の実施例（２７）を示す図である。
【図４７】本発明の実施例（２８）を示す図である。
【図４８】本発明の実施例（２９）を示す図である。
【図４９】本発明の実施例（３０）を示す図である。
【図５０】本発明の実施例（３１）を示す図である。
【図５１】本発明の実施例（３２）を示す図である。
【図５２】本発明の実施例（３３）を示す図である。
【図５３】本発明の実施例（３４）を示す図である。
【図５４】本発明の実施例（３５）を示す図である。
【図５５】本発明の実施例（３６）を示す図である。
【図５６】本発明の実施例（３７）を示す図である。
【図５７】本発明の実施例（３８）を示す図である。
【図５８】本発明の実施例（３９）を示す図である。
【図５９】本発明の実施例（４０）を示す図である。
【図６０】ＴＤＩ回路を有する赤外線撮像装置の構成を
示す図である。
示す図である。
【図６１】検知素子の配列と画面構成とを例示する図で
ある。
ある。
【図６２】検知素子のサンプリングを例示する図であ
る。
る。
【図６３】従来のＴＤＩ回路を示す図である。
１ 赤外線検知器 ３Ａ メモリ回路 ４ 積分回路 ５ 除算回路 ６Ａ メモリ制御回路
Claims (11)
- 【請求項１】 複数の素子列を有し、被写体からの赤外
線を該素子列と垂直に走査して各素子列ごとのシリアル
信号を出力する赤外線検知器（１）に対して、 各素子列ごとの出力信号を対応する記憶部にそれぞれ蓄
積するメモリ回路（３Ａ）と、各記憶部における書込み
と読出しとを制御することによって、各素子列からのデ
ータを記憶部に入力するとともに、該素子列間の走査時
間に対応する時間ずれを補正して同一シーンに対する各
記憶部の出力を同一タイミングで出力するように制御す
るメモリ制御回路（６Ａ）と、該各記憶部の出力を対応
する素子ごとに積分する積分回路（４）と、該積分回路
（４）の出力を素子列数で除算して画像信号を発生する
除算回路（５）とを有するＴＤＩ回路を備えた赤外線撮
像装置において、 前記メモリ回路（３Ａ）における各記憶部がＦＩＦＯメ
モリからなることを特徴とする赤外線撮像装置。 - 【請求項２】 前記メモリ制御回路（６Ａ）が、各記憶
部における書込みを制御することによって有効データの
みを各記憶部に入力するとともに、各記憶部からの読出
しを同一読出し期間に行うようにしたことを特徴とする
請求項１に記載の赤外線撮像装置。 - 【請求項３】 請求項２に記載の赤外線撮像装置におい
て、前記メモリ制御回路（６Ａ）が、各記憶部に対する
書込みおよび読出しを制御することによって、水平方向
の走査サンプル数を任意数加算しまたは減算することを
特徴とする赤外線撮像装置。 - 【請求項４】 請求項２に記載の赤外線撮像装置におい
て、前記メモリ制御回路（６Ａ）が、各記憶部に対する
書込みおよび読出しを制御することによって、水平方向
の走査サンプル数を任意倍にすることを特徴とする赤外
線撮像装置。 - 【請求項５】 前記メモリ制御回路（６Ａ）が、各記憶
部に対する書込みを同一書込み期間に行うともに、各記
憶部からの読出しを制御することによって、有効データ
を出力するようにしたことを特徴とする請求項１に記載
の赤外線撮像装置。 - 【請求項６】 請求項５に記載の赤外線撮像装置におい
て、前記メモリ制御回路（６Ａ）が、各記憶部に対する
書込みおよび読出しを制御することによって、水平方向
の走査サンプル数を任意数加算しまたは減算することを
特徴とする赤外線撮像装置。 - 【請求項７】 請求項５に記載の赤外線撮像装置におい
て、前記メモリ制御回路（６Ａ）が、各記憶部に対する
書込みおよび読出しを制御することによって、水平方向
の走査サンプル数を任意倍にすることを特徴とする赤外
線撮像装置。 - 【請求項８】 前記メモリ制御回路（６Ａ）が、各記憶
部に対する書込みおよび読出しを制御することによっ
て、一定の書込みレートで有効データのみを書き込んだ
のち、可変の読出しレートによって読出しを行うように
したことを特徴とする請求項１に記載の赤外線撮像装
置。 - 【請求項９】 請求項８に記載の赤外線撮像装置におい
て、前記メモリ制御回路（６Ａ）が、各記憶部からの読
出しを同一読出し期間に行うようにしたことを特徴とす
る赤外線撮像装置。 - 【請求項１０】 前記素子列において任意数の素子に欠
陥があったとき、前記メモリ回路（３Ａ）からの読出し
後、該欠陥素子に対応するメモリ回路（３Ａ）の出力を
他の素子からのデータによっ置換したのち前記積分回路
（４）において積分を行うことを特徴とする請求項１に
記載の赤外線撮像装置。 - 【請求項１１】 前記素子列において任意数の素子に欠
陥があったとき、前記メモリ回路（３Ａ）からの読出し
後、該欠陥素子に対応するメモリ回路（３Ａ）の出力を
除外して前記積分回路（４）で積分を行うとともに、該
欠陥素子を除外した素子数で前記除算回路（５）におい
て除算を行うことを特徴とする請求項１に記載の赤外線
撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6000855A JPH07203308A (ja) | 1994-01-10 | 1994-01-10 | 赤外線撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6000855A JPH07203308A (ja) | 1994-01-10 | 1994-01-10 | 赤外線撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07203308A true JPH07203308A (ja) | 1995-08-04 |
Family
ID=11485273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6000855A Withdrawn JPH07203308A (ja) | 1994-01-10 | 1994-01-10 | 赤外線撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07203308A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002165140A (ja) * | 2000-11-24 | 2002-06-07 | Olympus Optical Co Ltd | 撮像装置 |
| JP2008118570A (ja) * | 2006-11-07 | 2008-05-22 | Canon Inc | ぶれ補正装置及び方法 |
| JP2010177627A (ja) * | 2009-02-02 | 2010-08-12 | Yamaha Motor Co Ltd | 部品認識装置、表面実装機 |
-
1994
- 1994-01-10 JP JP6000855A patent/JPH07203308A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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