JPH0993236A - シリアルデータ通信におけるデータ有効期間信号生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 確実に動作する簡単な構成のシリアルデータ
通信におけるデータ有効期間信号生成回路を実現する。 【解決手段】 フレームの最初から第１の所定時間後と
第２の所定時間後までの期間に有効なデータが送信され
るシリアルデータ通信におけるデータ有効期間信号を生
成する回路であって、フレームトップ信号を検出して第
２の所定時間終了まで論理状態を維持するフレームトッ
プ信号検出回路21,22,23と、データ有効期間を計時する
カウンタ24,25,26と、データ有効期間信号発生回路27,2
8 と、有効期間信号の最後にデータ有効期間終了信号を
発生する回路32とを備え、フレームトップ信号検出回路
は、Ｄ型フリップフロップ23と、フレームトップ信号と
データ有効期間終了パルスとＤ型フリップフロップの出
力を合成してＤ型フリップフロップのデータ入力端子Ｄ
に出力するゲート回路21,22 とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号と共
にフレーム単位で送信されるシリアルデータ信号から有
効なデータ信号のみを取り出すために、シリアルデータ
信号を処理してデータ信号が有効である期間を示すデー
タ有効期間信号を生成する回路に関する。

【０００２】

【従来の技術】近年、シリアルデータを扱う交換機分野
が急速に発展している。交換機でのシリアルデータ通信
では、１本のデータラインに多数の内容が折り込まれて
通信される。そのため、１本のデータラインからそれぞ
れの内容を確実に抽出する必要がある。

【０００３】図４は、本発明が対象とするシリアルデー
タ信号を示す図である。図４に示すように、本発明が対
象とするシリアルデータ信号では、所定の周期間を１フ
レームとし、各フレーム内において、フレームの開始か
ら第１の期間ａ経過後に有効なデータの送信が開始さ
れ、フレームの開始から第２の期間ｂ経過後に有効なデ
ータの送信が終了する。従って、有効なデータの送信さ
れる期間はａ−ｂである。フレームの最初には、フレー
ムの開始を示すフレームトップ信号が設けられている。

【０００４】図４のようなシリアルデータ信号は、上記
のようにフレームトップ信号や有効でない信号が含まれ
ており、そのままではデータ内容を抽出できない。そこ
で、図４のようなシリアルデータ信号から有効なデータ
の期間を示すデータ有効期間信号を生成し、このデータ
有効期間信号に従って有効なデータを抽出している。図
５は、シリアルデータ信号からデータ有効期間信号を生
成してシリアルデータ信号から有効なデータを分離する
従来の回路構成を示す図である。

【０００５】図５において、参照番号１１、１３、５
１、５２はＤ型フリップフロップ（Ｄ−ＦＦ）、１２と
５３はＡＮＤゲート、５０はデータ有効期間信号生成回
路、５４はカウンタ、５５はデコーダ群、５６はＯＲゲ
ートである。クロック信号ＣＫは、シリアルデータ信号
と並行して送信される。Ｄ−ＦＦ１１のデータ入力端子
Ｄには、入力データ信号が入力され、クロック信号ＣＫ
の立ち上がりに同期した同期データ信号になる。この信
号は、ＡＮＤゲート１２に入力されると共に、データ有
効期間信号生成回路５０に入力される。データ有効期間
信号生成回路５０では、この同期データ信号とクロック
信号に従って、データが有効である期間を示す信号を生
成する。ＡＮＤゲート１２は、データが有効である期間
のみ同期データ信号を通過させ、通過した信号はＤ−Ｆ
Ｆ１３のデータ入力端子に入力される。これにより、Ｄ
−ＦＦ１３の出力は有効なデータ信号のみを示す信号に
なる。

【０００６】データ有効期間信号生成回路５０では、Ｄ
−ＦＦ５１と５２及びＡＮＤゲート５３により、同期デ
ータ信号の最初のフレームトップ信号に対応する期間の
み一方の論理状態（ここでは「高（Ｈ）」）になるパル
スを発生させる。図の回路では、同期データ信号のフレ
ームトップ信号に対して１クロック信号分遅れたパルス
が生成される。このパルスにより、カウンタ５４に所定
の値がロードされる。ロードされる値は、図４の第１の
期間ａから決定される値である。このようにして値がロ
ードされたカウンタ５４はカウントを開始する。カウン
タ５４は、デコーダ群５５でデコードされ、その出力を
ＯＲゲート５６で合成することにより、図４の期間ａ−
ｂの間「Ｈ」状態になるデータ有効期間信号が生成され
る。デコーダ群５５のうち、データ有効期間の最後の１
クロック信号分「Ｈ」状態になる出力はＤ−ＦＦ５１に
戻されてＤ−ＦＦ５１をリセットし、データ有効期間終
了後の１クロック信号分「Ｈ」状態になる出力はカウン
タ５４に戻されてカウンタ５４のカウント値をクリアす
る。これにより、データ有効期間信号生成回路５０は、
再びフレームトップ信号を受けてデータ有効期間信号を
生成できる状態になる。

【０００７】

【発明が解決しようとする課題】図５の回路では、デコ
ーダ群５５の出力がＤ−ＦＦ５１のプリセット端子に入
力されている。デコーダ群５５のデコーダは、一部を反
転したカウンタ５４の出力信号の論理積をとることによ
りデータ有効期間の最後の１クロック信号分「Ｈ」状態
になる信号を生成しているが、カウンタ５４の出力はカ
ウンタ値が変化する時に立ち上がる場合と立ち下がる場
合で応答性が異なるため、それらが入力されるデコーダ
の出力にはひげ状の雑音が生じやすい。このような雑音
があるとデータ有効期間が終了していないのにＤ−ＦＦ
５１が一旦プリセットされることになり、次に入力され
るデータ信号をフレームトップ信号として検出して、新
たなフレームが開始されたように制御してしまうため、
正しいデータ有効期間信号を生成できなくなるという問
題があった。

【０００８】このような問題を解決するため、図６に示
すように、図５の回路にデコーダから出力されるデータ
有効期間の最後の１クロック信号分「Ｈ」状態になる信
号がデータ入力端子に入力されるＤ−ＦＦを更に設けた
回路が使用されていた。しかし、このような回路は回路
規模の大きなＤ−ＦＦを追加するため回路が大きくなる
という問題があった。

【０００９】また、図７に示すような、Ｄ−ＦＦの替わ
りにＪ−Ｋフリップフロップ５９を使用することも行わ
れていたが、Ｊ−Ｋフリップフロップ５９のＪ入力とＫ
入力が共に「Ｈ」になると出力が反転するため、図５の
回路と同様の問題が生じる。本発明は上記問題点に鑑み
てなされたものであり、誤動作の発生しないデータ有効
期間信号生成回路を簡単な構成で実現することを目的と
する。

【００１０】

【課題を解決するための手段】本発明のシリアルデータ
通信におけるデータ有効期間信号を生成する回路は、デ
ータ信号の変化に同期したクロック信号と共に、所定周
期期間を１フレームとしてフレーム単位でデータ信号が
送信され、各フレームにおいて、フレームの最初にフレ
ームの開始を示すフレームトップ信号を有し、フレーム
の最初から第１の所定時間後と第２の所定時間後までの
期間に有効なデータが送信されるシリアルデータ通信に
おけるデータ有効期間信号を生成する回路であって、フ
レームトップ信号を検出して一方の論理状態に変化し、
第２の所定時間終了まで論理状態を維持するフレームト
ップ信号検出回路と、フレームトップ信号検出回路が一
方の論理状態へ変化してから第１の所定時間後に、第２
の時間と第１の時間の差に相当する時間を、クロック信
号を計数することにより計時するカウンタと、カウンタ
の出力をデコードし、第１の所定時間と前記第２の所定
時間の間、所定の論理状態になる有効期間信号を発生す
る有効期間信号発生回路とを備えるシリアルデータ通信
におけるデータ有効期間信号を生成する回路において、
上記目的を達成するため、カウンタの出力をデコード
し、有効期間信号の最後のクロック信号の１周期分の期
間のみを示すデータ有効期間終了パルスを発生するデー
タ有効期間終了パルス発生回路を備え、フレームトップ
信号検出回路は、データ入力端子と、クロック信号が入
力されるクロック信号入力端子とを有し、クロック信号
が入力された時点のデータ入力端子に入力されているデ
ータに対応したデータを出力するＤ型フリップフロップ
と、フレームトップ信号と、データ有効期間終了パルス
と、Ｄ型フリップフロップの出力を合成するゲート回路
とを備え、ゲート回路の出力がＤ型フリップフロップの
データ入力端子に入力されるように構成されていること
を特徴とする。

【００１１】本発明のデータ有効期間信号生成回路で
は、データ有効期間終了パルスをフレームトップ信号検
出回路を構成するＤ型フリップフロップのプリセット端
子に入力するのではなく、ゲート回路でフレームトップ
信号とＤ型フリップフロップ自体の出力と合成した上で
Ｄ型フリップフロップのデータ入力端子に入力してい
る。これにより、Ｄ型フリップフロップにクロック信号
が入力される時点でデータ入力端子に入力される信号が
確定しておれば誤動作は生じなくなる。従って、クロッ
ク信号が変化した後カウンタの出力が変化するが、次に
クロック信号が変化する時点ではカウンタの出力は確定
しており、データ有効期間終了パルスも確定した安定な
信号であるため、誤動作は生じなくなる。

【００１２】

【発明の実施の形態】図１は、本発明の第１実施例のデ
ータ分離回路の構成を示す図であり、図２は第１実施例
の回路の動作を示すタイムチャートである。ここでは、
フレームの開始から５クロック信号目から有効データが
始まり、２１クロック信号目まで出力されるとして示し
てある。

【００１３】図１と図５とを比較して明らかなように、
従来例と異なるのは、同期データ信号がＤ−ＦＦ２３の
出力と論理和をとるＯＲゲート２１に入力され、ＯＲゲ
ート２１の出力はデータ有効期間終了信号を反転した信
号との論理積をとられた後、Ｄ−ＦＦ２３のデータ入力
端子に入力される点である。デコーダ群２７の内の有効
期間信号の最後のクロック信号ＣＫの１周期分の期間の
みを示すデータ有効期間終了信号を発生するデコーダ３
２は、一部を反転したカウンタ２６の出力信号の論理積
をとるＡＮＤゲートである。

【００１４】図２のようなデータ信号が入力されると、
Ｄ−ＦＦ１１の出力Ａは、１クロック信号分遅れた同期
データ信号になる。同期データ信号はＯＲゲート２１に
入力される。同期データ信号のフレームが開始され、
「Ｈ」のフレームトップ信号が入力される時点では、Ｄ
−ＦＦ２３の出力は「Ｌ」であり、デコーダ３２の出力
するデータ有効期間終了信号は「Ｌ」であるため、Ｄ−
ＦＦ２３のデータ入力端子には「Ｈ」の信号が入力され
る。そして、次のクロック信号ＣＫの立ち上がりでＤ−
ＦＦ２３の出力Ｂは「Ｈ」になる。この出力ＢはＯＲゲ
ート２１に戻されるため、たとえ同期データ信号が
「Ｌ」に変化してもＯＲゲート２１の出力は「Ｈ」のま
まであり、Ｄ−ＦＦ２３のデータ入力端子に入力される
信号が変化するのは、データ有効期間終了信号が「Ｈ」
に変化する時である。出力Ｂが「Ｈ」に変化するとＤ−
ＦＦ２４の出力は「Ｌ」であるから、ＡＮＤゲート２５
の出力Ｃは「Ｈ」に変化するが、次のクロック信号ＣＫ
の立ち上がりでＤ−ＦＦ２４の出力が「Ｈ」に変化する
ため、出力Ｃは１クロック信号分のパルスになる。出力
Ｃはカウンタ２６のロード端子に入力され、カウンタ２
６では所定の値がロードされる。ここではゼロがロード
されるとした。これにより、カウンタ２６はクロック信
号のカウントを開始する。

【００１５】デコーダ群２７には、１７個のＡＮＤゲー
ト３１、３２、３３等が設けられている。これらがデコ
ーダとして動作する。各ＡＮＤゲートには、それぞれカ
ウント値が２Ｈ（１６進数）から１２Ｈまでの場合に出
力が「Ｈ」になるように一部を反転したカウンタ２６の
出力が入力される。これにより、各ＡＮＤゲートは、カ
ウント値が２Ｈから１２Ｈになるまでの間順次「Ｈ」状
態になる。従って、ＯＲゲート２８で１７個のＡＮＤゲ
ートの出力の論理和をとればデータ有効期間信号Ｄが生
成される。

【００１６】デコーダ群２７のＡＮＤゲート３２はカウ
ント値が１１Ｈの時に「Ｈ」になるデータ有効期間終了
信号を出力するが、この信号はＡＮＤゲート２２に入力
されるので、次のクロック信号の立ち上がりでＤ−ＦＦ
２３の出力Ｂは「Ｌ」に変化する。また、ＡＮＤゲート
３３はカウント値が１２Ｈの時に「Ｈ」になるが、これ
がカウンタ２６にイネーブル信号として入力されるた
め、カウンタ２６はカウント値が１２Ｈになるとカウン
トを停止する。

【００１７】このようにして、図示のような入力データ
からフレームトップ信号を除いた信号Ｆ及びデータ出力
が得られる。ＡＮＤゲート３２は、カウンタ２６の出力
の変化でひげ状の雑音を発生させるが、それらは次にク
ロック信号ＣＫが立ち上がる時点では確定しているた
め、Ｄ−ＦＦ２３に誤動作は生じない。

【００１８】図３は、本発明の第２実施例のデータ分離
回路の構成を示す図である。第２実施例では、データ有
効期間信号を第１実施例と同様に生成している。異なる
のは、有効データのパリティチェックをフレーム毎に行
う点である。図３のＤ−ＦＦ１３とＥＸＯＲゲート１７
でシリアルデータのパリティチェック回路を構成してお
り、回路１２で生成したデータ有効期間信号をＡＮＤゲ
ート１２に入力することにより有効データ期間を設定し
ている。Ｄ−ＦＦ３０はパリティチェックの結果を送出
するタイミングを示す信号を生成している。Ｄ−ＦＦ１
５，１６は回路１２とパリティチェック回路の位相ずれ
を補正するための遅延回路である。

【００１９】

【発明の効果】以上説明したように、本発明によれば、
少ないゲート数で確実に動作するデータ有効期間信号生
成回路が実現でき、シリアルデータの正確な制御が行え
る。

【図面の簡単な説明】

【図１】本発明の第１実施例のデータ分離回路の構成を
示す図である。

【図２】第１実施例の回路の動作を示すタイミングチャ
ートである。

【図３】本発明の第２実施例のデータ分離回路の構成を
示す図である。

【図４】本発明が対象とするシリアルデータ信号を示す
図である。

【図５】従来のデータ分離回路の構成を示す図である。

【図６】従来のデータ分離回路の他の構成を示す図であ
る。

【図７】従来のデータ分離回路の他の構成を示す図であ
る。

【符号の説明】

１１、１３、２３、２４…Ｄ型フリップフロップ １２、２２、２５…ＡＮＤゲート ２１、２８…ＯＲゲート ２６…カウンタ ２７…デコーダ群 ３１、３２、３３…デコーダ（ＡＮＤゲート）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データ信号の変化に同期したクロック信
   号と共に、所定周期期間を１フレームとしてフレーム単
   位でデータ信号が送信され、各フレームにおいて、当該
   フレームの最初にフレームの開始を示すフレームトップ
   信号を有し、前記フレームの最初から第１の所定時間後
   と第２の所定時間後までの期間に有効なデータが送信さ
   れるシリアルデータ通信におけるデータ有効期間信号を
   生成する回路であって、 前記フレームトップ信号を検出して一方の論理状態に変
   化し、前記第２の所定時間終了まで論理状態を維持する
   フレームトップ信号検出回路（２１，２２，２３）と、 該フレームトップ信号検出回路が前記一方の論理状態へ
   変化してから前記第１の所定時間後に、前記第２の時間
   と前記第１の時間の差に相当する時間を、前記クロック
   信号を計数することにより計時するカウンタ（２４，２
   ５，２６）と、 該カウンタの出力をデコードし、前記第１の所定時間と
   前記第２の所定時間の間、所定の論理状態になる有効期
   間信号を発生する有効期間信号発生回路（２７，２８）
   とを備えるシリアルデータ通信におけるデータ有効期間
   信号を生成する回路において、 前記カウンタの出力をデコードし、前記有効期間信号の
   最後の前記クロック信号の１周期分の期間のみを示すデ
   ータ有効期間終了パルスを発生するデータ有効期間終了
   パルス発生回路（３２）を備え、 前記フレームトップ信号検出回路は、 データ入力端子（Ｄ）と、前記クロック信号が入力され
   るクロック信号入力端子とを有し、前記クロック信号が
   入力された時点の前記データ入力端子（Ｄ）に入力され
   ているデータに対応したデータを出力するＤ型フリップ
   フロップ（２３）と、 前記フレームトップ信号と、前記データ有効期間終了パ
   ルスと、前記Ｄ型フリップフロップの出力を合成するゲ
   ート回路（２１，２２）とを備え、該ゲート回路の出力
   が前記Ｄ型フリップフロップの前記データ入力端子
   （Ｄ）に入力されるように構成されていることを特徴と
   するシリアルデータ通信におけるデータ有効期間信号生
   成回路。