JPH0327648A - 調歩同期式受信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、比較的低速のデータ通信システム内に設置さ
れる調歩同期式受信回路に関するものである． （従来の技術） 比較的低速のデータ通信システムでは、調歩同期式のデ
ータ伝送方式が採用されている。

この澗歩同期式データ伝送は、送受信対象の１キャラク
タの前後にローレベルのスタートビットとハイレベルの
ストップビットが付加される。受信回路は、前段の復調
回路から供給される受信データにハイからローへのレベ
ル変化が生じたことを検出すると、これをスタートビッ
トの出現と見做し、データビット幅に等しい周期の受信
クロンク信号のカウントを開始する．受信回路は、この
受信クロック信号のカウント値が所定値に達した時にａ
ｍの１キャラクタ分の所定データビット幅にわたってこ
の受信データを取込む． （発明が解決しようとする課題） 上記従来の調歩同期式受信回路では、ハイからローへの
レベル変化をスタートビットの出現と見做して以後の１
キャラクタ分の受信データの取込みを行っている．この
ため、伝送路上の雑音や瞬断などによって生じた類似の
レベル変化を、スタートヒットの出現と誤判定し、実在
しない偽のデータが受信データとして１キャラクタ分取
込まれてしまう．このため、後段のデータ処理系の誤動
作や受信バッファの容量の逼迫などを招くという問題が
ある． （課題を解決するための手段） 本発明の調歩同期式受｛１回路は、レベル変化の検出時
点から１データビット幅未満の期間内に生じるレベル変
化の有無を検出しこのレベル変化を検出した場合には偽
のスタートビットの出現と見做して受信データの取込み
手段の動作を禁止する手段を従来の受信回路に付加する
ことにより、伝送路上の雑音や瞬断に伴う偽の受信デー
タの取込みを禁止するように構戒されている． 以下、本発明の作用を実施例と共に詳細に説明する． 実施例 第１図は本発明の一実施例の調歩同期式受信回路の構或
を示す回路図である． この調歩同期式受信回路は、受信データの入力端子１０
、受信データの同期化を行うための２段接続のフリップ
フロップ１１．１２、受信直列データを１キャラクタ分
の並列データに変換する直列／並列変換器１３、受信済
みの並列データをキャラクタ単位で取込む受信バッファ
ｌ４、上位装置に連なるデータパス上に受信データを出
力する出力端子２１及び上位装置からのマスターリセン
ト信号の入力端子２２を備えている．更に、この調歩同
期式受信回路は、クロック発生器１５、分周器１６、ス
タートビットを検出し保持するフリフブフロップｌ７、
スタートビットに続いて受信される１キャラクタ分の取
込みデータ幅を定めるカウンタ１８とデコーダｌ９、ス
タートビットの誤検出を監視するためのフリップフロッ
プ２０とカウンタ２３とデコーダ２４、ノアゲートＮｌ
，Ｎ２．Ｎ３、アンドゲー｝ＡＩ．Ａ２及びインバータ
１１，１２．［３を備えている． クロック発生器ｌ５は、受信データのビット幅に等しい
周期を有する受信クロック信号ＳＣＫの１６倍の周波数
のクロック信号１６ＣＫを発生し、これをフリソブフロ
ソプ１１．１２のクロック人力端子Ｃ、分周器１６の入
力端子、ノアゲートＮ２の一方の人力端子、カウンタ１
８の同期入力端子Ｓ及びカウンタ２３のカウント入力端
子Ｃに供給ずる．分周器ｌ６は、クロック信号１６ＣＫ
を分周して受信クロソク信号ＳＣＫとその１／２分周の
倍速受信クロック信号１／２ＳＣＫとを発生し、前者を
インバータ■２を介してカウンタｌ８の入力端子に供給
すると共に、後者をインバータ■３を介してアンドゲー
トＡ２の一方の人力端子に供給する． まず、第１図の受信回路による正常受信時の動作を第２
図の波形図によって説明する。

前段の復調回路から入力端子１０に供給される復調済み
の受信データＲＸＤＯはクロ７ク信号１６ＧＫに同期し
て前段のフリップフロフブ１１に保持され、このフリッ
プフロフブ１１の出力ＲＸＤ１は、クロック信号１６Ｃ
Ｋに同期して後段のフリフブフロップｌ２に保持される
．このフリンブフロップ１２に保持された受信データＲ
ＸＤ２は直列／並列変換器ｌ３、ノアゲー｝Ｎｌの一方
の入力端子及びフリップフロップ２０のデータ入力端子
Ｄに供給される．スタートビットの出現前は、ノアゲー
トＮ１の一方の入力端子に供給される受信データＲＸＤ
２はハイであるため、ノアゲ−｝Ｎｌの出力はローとな
り、クロフク信号１６ＣＫの立下がりに同期してフリッ
プフロフプ１７にロー信号が保持され続け、その出力Ｒ
ＳＥはロー状態を保つ． スタートビットの出現に伴い受信データＲＸＤ２がロー
に立下がると、ノアゲー｝Ｎｌの出力がハイに立上がり
、次のクロック信号１６ＣＫの立下がりに同期してフリ
ソプフロフプ１７の出力ＲＳＥがハイに立上がる．この
スタートビット検出信号ＰＳＥは、アンドゲー｝ＡＩの
一方の入力端子に供給される。アンドゲートＡ１の他方
の人力端子には、インバータＩ１からハイ信号が供給さ
れている。従って、スタートビットの出現時点でアンド
ゲートＡ１の出力がハイに立上がり、分周器１６、カウ
ンタ１８．２３及びフリソプフロップ２０のそれぞれに
ついて起動と初期化が行われる．起動された分周器１６
は、クロック信号１６ＧＫの分周による受信クロックＳ
ＣＫと倍速受信クロフク１／２３ＣＫの発生を開始する
．これと同時に、カウンタ２３は、アンドゲートＡ１の
ハイ出力を人力端子端子ＥＮに受けてクロフク信号１６
ＣＫのカウントを開始する。デコーダ２４はカウンタ２
３のカウント値をデコードし、これが「１５」に達する
と出力をハイに立上げる．このハイ信号をクロック端子
に受けたフリップ・フロンブ２０は、データ入力端子Ｄ
に供給中の受信データＲＸＤ２を取り込む．受信データ
として規定のビット幅のスタートビットが出現中のため
、フリップ・フロフブ２０の出力はローであり、出力Ｓ
ＴＣはロー状態を保持する。

カウンタ１８はインバータ■２から出力されるクロソク
信号のＳＣＫの立上がり回数をクロック１６ＣＫに同期
して計数し、カウント値ＣＮＴをデコーダｌ９に出力す
る。デコーダ１９は、カウント値ＣＮＴが「１」になる
と、カウンタ２３の入力端子ＤＢにハイ信号を供給して
このカウンタ２３の動作を停止させる．この後に、デコ
ーダ１９はカウンタ１８のカウント値ＣＮＴが１キャラ
クタ分の受信データ幅に該当する「９」に達すると、ア
ンドゲートＡ２の一方の入力端子に供給中のロー信号を
ハイに立上げる．アンドゲートＡ２の他方の入力端子に
はインバータ■３を介して倍速受信クロック１／２３Ｃ
Ｋが供給されており、デコーダｌ９の出力がハイに立上
った直後の倍速受信クロックのローへの立下がりに同期
してアンドゲー｝Ａ２の出力がハイに立上がる．このア
ンドゲートＡ２のハイ出力によって受信バッファ１４に
ｌキャラクタ分の受信データの取込みが指令されると共
に、ノアゲー｝Ｎ３の出力がローに立下がってフリップ
フロップ１７がリセットされ、ＰＳＥ信号がローに立下
がる． この結果、分周器１６における受信クロック信号ＳＣＫ
と倍速受信クロック信号１／２ＳＣＫの発生が停止され
る。同時にアンドゲートＡｌのロー出力によってカウノ
タｌ８がリセットされ、カウント値ＣＮＴは初期値「Ｏ
」に戻る．このようにして１キャラクタ分のデータが正
常に受信されると、第１図の受信回路は、スタートビッ
トの発生前の初期状態に復帰する． 次に伝送線路上に発生した雑音や瞬断などによってスタ
ートビットと紛らわしいローへの立下がりがこのスター
トビットの正規の幅よりも短い期間にわたって発生した
ものとする。この場合の動作を第３図の波形図によって
説明する．第３図に示すように、受信データＲＸＤＯに
発生したスタートビットと紛らわしいハイからローへの
立下がりは、クロフク１６ＣＫに同期して順次フリップ
フロソプ１１、１２に保持され、受信データＲＸＤＩ，
ＲＸＤ２となる。これに伴い、クロック１６ＣＫのロー
への立下がりに同期してフリップフロフブ１７の出力Ｒ
ＳＥがハイに立上がり、分周器１６とカウンタ１８，２
３とが起動される。ここまでの動作は第２図の波形図に
よって説明した正常受信時の場合と同様である．しかし
ながら、第３図の場合、スタートビット幅よりも短い期
間内に受信信号のＲＸＤＯがローからハイに復帰する．
このハイへの復帰はフリップフ口ップ１ｌ、１２に順次
保持され、受信データＲＸＤ１、ＲＸＤ２となる．デコ
ーダ２４は、カウンタ２３のカウント値が「ｌ５」に達
するとフリップ・フロップ２０のクロック入力端子Ｃに
ハイ信号を供給する。従って、このハイに復帰した受信
データＲＸＤ２は、カウンタ２３のカウント値ＣＴが「
ｌ５」に達した時点でフリップフロップ２０に保持され
、その出力ＳＴＣがハイに立上がる。この結果ノアゲー
トＮ３の出力がローに立下がってフリップフ口ップ１７
がリセントされ、アンドゲートＡ１の出力がローに立下
がる。これに伴い分周器１６とカウンタ１８，２３がリ
セットされ、この調歩同期式受信回路は強制的に初期状
態に復帰する。

このように、受信データ中にスタートビットと紛らわし
いローへの立下がりが発生しても、これがクロソク信号
１６ＣＫのカウント値が「１５」に達した時点まで持続
しなければ伝送路上の雑音や瞬断などに基づくスタート
ビットの誤検出と見做され、受信バンファ１４への受信
データの取込みが禁止される． なお、上位装置から入力端子２２上に供給されにマスタ
ーリセット信号は、そのローからハイヘの立上がりによ
って、フリップフロソプ１１．１２、１７．２０、直列
／並列変換器１３、受信バソファｌ４、分周器１６及び
カウンタ１８．２３をリセットするためのものである． 以上、スタートビットと紛らわしい受信データのローへ
の立下がり幅が受信クロソク信号ＳＣＫの周期のｒｌ　
５／ｌ　６Ｊ　、すなわち正規のスタートビットの幅の
ｒｌ　５／１　６Ｊの大きさに達しないことをもってス
タートビットの誤検出と見做し受信バッファへの取込み
を禁止する構或を例示した．しかしながら、一般には、
このｒｌ　５／１　６Ｊの値をｒｍ／ｎＪ　　（０＜ｍ
＜ｎ）の適宜な値となるように伸縮できる． （発明の効果） 以上詳細に説明したように、本発明の調歩同朋式受信回
路は、スタートピントの出現に該当するレベル変化の検
出時点から１データビット幅未満の期間内に生ずるレベ
ル変化の有無を監視し、このレベル変化を検出した場合
には偽のスタートビントの出現と見做して受信データの
取込みを禁止する構或であるから、伝送路上の雑音や瞬
断に伴う偽の受信データの取込みが有効に防止される．
この結果、上位装置の誤動作や、バッファ容量の逼迫が
有効に回避される．

【図面の簡単な説明】

第１図は本発明の一実施例に係わる調歩同期式受信回路
の構戒を示すブロック図、第２図は第１図の受信回路に
よる正常受信時の動作を説明するための波形図、第３図
は第１図の受信回路による非正常受信時の動作を説明す
るための波形図である． １０・・・前段の復調回路に連なる入力端子、１１．１
２・・・２段同期化用フリソブフロップ、１３・・・直
列／並列変換器、１４・・・受信バッファ、１５・・・
クロック発生器、ｌ６・・・分周器、１７・・・スター
トビントを検出し保持するフリップフロップ、１８、１
９・・・１キャラクタ分のデータ幅などを定めるカウン
タとデコーダ、２０、２３．２４・・・１データビット
幅未満の偽のスタートビットの出現を監視するためのフ
リップフロップ．カウンタ及びデコーダ、２ｌ・・・後
段の上位装置に連なる出力端子．第１　図

Claims (1)

1. 【特許請求の範囲】 復調回路から供給される受信データにストップビットの
   レベルに該当する第１のレベルからスタートビットのレ
   ベルに該当する第２のレベルへのレベル変化が生じたこ
   とを検出してデータビット幅に等しい周期の受信クロッ
   ク信号のカウントを開始し、このカウント値が所定値に
   達した時に前記スタートビットに続く所定ビット数の受
   信データを取込むデータ取込み手段と、 前記受信クロック信号の１／ｎの周期（ｎは自然数）の
   クロック信号のカウントを前記レベル変化の検出時点で
   開始し、このカウント値がｍ（ｍはｎより小さな自然数
   ）に達した時点で前記レベル変化が継続中であるか否か
   を検出し、継続中でなければ前記データ取込み手段のデ
   ータ取込み動作を禁止する取込み禁止手段とを備えたこ
   とを特徴とする調歩同期式受信回路。