JPH0327648A - 調歩同期式受信回路 - Google Patents

調歩同期式受信回路

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JPH0327648A
JPH0327648A JP1162376A JP16237689A JPH0327648A JP H0327648 A JPH0327648 A JP H0327648A JP 1162376 A JP1162376 A JP 1162376A JP 16237689 A JP16237689 A JP 16237689A JP H0327648 A JPH0327648 A JP H0327648A
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JP
Japan
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data
level
start bit
reception
clock
Prior art date
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Pending
Application number
JP1162376A
Other languages
English (en)
Inventor
Toshihiro Kamiyama
神山 敏廣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Home Electronics Ltd
NEC Corp
Original Assignee
NEC Home Electronics Ltd
Nippon Electric Co Ltd
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Publication date
Application filed by NEC Home Electronics Ltd, Nippon Electric Co Ltd filed Critical NEC Home Electronics Ltd
Priority to JP1162376A priority Critical patent/JPH0327648A/ja
Publication of JPH0327648A publication Critical patent/JPH0327648A/ja
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  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、比較的低速のデータ通信システム内に設置さ
れる調歩同期式受信回路に関するものである. (従来の技術) 比較的低速のデータ通信システムでは、調歩同期式のデ
ータ伝送方式が採用されている。
この澗歩同期式データ伝送は、送受信対象の1キャラク
タの前後にローレベルのスタートビットとハイレベルの
ストップビットが付加される。受信回路は、前段の復調
回路から供給される受信データにハイからローへのレベ
ル変化が生じたことを検出すると、これをスタートビッ
トの出現と見做し、データビット幅に等しい周期の受信
クロンク信号のカウントを開始する.受信回路は、この
受信クロック信号のカウント値が所定値に達した時にa
mの1キャラクタ分の所定データビット幅にわたってこ
の受信データを取込む. (発明が解決しようとする課題) 上記従来の調歩同期式受信回路では、ハイからローへの
レベル変化をスタートビットの出現と見做して以後の1
キャラクタ分の受信データの取込みを行っている.この
ため、伝送路上の雑音や瞬断などによって生じた類似の
レベル変化を、スタートヒットの出現と誤判定し、実在
しない偽のデータが受信データとして1キャラクタ分取
込まれてしまう.このため、後段のデータ処理系の誤動
作や受信バッファの容量の逼迫などを招くという問題が
ある. (課題を解決するための手段) 本発明の調歩同期式受{1回路は、レベル変化の検出時
点から1データビット幅未満の期間内に生じるレベル変
化の有無を検出しこのレベル変化を検出した場合には偽
のスタートビットの出現と見做して受信データの取込み
手段の動作を禁止する手段を従来の受信回路に付加する
ことにより、伝送路上の雑音や瞬断に伴う偽の受信デー
タの取込みを禁止するように構戒されている. 以下、本発明の作用を実施例と共に詳細に説明する. 実施例 第1図は本発明の一実施例の調歩同期式受信回路の構或
を示す回路図である. この調歩同期式受信回路は、受信データの入力端子10
、受信データの同期化を行うための2段接続のフリップ
フロップ11.12、受信直列データを1キャラクタ分
の並列データに変換する直列/並列変換器13、受信済
みの並列データをキャラクタ単位で取込む受信バッファ
l4、上位装置に連なるデータパス上に受信データを出
力する出力端子21及び上位装置からのマスターリセン
ト信号の入力端子22を備えている.更に、この調歩同
期式受信回路は、クロック発生器15、分周器16、ス
タートビットを検出し保持するフリフブフロップl7、
スタートビットに続いて受信される1キャラクタ分の取
込みデータ幅を定めるカウンタ18とデコーダl9、ス
タートビットの誤検出を監視するためのフリップフロッ
プ20とカウンタ23とデコーダ24、ノアゲートNl
,N2.N3、アンドゲー}AI.A2及びインバータ
11,12.[3を備えている. クロック発生器l5は、受信データのビット幅に等しい
周期を有する受信クロック信号SCKの16倍の周波数
のクロック信号16CKを発生し、これをフリソブフロ
ソプ11.12のクロック人力端子C、分周器16の入
力端子、ノアゲートN2の一方の人力端子、カウンタ1
8の同期入力端子S及びカウンタ23のカウント入力端
子Cに供給ずる.分周器l6は、クロック信号16CK
を分周して受信クロソク信号SCKとその1/2分周の
倍速受信クロック信号1/2SCKとを発生し、前者を
インバータ■2を介してカウンタl8の入力端子に供給
すると共に、後者をインバータ■3を介してアンドゲー
トA2の一方の人力端子に供給する. まず、第1図の受信回路による正常受信時の動作を第2
図の波形図によって説明する。
前段の復調回路から入力端子10に供給される復調済み
の受信データRXDOはクロ7ク信号16GKに同期し
て前段のフリップフロフブ11に保持され、このフリッ
プフロフブ11の出力RXD1は、クロック信号16C
Kに同期して後段のフリフブフロップl2に保持される
.このフリンブフロップ12に保持された受信データR
XD2は直列/並列変換器l3、ノアゲー}Nlの一方
の入力端子及びフリップフロップ20のデータ入力端子
Dに供給される.スタートビットの出現前は、ノアゲー
トN1の一方の入力端子に供給される受信データRXD
2はハイであるため、ノアゲ−}Nlの出力はローとな
り、クロフク信号16CKの立下がりに同期してフリッ
プフロフプ17にロー信号が保持され続け、その出力R
SEはロー状態を保つ. スタートビットの出現に伴い受信データRXD2がロー
に立下がると、ノアゲー}Nlの出力がハイに立上がり
、次のクロック信号16CKの立下がりに同期してフリ
ソプフロフプ17の出力RSEがハイに立上がる.この
スタートビット検出信号PSEは、アンドゲー}AIの
一方の入力端子に供給される。アンドゲートA1の他方
の人力端子には、インバータI1からハイ信号が供給さ
れている。従って、スタートビットの出現時点でアンド
ゲートA1の出力がハイに立上がり、分周器16、カウ
ンタ18.23及びフリソプフロップ20のそれぞれに
ついて起動と初期化が行われる.起動された分周器16
は、クロック信号16GKの分周による受信クロックS
CKと倍速受信クロフク1/23CKの発生を開始する
.これと同時に、カウンタ23は、アンドゲートA1の
ハイ出力を人力端子端子ENに受けてクロフク信号16
CKのカウントを開始する。デコーダ24はカウンタ2
3のカウント値をデコードし、これが「15」に達する
と出力をハイに立上げる.このハイ信号をクロック端子
に受けたフリップ・フロンブ20は、データ入力端子D
に供給中の受信データRXD2を取り込む.受信データ
として規定のビット幅のスタートビットが出現中のため
、フリップ・フロフブ20の出力はローであり、出力S
TCはロー状態を保持する。
カウンタ18はインバータ■2から出力されるクロソク
信号のSCKの立上がり回数をクロック16CKに同期
して計数し、カウント値CNTをデコーダl9に出力す
る。デコーダ19は、カウント値CNTが「1」になる
と、カウンタ23の入力端子DBにハイ信号を供給して
このカウンタ23の動作を停止させる.この後に、デコ
ーダ19はカウンタ18のカウント値CNTが1キャラ
クタ分の受信データ幅に該当する「9」に達すると、ア
ンドゲートA2の一方の入力端子に供給中のロー信号を
ハイに立上げる.アンドゲートA2の他方の入力端子に
はインバータ■3を介して倍速受信クロック1/23C
Kが供給されており、デコーダl9の出力がハイに立上
った直後の倍速受信クロックのローへの立下がりに同期
してアンドゲー}A2の出力がハイに立上がる.このア
ンドゲートA2のハイ出力によって受信バッファ14に
lキャラクタ分の受信データの取込みが指令されると共
に、ノアゲー}N3の出力がローに立下がってフリップ
フロップ17がリセットされ、PSE信号がローに立下
がる. この結果、分周器16における受信クロック信号SCK
と倍速受信クロック信号1/2SCKの発生が停止され
る。同時にアンドゲートAlのロー出力によってカウノ
タl8がリセットされ、カウント値CNTは初期値「O
」に戻る.このようにして1キャラクタ分のデータが正
常に受信されると、第1図の受信回路は、スタートビッ
トの発生前の初期状態に復帰する. 次に伝送線路上に発生した雑音や瞬断などによってスタ
ートビットと紛らわしいローへの立下がりがこのスター
トビットの正規の幅よりも短い期間にわたって発生した
ものとする。この場合の動作を第3図の波形図によって
説明する.第3図に示すように、受信データRXDOに
発生したスタートビットと紛らわしいハイからローへの
立下がりは、クロフク16CKに同期して順次フリップ
フロソプ11、12に保持され、受信データRXDI,
RXD2となる。これに伴い、クロック16CKのロー
への立下がりに同期してフリップフロフブ17の出力R
SEがハイに立上がり、分周器16とカウンタ18,2
3とが起動される。ここまでの動作は第2図の波形図に
よって説明した正常受信時の場合と同様である.しかし
ながら、第3図の場合、スタートビット幅よりも短い期
間内に受信信号のRXDOがローからハイに復帰する.
このハイへの復帰はフリップフ口ップ1l、12に順次
保持され、受信データRXD1、RXD2となる.デコ
ーダ24は、カウンタ23のカウント値が「l5」に達
するとフリップ・フロップ20のクロック入力端子Cに
ハイ信号を供給する。従って、このハイに復帰した受信
データRXD2は、カウンタ23のカウント値CTが「
l5」に達した時点でフリップフロップ20に保持され
、その出力STCがハイに立上がる。この結果ノアゲー
トN3の出力がローに立下がってフリップフ口ップ17
がリセントされ、アンドゲートA1の出力がローに立下
がる。これに伴い分周器16とカウンタ18,23がリ
セットされ、この調歩同期式受信回路は強制的に初期状
態に復帰する。
このように、受信データ中にスタートビットと紛らわし
いローへの立下がりが発生しても、これがクロソク信号
16CKのカウント値が「15」に達した時点まで持続
しなければ伝送路上の雑音や瞬断などに基づくスタート
ビットの誤検出と見做され、受信バンファ14への受信
データの取込みが禁止される. なお、上位装置から入力端子22上に供給されにマスタ
ーリセット信号は、そのローからハイヘの立上がりによ
って、フリップフロソプ11.12、17.20、直列
/並列変換器13、受信バソファl4、分周器16及び
カウンタ18.23をリセットするためのものである. 以上、スタートビットと紛らわしい受信データのローへ
の立下がり幅が受信クロソク信号SCKの周期のrl 
5/l 6J 、すなわち正規のスタートビットの幅の
rl 5/1 6Jの大きさに達しないことをもってス
タートビットの誤検出と見做し受信バッファへの取込み
を禁止する構或を例示した.しかしながら、一般には、
このrl 5/1 6Jの値をrm/nJ  (0<m
<n)の適宜な値となるように伸縮できる. (発明の効果) 以上詳細に説明したように、本発明の調歩同朋式受信回
路は、スタートピントの出現に該当するレベル変化の検
出時点から1データビット幅未満の期間内に生ずるレベ
ル変化の有無を監視し、このレベル変化を検出した場合
には偽のスタートビントの出現と見做して受信データの
取込みを禁止する構或であるから、伝送路上の雑音や瞬
断に伴う偽の受信データの取込みが有効に防止される.
この結果、上位装置の誤動作や、バッファ容量の逼迫が
有効に回避される.
【図面の簡単な説明】
第1図は本発明の一実施例に係わる調歩同期式受信回路
の構戒を示すブロック図、第2図は第1図の受信回路に
よる正常受信時の動作を説明するための波形図、第3図
は第1図の受信回路による非正常受信時の動作を説明す
るための波形図である. 10・・・前段の復調回路に連なる入力端子、11.1
2・・・2段同期化用フリソブフロップ、13・・・直
列/並列変換器、14・・・受信バッファ、15・・・
クロック発生器、l6・・・分周器、17・・・スター
トビントを検出し保持するフリップフロップ、18、1
9・・・1キャラクタ分のデータ幅などを定めるカウン
タとデコーダ、20、23.24・・・1データビット
幅未満の偽のスタートビットの出現を監視するためのフ
リップフロップ.カウンタ及びデコーダ、2l・・・後
段の上位装置に連なる出力端子.第1 図

Claims (1)

  1. 【特許請求の範囲】 復調回路から供給される受信データにストップビットの
    レベルに該当する第1のレベルからスタートビットのレ
    ベルに該当する第2のレベルへのレベル変化が生じたこ
    とを検出してデータビット幅に等しい周期の受信クロッ
    ク信号のカウントを開始し、このカウント値が所定値に
    達した時に前記スタートビットに続く所定ビット数の受
    信データを取込むデータ取込み手段と、 前記受信クロック信号の1/nの周期(nは自然数)の
    クロック信号のカウントを前記レベル変化の検出時点で
    開始し、このカウント値がm(mはnより小さな自然数
    )に達した時点で前記レベル変化が継続中であるか否か
    を検出し、継続中でなければ前記データ取込み手段のデ
    ータ取込み動作を禁止する取込み禁止手段とを備えたこ
    とを特徴とする調歩同期式受信回路。
JP1162376A 1989-06-23 1989-06-23 調歩同期式受信回路 Pending JPH0327648A (ja)

Priority Applications (1)

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JP1162376A JPH0327648A (ja) 1989-06-23 1989-06-23 調歩同期式受信回路

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JP1162376A JPH0327648A (ja) 1989-06-23 1989-06-23 調歩同期式受信回路

Publications (1)

Publication Number Publication Date
JPH0327648A true JPH0327648A (ja) 1991-02-06

Family

ID=15753399

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Application Number Title Priority Date Filing Date
JP1162376A Pending JPH0327648A (ja) 1989-06-23 1989-06-23 調歩同期式受信回路

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JP (1) JPH0327648A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7259537B2 (en) * 2001-05-26 2007-08-21 Robert Bosch Gmbh Polarity-reversal protection circuit for energy sources

Cited By (1)

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