JPH098442A - 配線板、実装用配線板および実装回路装置 - Google Patents

配線板、実装用配線板および実装回路装置

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JPH098442A JP15744295A JP15744295A JPH098442A JP H098442 A JPH098442 A JP H098442A JP 15744295 A JP15744295 A JP 15744295A JP 15744295 A JP15744295 A JP 15744295A JP H098442 A JPH098442 A JP H098442A
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Abstract

(57)【要約】 【目的】 突起電極の高さのバラツキに起因する接続の
信頼性を改善できる実装用配線板、およびコストアップ
を回避しながら高信頼性の機能を呈する実装回路装置の
提供を目的とする。 【構成】 実装用配線板本体４と、前記配線板本体４面
に設けられた接続用突起電極4aとを有し、かつ前記突起
電極4aは、その先端面が硬度の高い導体層4a2 から成る
多層型に形成されていることを特徴とする配線板であ
る。さらに具体的には、半導体素子６の入出力端子6aに
接続する突起電極4aが実装用配線板本体４面に設けられ
た配線板５であって、前記突起電極4aは、導体パッド4b
面側が比較的硬度の低い導体層4a1 、また先端面が硬度
の高い導体層4a2 から成る多層型に形成されている配線
板である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は配線板、実装用配線板お
よび実装回路装置に係り、さらに詳しくは、電気テスト
治具用配線板、電子部品をフェースダウンに搭載・実装
する実装用配線板および実装回路装置に関する。
【０００２】
【従来の技術】実装回路装置は、回路機構もしくは機器
類のコンパクト化や高容量化など図ることができるた
め、各種の電子機器類に広く使用されている。そして、
この種の実装回路装置においては、組み立て，製造工程
の簡略化、さらにはコンパクト化など図り易いことか
ら、たとえば半導体素子をフェースダウンに搭載・実装
する構成が注目されている。
【０００３】図３は従来の実装回路装置の構成の要部を
断面的に示したもので、配線板１の所定面に設けられて
いる導体パッド1a面に、さらに半田バンプ1bを配置し、
たとえば半導体素子２の入出力端子2aを対応，位置合せ
配置した後、前記半田バンプ1bを溶融させて、導体パッ
ド1a面に半導体素子２の入出力端子2aを電気的および機
械的に接続・実装し、さらに、実装領域を封止用樹脂３
で封止・一体化した構成を採っている。なお、この構成
においては、導体パッド1a面に半田バンプ1bを配置して
おく代わりに、入出力端子2a面に半田バンプ1bを予め配
置しておいてもよい。
【０００４】また、図４に要部を断面的に示すように、
配線板１の導体パッド1a面に、ペースト状半田1cを予め
スクリーン印刷しておく一方、予め入出力端子2a面にAu
製の突起電極2bを設けてある半導体素子２を用意し、対
応，位置合せ配置した後、前記ペースト状半田1cを溶融
させて、導体パッド1a面に半導体素子２の入出力端子2a
面の突起電極2bを電気的および機械的に接続・実装した
構成を採っている。
【０００５】その他、上記図４の態様において、ペース
ト状半田1cのスクリーン印刷を省略し、配線板１の導体
パッド1aおよび半導体素子２の突起電極2bを対応，位置
合せ配置した後、半導体素子２の周辺部に封止用樹脂を
供給・硬化させ、封止用樹脂時の応力を応用して、前記
導体パッド1a面に突起電極2b面を対接させながら、一体
化によって、電気的および機械的に接続・実装した構成
を採る手段も知られている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成の実装用配線板およびその配線板を用いた実装回路装
置においては、次のような不都合な問題がある。すなわ
ち、最終的には、構成した実装回路装置において、十分
な実装・接続の信頼性が確保されることが必要である。
そのためには、半田バンプ1bの高さ・大きさ、突起電極
2bの高さなどにバラツキがあってはならないが、実際的
にこれらを一様に形成することは困難で、接続実装部が
微細化するほど、接続不良の発生が起こっている。たと
えば、図３に図示した構成の場合、大きい半田バンプ1b
1 に隣接する比較的小さい半田バンプ1b2 は、半田バン
プ1b1 の表面張力に押されて、対応する導電パッド2aと
接触しないことがしばしば起こり、接続不良を招来する
恐れが多分にある。ここで、押圧力を高くして、比較的
小さい半田バンプ1b2 を対応する導電パッド2aに接触さ
せ、所要の導電・接続を達成しようとすると、大きい半
田バンプ1b1 が潰されて、隣接する他の接続部とショー
トを起こすという問題が発生する。こうした点から、前
記半田バンプ1bの形成には、精度の高い半田量のコント
ロールが要求され、多くの労力およびコストアップが不
可避的であった。
【０００７】一方、図４に図示した構成の場合は、ペー
スト状半田1cの印刷被着量が少量であり、突起電極2bの
高さのバラツキもある程度（± 5μm 以内）は許容され
るが、前記許容範囲に納めるための加工を要し、コスト
アップを招来するという問題を有する。また、前記突起
電極2b付けの非封止がた半導体素子、すなわち裸の半導
体素子も一般的に市販されていないため、この種の半導
体素子は別ルートの入手となり、必然的にコストアップ
を伴うという問題もある。
【０００８】本発明は上記事情に対処してなされたもの
で、突起電極の高さのバラツキに起因する接続の信頼性
を改善できる実装用配線板、およびコストアップを回避
しながら高信頼性の機能を呈する実装回路装置の提供を
目的とする。
【０００９】
【課題を解決するための手段】請求項１の発明は、実装
用配線板本体と、前記配線板本体面に設けられた接続用
突起電極とを有し、かつ前記突起電極は、その先端面が
硬度の高い導体層から成る多層型に形成されていること
を特徴とする配線板である。
【００１０】請求項２の発明は、請求項１記載の配線板
において、突起電極先端面の硬度の高い導体層上に、硬
度の低い導体層が被覆されていることを特徴とする。
【００１１】請求項３の発明は、実装用配線板本体と、
前記配線板本体の所定領域面に設けられた半導体素子の
入出力端子接続用突起電極とを有し、かつ前記突起電極
は、その先端面が硬度の高い導体層から成る多層型に形
成されていることを特徴とする実装用配線板である。
【００１２】請求項４の発明は、実装用配線板本体と、
前記配線板本体の所定領域面に設けられた半導体素子の
入出力端子接続用突起電極とを有し、前記突起電極は、
その先端面が硬度の高い導体層、中間部が硬度の低い導
体層から成る多層型に形成されていることを特徴とする
実装用配線板である。
【００１３】請求項５の発明は、実装用配線板本体と、
前記配線板本体の所定領域面に設けられた半導体素子の
入出力端子接続用突起電極と、前記入出力端子接続用突
起電極に対してフェースダウンに搭載・実装された半導
体素子とを有し、前記突起電極は、半導体素子の入出力
端子に接続する先端部が硬度の高い導体層で形成された
多層型構造と成っていることを特徴とする実装回路装置
である。請求項６の発明は、実装用配線板本体と、前記
配線板本体の所定領域面に設けられた半導体素子の入出
力端子接続用突起電極と、前記入出力端子接続用突起電
極に対してフェースダウンに搭載・実装された半導体素
子とを有し、前記突起電極は、半導体素子の入出力端子
に接続する先端部が硬度の高い導体層、中間部が硬度の
低い導体層から形成された多層型構造と成っていること
を特徴とする実装回路装置である。
【００１４】本発明は、配線板本体面の突起電極（半導
体素子の入出力端子接続用）を、多層構造に形成した点
で特徴付けられる。すなわち、配線板本体の導体パッド
に、比較的硬度の低い導電体層を介して、最上層に硬度
の高い導体層（導電体層）を積層・配置している。そし
て、このような突起電極は、硬化後の硬度が比較的低い
導電ペーストおよび硬化後の硬度が比較的高い導電ペー
ストの組み合わせ、硬度が比較的低い導電金属メッキ層
および硬度が比較的高い導電金属メッキ層の組み合わ
せ、あるいは前記導電ペーストおよび導電金属メッキ層
の組み合わせなどによって形成できる。また、前記各導
体層（導電体層）の硬度差は、素材の種類によるのが一
般的であるが、組成比の変化・変更によって行ってもよ
いし、さらに硬度差は、非連続的もしくは連続的な変化
であってもよい。
【００１５】本発明において、配線板本体は、たとえば
アルミナなどのセラミックスを層間絶縁体として形成さ
れたセラミックス系厚膜多層配線板、ポリイミド樹脂を
層間絶縁体として形成されたポリイミド樹脂系薄膜多層
配線板、もしくはこれらの複合型配線板などが挙げられ
る。
【００１６】
【作用】請求項１の発明では、配線板本体面の突起電極
は、その先端面が硬度の高い金属層から成る多層型に形
成されているため、たとえば電気試験用の治具としての
利用では、被試験用電子部品の入出力端子面に絶縁被膜
など存在しても、これを破砕して良好な電気的な接続に
寄与して、信頼性の高い接続を容易に形成する。請求項
２の発明では、突起電極先端面の硬度の高い導体層上
に、硬度の低いたとえばAuなどの導体層が被覆されてい
るため、酸化に対する安定性も向上する。請求項３の発
明では、配線板本体面の突起電極は、その先端面が硬度
の高い金属層から成る多層型に形成されているため、搭
載・実装される半導体素子の入出力端子面に絶縁被膜な
ど存在しても、これを破砕して良好な電気的な接続に寄
与する一方、比較的硬度の低い層がダンパー的に働くの
で、突起電極の高さの若干のバラツキも吸収して、信頼
性の高い接続を容易に形成する。
【００１７】請求項４の発明では、配線板本体面の突起
電極は、その先端面が硬度の高い金属層から成る多層型
に形成されているため、搭載・実装電子部品の入出力端
子面に絶縁被膜など存在しても、これを破砕して良好な
電気的な接続に寄与する一方、比較的硬度の低い中間層
がダンパー的に働くので、突起電極の高さのバラツキも
容易に吸収して、信頼性の高い接続を形成する。
【００１８】請求項５の発明では、配線板本体面の突起
電極は、その先端面が硬度の高い金属層から成る多層型
に形成されているため、搭載・実装した半導体素子の入
出力端子面に絶縁被膜など存在しても、これを破砕して
良好な電気的な接続に寄与する一方、比較的硬度の低い
中間層がダンパー的に働くので、突起電極の高さのバラ
ツキも容易に吸収して信頼性の高い接続・実装を形成
し、安定した実装回路装置として機能する。
【００１９】請求項６の発明では、配線板本体面の突起
電極は、その先端面が硬度の高い金属層から成る多層型
に形成されているため、搭載・実装した半導体素子の入
出力端子面に絶縁被膜など存在しても、これを破砕して
良好な電気的な接続に寄与する一方、比較的硬度の低い
中間層がダンパー的に働くので、突起電極の高さのバラ
ツキも容易に吸収して信頼性の高い接続・実装を形成
し、より安定した実装回路装置として機能する。
【００２０】
【実施例】以下図１および図２を参照して本発明の実施
例を説明する。
【００２１】実施例１ 図１は、この実施例に係る実装用配線板の要部構成を断
面的に示したもので、４は実装用配線板本体、4aは前記
配線板本体４の導体パッド4b面に設けられた接続用突起
電極である。ここで、前記突起電極4aは、比較的硬度の
低い導体層4a1、先端面側に積層された硬度の高い導体
層4a2 で多層型に形成されている。より具体的には、配
線板本体４の導体パッド4b面に、硬化後の硬度が約90Hv
であるAgエポキシ樹脂系ペーストをスクリーン印刷し、
その後、加熱乾燥を施し厚さ約 100μm 程度の、硬度の
低い導体層4aを形成した。次いで、前記導体層4a1 の頂
面に、無電解Niメッキを選択的に行って、厚さ約 5μm
程度の、硬度約 200HvのNi系導体層4a2 を形成した。な
お、前記導体層4a1 面に導体層4a2 を積層して形成した
突起電極4aの高さのバラツキを測定したところ、± 2μ
m 程度であった。
【００２２】前記構成の配線板を、Al入出力端子付き半
導体素子（半導体チップ）の電気的な特性テスト治具の
端子部として用い、所要の特性評価を行ったところ、配
線板の突起電極4aの先端面部によって、半導体素子のAl
入出力端子面の酸化物層など容易に破砕され、良好な電
気的な接続が確保されたことによって、精度のよい試験
評価を行うことができた。
【００２３】実施例２ 図２はこの実施例に係る実装回路装置の要部構成例を断
面的に示したものである。
【００２４】先ず、前記実施例１の場合と同一構成の配
線板（実装用配線板）５、およびAl入出力端子6a付き半
導体素子６を用意した。なお、半導体素子６のAl入出力
端子6a面は、薄い自然酸化膜で覆われていた。
【００２５】次に、前記実装用配線板５面に、実装用配
線板５の突起電極4aにAl入出力端子6aを対応・位置決め
し、半導体素子６を搭載・配置して押圧を加え、突起電
極4a先端面をAl入出力端子6a面に対接させた。このと
き、突起電極4a先端面のNi系導体層4a2 によって、Al入
出力端子6a面を覆っていた薄い自然酸化膜は容易に破砕
して、良好な電気的な接続がそれぞれなされた。
【００２６】この状態で、前記搭載・配置した半導体素
子６の周辺部に、紫外線硬化型の封止用樹脂を供給し、
実装用配線板５面−半導体素子６面間の接続部領域に樹
脂充填してから、この充填封止樹脂７を紫外線照射で硬
化させた。前記充填封止樹脂７の硬化による収縮性な
ど、充填封止樹脂７の応力作用で、前記対接させた突起
電極4a先端面とAl入出力端子6a面とはさらに良好に密着
して、信頼性の高い接続・実装が達成されていた。
【００２７】前記構成の実装回路装置について、常套的
に行われている電気的な試験評価、たとえば熱・冷サイ
クルテストなど行ったところ、良好な結果が得られた。
【００２８】なお、上記において、突起電極4aのNi系導
体層4a2 面に、比較的硬度の低い導体層、たとえばAuメ
ッキ層を被覆した場合は、突起電極4aの酸化に対する安
定性が向上するので、配線板もしくは実装用配線板とし
て長期間の保存など、より容易に行うことができる。
【００２９】また、前記では、突起電極4aの形成を導電
ペースト印刷および無電メッキで行ったが、導電ペース
ト印刷の繰り返し、もしくは無電メッキの繰り返しなど
で行った場合も、先端部を比較的硬度の高い導体層で形
成する限りは、同様の作用・効果が認められる。
【００３０】本発明は上記実施例に限定されるものでな
く、発明の趣旨を逸脱しない範囲でいろいろの変形を採
ることができる。たとえば配線板は、アルミナ系の他、
窒化アルミ系，窒化ケイ素系などでもよい。
【００３１】
【発明の効果】請求項１の発明によれば、電気試験用の
治具もしくは実装用配線板としての利用において、電子
部品の入出力端子面に絶縁被膜など存在しても、これを
破砕して良好な電気的な接続に寄与して、信頼性の高い
接続が容易に形成される。
【００３２】請求項２および請求項３の発明によれば、
搭載・実装される半導体素子の入出力端子面に絶縁被膜
など存在しても、これを破砕して良好な電気的な接続に
寄与するし、また突起電極の高さに若干のバラツキがあ
っても突起電極の一部が吸収し、信頼性の高い接続が容
易に形成される。
【００３３】請求項４および請求項５の発明によれば、
半導体素子は信頼性の高い電気的な接続・実装を構成し
て、安定した実装回路装置として機能する。
【図面の簡単な説明】
【図１】配線板の要部構成例を示す断面図。
【図２】実装回路装置の要部構成例を示す断面図。
【図３】従来の実装回路装置の要部構成を示す断面図。
【図４】従来の他の実装回路装置の要部構成を展開して
示す断面図。
【符号の説明】
１……セラミック系（厚膜）多層配線板 1a，4b……導体パッド 1b……半田バンプ 1c……ペースト状半田 ２，６……半導体素子 2a，6a……半導体素子の入出力端子 2b，4a……突起電極 ４……配線板本体 4a1 ……硬度の低い導体層 4a2 ……硬度の高い導体層 ５……実装用配線板 ７……充填封止樹脂

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 実装用配線板本体と、前記配線板本体面
    に設けられた接続用突起電極とを有し、かつ前記突起電
    極は、その先端面が硬度の高い導体層から成る多層型に
    形成されていることを特徴とする配線板。
  2. 【請求項２】 突起電極先端面の硬度の高い導体層上
    に、硬度の低い導体層が被覆されていることを特徴とす
    る請求項１記載の配線板。
  3. 【請求項３】 実装用配線板本体と、前記配線板本体の
    所定領域面に設けられた半導体素子の入出力端子接続用
    突起電極とを有し、かつ前記突起電極は、その先端面が
    硬度の高い導体層から成る多層型に形成されていること
    を特徴とする実装用配線板。
  4. 【請求項４】 実装用配線板本体と、前記配線板本体の
    所定領域面に設けられた半導体素子の入出力端子接続用
    突起電極とを有し、 前記突起電極は、その先端面が硬度の高い導体層、中間
    部が硬度の低い導体層から成る多層型に形成されている
    ことを特徴とする実装用配線板。
  5. 【請求項５】 実装用配線板本体と、前記配線板本体の
    所定領域面に設けられた半導体素子の入出力端子接続用
    突起電極と、前記入出力端子接続用突起電極に対してフ
    ェースダウンに搭載・実装された半導体素子とを有し、 前記突起電極は、半導体素子の入出力端子に接続する先
    端部が硬度の高い導体層で形成された多層型構造と成っ
    ていることを特徴とする実装回路装置。
  6. 【請求項６】 実装用配線板本体と、前記配線板本体の
    所定領域面に設けられた半導体素子の入出力端子接続用
    突起電極と、前記入出力端子接続用突起電極に対してフ
    ェースダウンに搭載・実装された半導体素子とを有し、 前記突起電極は、半導体素子の入出力端子に接続する先
    端部が硬度の高い導体層、中間部が硬度の低い導体層か
    ら形成された多層型構造と成っていることを特徴とする
    実装回路装置。
JP15744295A 1995-06-23 1995-06-23 配線板、実装用配線板および実装回路装置 Expired - Fee Related JP3604777B2 (ja)

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* Cited by examiner, † Cited by third party
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WO2004105120A1 (ja) * 2003-05-20 2004-12-02 Fujitsu Limited Lsiパッケージ及びlsi素子の試験方法及び半導体装置の製造方法
US7145250B2 (en) 2003-05-20 2006-12-05 Fujitsu Limited LSI package, LSI element testing method, and semiconductor device manufacturing method
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