JPH0982981A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
- Publication number
- JPH0982981A JPH0982981A JP26500195A JP26500195A JPH0982981A JP H0982981 A JPH0982981 A JP H0982981A JP 26500195 A JP26500195 A JP 26500195A JP 26500195 A JP26500195 A JP 26500195A JP H0982981 A JPH0982981 A JP H0982981A
- Authority
- JP
- Japan
- Prior art keywords
- film
- thin film
- gate insulating
- plasma
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 薄膜半導体装置に集積形成される薄膜トラン
ジスタのゲート絶縁膜の膜質を改善する。 【解決手段】 薄膜半導体装置はゲート絶縁膜を介して
互いに重なったゲート電極及び半導体薄膜を有する薄膜
トランジスタを絶縁基板に集積形成したものである。ゲ
ート絶縁膜６はＳｉＯ2 を主体とし、ＳｉＨ4 とＮ2 Ｏ
を含む混合ガスを原料とするプラズマＣＶＤにより成膜
される。この際、Ｎ2 Ｏに対するＳｉＨ4 のガス流量比
をＳｉＨ4 ／Ｎ2 Ｏ＝０．０４以下に設定し、ＳｉＨ4
とＮ2Ｏの混合ガスをプラズマ７により反応させる時の
ガス圧力を７０Pa〜１７０Paに設定し、プラズマ７を発
生させるパワーを３８mW／cm2 以上に設定している。こ
れにより絶縁基板５上に成膜されたゲート絶縁膜６の膜
中電荷を１×１０11〔ｑ／cm2 〕程度を超えない様に制
御する事が可能である。
ジスタのゲート絶縁膜の膜質を改善する。 【解決手段】 薄膜半導体装置はゲート絶縁膜を介して
互いに重なったゲート電極及び半導体薄膜を有する薄膜
トランジスタを絶縁基板に集積形成したものである。ゲ
ート絶縁膜６はＳｉＯ2 を主体とし、ＳｉＨ4 とＮ2 Ｏ
を含む混合ガスを原料とするプラズマＣＶＤにより成膜
される。この際、Ｎ2 Ｏに対するＳｉＨ4 のガス流量比
をＳｉＨ4 ／Ｎ2 Ｏ＝０．０４以下に設定し、ＳｉＨ4
とＮ2Ｏの混合ガスをプラズマ７により反応させる時の
ガス圧力を７０Pa〜１７０Paに設定し、プラズマ７を発
生させるパワーを３８mW／cm2 以上に設定している。こ
れにより絶縁基板５上に成膜されたゲート絶縁膜６の膜
中電荷を１×１０11〔ｑ／cm2 〕程度を超えない様に制
御する事が可能である。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ等
が集積形成された薄膜半導体装置の製造方法に関する。
より詳しくは、薄膜トランジスタのゲート絶縁膜の成膜
方法に関する。
が集積形成された薄膜半導体装置の製造方法に関する。
より詳しくは、薄膜トランジスタのゲート絶縁膜の成膜
方法に関する。
【０００２】
【従来の技術】薄膜半導体装置は基本的に、ゲート絶縁
膜を介して互いに重なったゲート電極及び半導体薄膜を
有する薄膜トランジスタを絶縁基板に集積形成した構造
となっている。かかる構成を有する薄膜半導体装置は例
えばアクティブマトリクス型表示装置の駆動基板に用い
られる。近年のマルチメディアの発展等により大面積デ
ィスプレイの需要が益々高まる傾向を示しており、特に
液晶を用いたアクティブマトリクス型のカラー表示装置
が有望視されている。この需要に応える為には安価で高
精細な表示装置の製造プロセスの確立が必須である。中
でも、安価な低融点ガラスを基板材料に用いる事ができ
る６００℃以下の所謂低温プロセスで薄膜半導体装置を
作成する事が最重要課題である。この低温プロセス達成
の為には６００℃以下の温度で熱酸化膜に匹敵する高品
質なゲート絶縁膜の開発が必要不可欠である。薄膜トラ
ンジスタに使用できるゲート絶縁膜に要求される品質
は、例えばＳｉＯ2 からなるゲート絶縁膜の膜中電荷
（全酸化膜電荷）Ｑｓｓが１×１０11〔ｑ／cm2 〕以下
である事が望ましい。この全酸化膜電荷Ｑｓｓは例えば
サーフェスチャージアナライザ（ＳＣＡ）を用いて測定
される。全酸化膜電荷Ｑｓｓが１×１０11〔ｑ／cm2 〕
を遥かに超えると薄膜トランジスタの閾値電圧が変動
し、信頼性の劣化をもたらす。
膜を介して互いに重なったゲート電極及び半導体薄膜を
有する薄膜トランジスタを絶縁基板に集積形成した構造
となっている。かかる構成を有する薄膜半導体装置は例
えばアクティブマトリクス型表示装置の駆動基板に用い
られる。近年のマルチメディアの発展等により大面積デ
ィスプレイの需要が益々高まる傾向を示しており、特に
液晶を用いたアクティブマトリクス型のカラー表示装置
が有望視されている。この需要に応える為には安価で高
精細な表示装置の製造プロセスの確立が必須である。中
でも、安価な低融点ガラスを基板材料に用いる事ができ
る６００℃以下の所謂低温プロセスで薄膜半導体装置を
作成する事が最重要課題である。この低温プロセス達成
の為には６００℃以下の温度で熱酸化膜に匹敵する高品
質なゲート絶縁膜の開発が必要不可欠である。薄膜トラ
ンジスタに使用できるゲート絶縁膜に要求される品質
は、例えばＳｉＯ2 からなるゲート絶縁膜の膜中電荷
（全酸化膜電荷）Ｑｓｓが１×１０11〔ｑ／cm2 〕以下
である事が望ましい。この全酸化膜電荷Ｑｓｓは例えば
サーフェスチャージアナライザ（ＳＣＡ）を用いて測定
される。全酸化膜電荷Ｑｓｓが１×１０11〔ｑ／cm2 〕
を遥かに超えると薄膜トランジスタの閾値電圧が変動
し、信頼性の劣化をもたらす。
【０００３】
【発明が解決しようとする課題】この為、従来から低温
プロセスで成膜可能な高品質のゲート絶縁膜（低温絶縁
膜）の開発が行なわれてきており、例えば減圧化学気相
成長法（ＬＰＣＶＤ法）が提案されている。しかしなが
ら、ＬＰＣＶＤ法では低温で高品質な絶縁薄膜を得るの
が現実的には困難である。又、エレクトロンサイクロト
ロンレゾナンス法（ＥＣＲ法）が新規な成膜法として提
案されている。しかしながら、ＥＣＲ法では大面積に渡
り高品質な絶縁薄膜を得る事が実際上困難である。以上
の様に、ＬＰＣＶＤ法やＥＣＲ法等何れも実用的なレベ
ルには達していない。本発明は上述した従来の技術の課
題を解決する事を目的とし、薄膜トランジスタに用いる
ゲート絶縁膜をＳｉＨ4 とＮ2 Ｏの混合ガスを原料とし
てプラズマによる化学気相成長法（プラズマＣＶＤ法）
を用いる事で６００℃以下の低温プロセスで大面積に渡
り高品質に成膜可能な方法を提供する事にある。
プロセスで成膜可能な高品質のゲート絶縁膜（低温絶縁
膜）の開発が行なわれてきており、例えば減圧化学気相
成長法（ＬＰＣＶＤ法）が提案されている。しかしなが
ら、ＬＰＣＶＤ法では低温で高品質な絶縁薄膜を得るの
が現実的には困難である。又、エレクトロンサイクロト
ロンレゾナンス法（ＥＣＲ法）が新規な成膜法として提
案されている。しかしながら、ＥＣＲ法では大面積に渡
り高品質な絶縁薄膜を得る事が実際上困難である。以上
の様に、ＬＰＣＶＤ法やＥＣＲ法等何れも実用的なレベ
ルには達していない。本発明は上述した従来の技術の課
題を解決する事を目的とし、薄膜トランジスタに用いる
ゲート絶縁膜をＳｉＨ4 とＮ2 Ｏの混合ガスを原料とし
てプラズマによる化学気相成長法（プラズマＣＶＤ法）
を用いる事で６００℃以下の低温プロセスで大面積に渡
り高品質に成膜可能な方法を提供する事にある。
【０００４】
【課題を解決するための手段】本発明は基本的に、ゲー
ト絶縁膜を介して互いに重なったゲート電極及び半導体
薄膜を有する薄膜トランジスタを絶縁基板に集積形成し
た薄膜半導体装置の製造方法であり、特にゲート絶縁膜
の成膜方法に関する。このゲート絶縁膜はＳｉＯ2 を主
体としＳｉＨ4 とＮ2 Ｏを含む混合ガスを原料とするプ
ラズマＣＶＤにより成膜される。この際、Ｎ2 Ｏに対す
るＳｉＨ4 のガス流量比をＳｉＨ4 ／Ｎ2 Ｏ＝０．０４
以下に設定する。又、ＳｉＨ4 とＮ2 Ｏの混合ガスをプ
ラズマにより反応させる時のガス圧力（反応圧力）を７
０Pa〜１７０Paに設定する。さらに、該プラズマを発生
させるパワー（プラズマパワー）を３８mW／cm2 以上に
設定する事を特徴とする。好ましくは、プラズマＣＶＤ
を行なう時該絶縁基板の温度をプラズマ中で２５０℃〜
３５０℃に保持する。
ト絶縁膜を介して互いに重なったゲート電極及び半導体
薄膜を有する薄膜トランジスタを絶縁基板に集積形成し
た薄膜半導体装置の製造方法であり、特にゲート絶縁膜
の成膜方法に関する。このゲート絶縁膜はＳｉＯ2 を主
体としＳｉＨ4 とＮ2 Ｏを含む混合ガスを原料とするプ
ラズマＣＶＤにより成膜される。この際、Ｎ2 Ｏに対す
るＳｉＨ4 のガス流量比をＳｉＨ4 ／Ｎ2 Ｏ＝０．０４
以下に設定する。又、ＳｉＨ4 とＮ2 Ｏの混合ガスをプ
ラズマにより反応させる時のガス圧力（反応圧力）を７
０Pa〜１７０Paに設定する。さらに、該プラズマを発生
させるパワー（プラズマパワー）を３８mW／cm2 以上に
設定する事を特徴とする。好ましくは、プラズマＣＶＤ
を行なう時該絶縁基板の温度をプラズマ中で２５０℃〜
３５０℃に保持する。
【０００５】本発明によれば上述したプラズマＣＶＤの
成膜条件を用いる事により、薄膜トランジスタのゲート
絶縁膜として十分に使用できる全酸化膜電荷量Ｑｓｓの
少ないＳｉＯ2 を低温で大面積に渡り作成する事ができ
る。具体的には、全酸化膜電荷量Ｑｓｓが１×１０
11〔ｑ／cm2 〕程度を超えない様に制御可能である。
成膜条件を用いる事により、薄膜トランジスタのゲート
絶縁膜として十分に使用できる全酸化膜電荷量Ｑｓｓの
少ないＳｉＯ2 を低温で大面積に渡り作成する事ができ
る。具体的には、全酸化膜電荷量Ｑｓｓが１×１０
11〔ｑ／cm2 〕程度を超えない様に制御可能である。
【０００６】
【発明の実施の形態】以下図面を参照して本発明の最良
な実施形態を詳細に説明する。図１は本発明にかかる薄
膜半導体装置製造方法の実施に用いるプラズマＣＶＤ装
置を示す模式的なブロック図である。本プラズマＣＶＤ
装置は成膜室となるチャンバ１を備えており、その内部
には一対の平行平板型電極が収納されており、アノード
２及びカソード３として機能する。アノード２には高周
波電源４が接続されており、カソード３は接地されてい
る。カソード３には処理対象となる絶縁基板５が載置さ
れており、その表面にゲート絶縁膜６が成膜される。こ
のゲート絶縁膜６はＳｉＯ2 を主体とする。チャンバ１
に所定の原料気体を導入した後、アノード２及びカソー
ド３間に高周波電源４を介して高周波電力を印加し、プ
ラズマ７を発生させて原料気体の反応を起しその結果絶
縁基板５の表面にＳｉＯ2 を堆積してゲート絶縁膜６を
成膜する。
な実施形態を詳細に説明する。図１は本発明にかかる薄
膜半導体装置製造方法の実施に用いるプラズマＣＶＤ装
置を示す模式的なブロック図である。本プラズマＣＶＤ
装置は成膜室となるチャンバ１を備えており、その内部
には一対の平行平板型電極が収納されており、アノード
２及びカソード３として機能する。アノード２には高周
波電源４が接続されており、カソード３は接地されてい
る。カソード３には処理対象となる絶縁基板５が載置さ
れており、その表面にゲート絶縁膜６が成膜される。こ
のゲート絶縁膜６はＳｉＯ2 を主体とする。チャンバ１
に所定の原料気体を導入した後、アノード２及びカソー
ド３間に高周波電源４を介して高周波電力を印加し、プ
ラズマ７を発生させて原料気体の反応を起しその結果絶
縁基板５の表面にＳｉＯ2 を堆積してゲート絶縁膜６を
成膜する。
【０００７】本発明ではＳｉＯ2 を堆積する為、原料気
体としてＳｉＨ4 とＮ2 Ｏの混合ガスを用いている。そ
の成膜条件は、先ず絶縁基板５の温度（基板温度）を２
５０℃〜３５０℃に設定している。具体的には、成膜室
となるチャンバ１に投入する前に別のチャンバ内で所定
の基板温度と等しくなるまでプレヒートする。ここで、
本発明の実施に用いたプラズマＣＶＤ装置は日電アネル
バエンジニアリング製のＩＬＶ−９１０５である。但
し、この装置は一例であり、他のメーカのプラズマＣＶ
Ｄ装置も使用可能である事はいうまでもない。本プラズ
マＣＶＤ装置においてはゲート絶縁膜として使用し得る
膜質を得る為、ＳｉＨ4 ガスとＮ2 Ｏガスの混合比Ｓｉ
Ｈ4 ／Ｎ2 Ｏは０．０１６〜０．０２４が最適範囲とな
っている。このガス混合比は使用するプラズマＣＶＤ装
置の機種によって若干異なるが、他の機種を用いても混
合比を０．０４０以下に設定すれば、略前記成膜条件と
同等の膜質が得られる。この混合ガスに高周波電圧（１
３．５６MHz)を印加してプラズマ７を発生させる。その
プラズマパワーは３８mW／cm2 以上に設定される。又チ
ャンバ１内における反応圧力は一般に５０Pa以上とされ
ている。本発明に用いたプラズマＣＶＤ装置では実験の
結果７０〜１７０Paの範囲で成膜を行なう事が好まし
い。この成膜条件で作成されたＳｉＯ2 の薄膜はゲート
絶縁膜として必要な耐圧の面においても優れている。
体としてＳｉＨ4 とＮ2 Ｏの混合ガスを用いている。そ
の成膜条件は、先ず絶縁基板５の温度（基板温度）を２
５０℃〜３５０℃に設定している。具体的には、成膜室
となるチャンバ１に投入する前に別のチャンバ内で所定
の基板温度と等しくなるまでプレヒートする。ここで、
本発明の実施に用いたプラズマＣＶＤ装置は日電アネル
バエンジニアリング製のＩＬＶ−９１０５である。但
し、この装置は一例であり、他のメーカのプラズマＣＶ
Ｄ装置も使用可能である事はいうまでもない。本プラズ
マＣＶＤ装置においてはゲート絶縁膜として使用し得る
膜質を得る為、ＳｉＨ4 ガスとＮ2 Ｏガスの混合比Ｓｉ
Ｈ4 ／Ｎ2 Ｏは０．０１６〜０．０２４が最適範囲とな
っている。このガス混合比は使用するプラズマＣＶＤ装
置の機種によって若干異なるが、他の機種を用いても混
合比を０．０４０以下に設定すれば、略前記成膜条件と
同等の膜質が得られる。この混合ガスに高周波電圧（１
３．５６MHz)を印加してプラズマ７を発生させる。その
プラズマパワーは３８mW／cm2 以上に設定される。又チ
ャンバ１内における反応圧力は一般に５０Pa以上とされ
ている。本発明に用いたプラズマＣＶＤ装置では実験の
結果７０〜１７０Paの範囲で成膜を行なう事が好まし
い。この成膜条件で作成されたＳｉＯ2 の薄膜はゲート
絶縁膜として必要な耐圧の面においても優れている。
【０００８】以下、表１ないし表３を参照して、成膜条
件と得られたＳｉＯ2 の特性との関係について説明を加
える。以下の表１は原料気体であるＳｉＨ4 とＮ2 Ｏの
流量比ＳｉＨ4 ／Ｎ2 Ｏを０．０１６から０．０４０ま
で変えた時の全酸化膜電荷量Ｑｓｓ〔ｑ／cm2 〕を示し
ている。なお、全酸化膜電荷量はＳＣＡにより求めたも
のである。この表１から分かる様に、流量比ＳｉＨ4 ／
Ｎ2 Ｏが０．０１６〜０．０２４の時、薄膜トランジス
タのゲート絶縁膜として使用し得る全酸化膜電荷量Ｑｓ
ｓが１×１０11〔ｑ／cm2 〕程度のＳｉＯ2 薄膜が得ら
れている。なお、プラズマＣＶＤ装置の機種間の相違を
考慮すると、流量比ＳｉＨ4 ／Ｎ2 Ｏの許容上限範囲は
０．０４０程度である。
件と得られたＳｉＯ2 の特性との関係について説明を加
える。以下の表１は原料気体であるＳｉＨ4 とＮ2 Ｏの
流量比ＳｉＨ4 ／Ｎ2 Ｏを０．０１６から０．０４０ま
で変えた時の全酸化膜電荷量Ｑｓｓ〔ｑ／cm2 〕を示し
ている。なお、全酸化膜電荷量はＳＣＡにより求めたも
のである。この表１から分かる様に、流量比ＳｉＨ4 ／
Ｎ2 Ｏが０．０１６〜０．０２４の時、薄膜トランジス
タのゲート絶縁膜として使用し得る全酸化膜電荷量Ｑｓ
ｓが１×１０11〔ｑ／cm2 〕程度のＳｉＯ2 薄膜が得ら
れている。なお、プラズマＣＶＤ装置の機種間の相違を
考慮すると、流量比ＳｉＨ4 ／Ｎ2 Ｏの許容上限範囲は
０．０４０程度である。
【表１】
【０００９】以下の表２は成膜中の反応圧力を５０Paか
ら１５０Paまで変化させた時のＳＣＡから求めた全酸化
膜電荷量Ｑｓｓの値の変化の様子を示している。この表
２から明らかな様に、本発明に用いたプラズマＣＶＤ装
置においては、反応圧力が５０Paの条件では薄膜トラン
ジスタのゲート絶縁膜として使用し得るＳｉＯ2 薄膜が
得られていない事が分かる。反応圧力を７０Pa以上に設
定すれば、Ｑｓｓを略１×１０11〔ｑ／cm2 〕以下に制
御できる。そして、反応圧力が高いほど高品質なＳｉＯ
2 薄膜が得られる傾向にある。但し、反応圧力が極端に
高くなると成膜レートが低下する。そこで、実用的には
１７０Paが反応圧力の許容上限と考えられる。
ら１５０Paまで変化させた時のＳＣＡから求めた全酸化
膜電荷量Ｑｓｓの値の変化の様子を示している。この表
２から明らかな様に、本発明に用いたプラズマＣＶＤ装
置においては、反応圧力が５０Paの条件では薄膜トラン
ジスタのゲート絶縁膜として使用し得るＳｉＯ2 薄膜が
得られていない事が分かる。反応圧力を７０Pa以上に設
定すれば、Ｑｓｓを略１×１０11〔ｑ／cm2 〕以下に制
御できる。そして、反応圧力が高いほど高品質なＳｉＯ
2 薄膜が得られる傾向にある。但し、反応圧力が極端に
高くなると成膜レートが低下する。そこで、実用的には
１７０Paが反応圧力の許容上限と考えられる。
【表２】
【００１０】表３はプラズマパワーを３６mW／cm2 〜９
４mW／cm2 の範囲で変化させた時のＳＣＡから求めた全
酸化膜電荷量Ｑｓｓの変化の様子を示している。この表
３から分かる様に、３６mW／cm2 以下のプラズマパワー
では薄膜トランジスタのゲート絶縁膜として使用し得る
膜質が得られていない。プラズマＣＶＤ装置の機種間の
相違を考慮すると、３８mW／cm2 以上のプラズマパワー
で所望の膜質が得られると考えられる。そして、プラズ
マパワーを上げるほどＱｓｓの低下が見られ、ＳｉＯ2
薄膜が高品質化していく事が分かる。但し、プラズマパ
ワーを極端に上げると逆にプラズマダメージが生じ薄膜
トランジスタの特性を損なう惧れがある。
４mW／cm2 の範囲で変化させた時のＳＣＡから求めた全
酸化膜電荷量Ｑｓｓの変化の様子を示している。この表
３から分かる様に、３６mW／cm2 以下のプラズマパワー
では薄膜トランジスタのゲート絶縁膜として使用し得る
膜質が得られていない。プラズマＣＶＤ装置の機種間の
相違を考慮すると、３８mW／cm2 以上のプラズマパワー
で所望の膜質が得られると考えられる。そして、プラズ
マパワーを上げるほどＱｓｓの低下が見られ、ＳｉＯ2
薄膜が高品質化していく事が分かる。但し、プラズマパ
ワーを極端に上げると逆にプラズマダメージが生じ薄膜
トランジスタの特性を損なう惧れがある。
【表３】
【００１１】次に、図２を参照して本発明にかかる薄膜
半導体装置製造方法の具体例を詳細に説明する。本例で
はボトムゲート型の薄膜トランジスタが絶縁基板上に集
積形成されている。先ず最初に、絶縁基板２１の上にＣ
ｒ，Ｔｉ，Ｍｏ，Ｔａ，Ａｌ等の金属膜あるいは高濃度
ドープ多結晶シリコン又はこれらの合金又は前記材料の
積層を成膜し、所定の形状にパタニングしてゲート電極
２２に加工する。次に、ＳｉＮx 膜２３及びＳｉＯ2 膜
２４をプラズマＣＶＤ法で形成し、二層構造のゲート絶
縁膜とする。本実施例ではゲート絶縁膜はＳｉＮx とＳ
ｉＯ2 の二層構造となっているが、ＳｉＯ2 膜の単層構
造でも良いし、あるいはＳｉＮx とＳｉＯ2 と他の絶縁
性の薄膜との積層構造でも良い。このＳｉＯ2 膜２４は
ＳｉＨ4ガスとＮ2 Ｏガスの混合物を原料気体とし、そ
のガス流量比ＳｉＨ4 ／Ｎ2 Ｏが０．０４０以下に設定
され、これらのガスの反応圧力は７０〜１７０Paに設定
され、その反応に用いるプラズマパワーは３８mW／cm2
以上に設定されている。続いて、非晶質シリコンあるい
は多結晶シリコンをＬＰＣＶＤ法もしくはプラズマＣＶ
Ｄ法により２０〜１００nmの厚みで成膜し、ボトムゲー
ト型薄膜トランジスタの活性層２５とする。なお、この
活性層２５を構成する半導体薄膜はレーザアニール法や
熱アニール法等により結晶化される。その後、プラズマ
ＣＶＤ法等でＳｉＯ2 膜２６を成膜し、裏面露光を用い
てゲート電極２２と同じパタンに加工し、チャネルスト
ッパとする。次にイオンドーピング装置を用いて不純物
を高濃度で半導体薄膜に注入し、ソース領域２７Ｓ及び
ドレイン領域２７Ｄを形成する。再びレーザアニール法
や熱アニール法等により注入された不純物（ドーパン
ト）の活性化を図る。そしてＳｉＮx 膜２８をプラズマ
ＣＶＤ法等により成膜し、パシベーション膜とする。最
後にＣｒ，Ｔｉ，Ｍｏ，Ｔａ，Ａｌあるいは高濃度ドー
プ多結晶シリコン又はそれらの合金又は前記材料の積層
を成膜し、所定の形状にパタニングしてソース電極２９
Ｓ及びドレイン電極２９Ｄに加工する。以上により、ボ
トムゲート型の薄膜トランジスタが完成する。なお、薄
膜トランジスタを画素のスイッチング素子として用いる
場合にはドレイン電極２９Ｄに代えてＩＴＯ等からなる
画素電極をパタニング形成すれば良い。
半導体装置製造方法の具体例を詳細に説明する。本例で
はボトムゲート型の薄膜トランジスタが絶縁基板上に集
積形成されている。先ず最初に、絶縁基板２１の上にＣ
ｒ，Ｔｉ，Ｍｏ，Ｔａ，Ａｌ等の金属膜あるいは高濃度
ドープ多結晶シリコン又はこれらの合金又は前記材料の
積層を成膜し、所定の形状にパタニングしてゲート電極
２２に加工する。次に、ＳｉＮx 膜２３及びＳｉＯ2 膜
２４をプラズマＣＶＤ法で形成し、二層構造のゲート絶
縁膜とする。本実施例ではゲート絶縁膜はＳｉＮx とＳ
ｉＯ2 の二層構造となっているが、ＳｉＯ2 膜の単層構
造でも良いし、あるいはＳｉＮx とＳｉＯ2 と他の絶縁
性の薄膜との積層構造でも良い。このＳｉＯ2 膜２４は
ＳｉＨ4ガスとＮ2 Ｏガスの混合物を原料気体とし、そ
のガス流量比ＳｉＨ4 ／Ｎ2 Ｏが０．０４０以下に設定
され、これらのガスの反応圧力は７０〜１７０Paに設定
され、その反応に用いるプラズマパワーは３８mW／cm2
以上に設定されている。続いて、非晶質シリコンあるい
は多結晶シリコンをＬＰＣＶＤ法もしくはプラズマＣＶ
Ｄ法により２０〜１００nmの厚みで成膜し、ボトムゲー
ト型薄膜トランジスタの活性層２５とする。なお、この
活性層２５を構成する半導体薄膜はレーザアニール法や
熱アニール法等により結晶化される。その後、プラズマ
ＣＶＤ法等でＳｉＯ2 膜２６を成膜し、裏面露光を用い
てゲート電極２２と同じパタンに加工し、チャネルスト
ッパとする。次にイオンドーピング装置を用いて不純物
を高濃度で半導体薄膜に注入し、ソース領域２７Ｓ及び
ドレイン領域２７Ｄを形成する。再びレーザアニール法
や熱アニール法等により注入された不純物（ドーパン
ト）の活性化を図る。そしてＳｉＮx 膜２８をプラズマ
ＣＶＤ法等により成膜し、パシベーション膜とする。最
後にＣｒ，Ｔｉ，Ｍｏ，Ｔａ，Ａｌあるいは高濃度ドー
プ多結晶シリコン又はそれらの合金又は前記材料の積層
を成膜し、所定の形状にパタニングしてソース電極２９
Ｓ及びドレイン電極２９Ｄに加工する。以上により、ボ
トムゲート型の薄膜トランジスタが完成する。なお、薄
膜トランジスタを画素のスイッチング素子として用いる
場合にはドレイン電極２９Ｄに代えてＩＴＯ等からなる
画素電極をパタニング形成すれば良い。
【００１２】図３は本発明にかかる薄膜半導体装置製造
方法の他の例を示す模式図である。図２に示した例と異
なり、本例ではトップゲート型の薄膜トランジスタを集
積形成している。最初に、絶縁基板４１の上にＬＰＣＶ
Ｄ法等により多結晶シリコンからなる半導体薄膜４２を
成膜する。続いて半導体薄膜４２をレーザアニール法や
熱アニール法で大粒径化する。次にＳｉＯ2 を本発明に
従って成膜しゲート絶縁膜４３とする。具体的にはＳｉ
Ｈ4 ガスとＮ2 Ｏガスの混合物を原料気体とし、そのガ
ス流量比ＳｉＨ4 ／Ｎ2 Ｏを０．０４０以下に設定し、
これらのガスの反応圧力を７０〜１７０Paに設定し、そ
の反応に用いるプラズマパワーを３８mW／cm2 以上に設
定した条件で、ＳｉＯ2 からなるゲート絶縁膜４３を成
膜する。なお、このゲート絶縁膜４３はＳｉＯ2 の単層
構造でも良いし、ＳｉＮx とＳｉＯ2 の二層構造、ある
いはＳｉＮx とＳｉＯ2 に他の絶縁性薄膜を加えた積層
構造でも良い。続いてＣｒ，Ｔｉ，Ｍｏ，Ｔａ，Ａｌあ
るいは高濃度ドープ多結晶シリコン又はそれらの合金又
は前記材料の積層を成膜し、所定の形状にパタニングし
てゲート電極４４に加工する。次にイオンドーピング装
置等を用いてゲート電極４４をマスクとするセルフアラ
イメントにより不純物を高濃度で半導体薄膜４２に注入
し、ソース領域４５Ｓ及びドレイン領域４５Ｄを形成す
る。この後ＳｉＮx 膜４６をプラズマＣＶＤ等により成
膜し、コンタクトホールを開口する。最後に、Ｃｒ，Ｔ
ｉ，Ｍｏ，Ｔａ，Ａｌあるいは高濃度ドープ多結晶シリ
コン又はそれらの合金又は前記材料の積層を成膜し、所
定の形状にパタニングしてソース電極４７Ｓ及びドレイ
ン電極４７Ｄに加工する。以上により、トップゲート型
の薄膜トランジスタが完成する。
方法の他の例を示す模式図である。図２に示した例と異
なり、本例ではトップゲート型の薄膜トランジスタを集
積形成している。最初に、絶縁基板４１の上にＬＰＣＶ
Ｄ法等により多結晶シリコンからなる半導体薄膜４２を
成膜する。続いて半導体薄膜４２をレーザアニール法や
熱アニール法で大粒径化する。次にＳｉＯ2 を本発明に
従って成膜しゲート絶縁膜４３とする。具体的にはＳｉ
Ｈ4 ガスとＮ2 Ｏガスの混合物を原料気体とし、そのガ
ス流量比ＳｉＨ4 ／Ｎ2 Ｏを０．０４０以下に設定し、
これらのガスの反応圧力を７０〜１７０Paに設定し、そ
の反応に用いるプラズマパワーを３８mW／cm2 以上に設
定した条件で、ＳｉＯ2 からなるゲート絶縁膜４３を成
膜する。なお、このゲート絶縁膜４３はＳｉＯ2 の単層
構造でも良いし、ＳｉＮx とＳｉＯ2 の二層構造、ある
いはＳｉＮx とＳｉＯ2 に他の絶縁性薄膜を加えた積層
構造でも良い。続いてＣｒ，Ｔｉ，Ｍｏ，Ｔａ，Ａｌあ
るいは高濃度ドープ多結晶シリコン又はそれらの合金又
は前記材料の積層を成膜し、所定の形状にパタニングし
てゲート電極４４に加工する。次にイオンドーピング装
置等を用いてゲート電極４４をマスクとするセルフアラ
イメントにより不純物を高濃度で半導体薄膜４２に注入
し、ソース領域４５Ｓ及びドレイン領域４５Ｄを形成す
る。この後ＳｉＮx 膜４６をプラズマＣＶＤ等により成
膜し、コンタクトホールを開口する。最後に、Ｃｒ，Ｔ
ｉ，Ｍｏ，Ｔａ，Ａｌあるいは高濃度ドープ多結晶シリ
コン又はそれらの合金又は前記材料の積層を成膜し、所
定の形状にパタニングしてソース電極４７Ｓ及びドレイ
ン電極４７Ｄに加工する。以上により、トップゲート型
の薄膜トランジスタが完成する。
【００１３】最後に、図４を参照して、本発明に従って
製造された薄膜半導体装置を駆動基板に用いるアクティ
ブマトリクス型表示装置の一例を参考に説明する。本表
示装置は駆動基板１０１と対向基板１０２と両者の間に
保持された電気光学物質１０３とを備えたパネル構造を
有する。電気光学物質１０３としては液晶材料等が広く
用いられている。駆動基板１０１には画素アレイ部１０
４と駆動回路部とが集積形成されている。駆動回路部は
垂直駆動回路１０５と水平駆動回路１０６とに分かれて
いる。又、駆動基板１０１の周辺部上端には外部接続用
の端子部１０７が形成されている。端子部１０７は配線
１０８を介して垂直駆動回路１０５及び水平駆動回路１
０６に接続している。一方、対向基板１０２の内表面に
は対向電極（図示せず）が全面的に形成されている。画
素アレイ部１０４には行状のゲート配線１０９と列状の
信号配線１１０が形成されている。ゲート配線１０９は
垂直駆動回路１０５に接続し、信号配線１１０は水平駆
動回路１０６に接続する。両配線の交差部には画素電極
１１１とこれを駆動する薄膜トランジスタ１１２が集積
形成されている。又、垂直駆動回路１０５及び水平駆動
回路１０６も薄膜トランジスタから構成されている。前
述した様に、これらの薄膜トランジスタに含まれるゲー
ト絶縁膜は本発明に規定された成膜条件に従ってプラズ
マＣＶＤ法により形成されたものである。
製造された薄膜半導体装置を駆動基板に用いるアクティ
ブマトリクス型表示装置の一例を参考に説明する。本表
示装置は駆動基板１０１と対向基板１０２と両者の間に
保持された電気光学物質１０３とを備えたパネル構造を
有する。電気光学物質１０３としては液晶材料等が広く
用いられている。駆動基板１０１には画素アレイ部１０
４と駆動回路部とが集積形成されている。駆動回路部は
垂直駆動回路１０５と水平駆動回路１０６とに分かれて
いる。又、駆動基板１０１の周辺部上端には外部接続用
の端子部１０７が形成されている。端子部１０７は配線
１０８を介して垂直駆動回路１０５及び水平駆動回路１
０６に接続している。一方、対向基板１０２の内表面に
は対向電極（図示せず）が全面的に形成されている。画
素アレイ部１０４には行状のゲート配線１０９と列状の
信号配線１１０が形成されている。ゲート配線１０９は
垂直駆動回路１０５に接続し、信号配線１１０は水平駆
動回路１０６に接続する。両配線の交差部には画素電極
１１１とこれを駆動する薄膜トランジスタ１１２が集積
形成されている。又、垂直駆動回路１０５及び水平駆動
回路１０６も薄膜トランジスタから構成されている。前
述した様に、これらの薄膜トランジスタに含まれるゲー
ト絶縁膜は本発明に規定された成膜条件に従ってプラズ
マＣＶＤ法により形成されたものである。
【００１４】
【発明の効果】以上説明した用に、本発明によれば、原
料気体としてＳｉＨ4 ガスとＮ2 Ｏガスの混合物を用
い、このガス流量比ＳｉＨ4 ／Ｎ2 Ｏを０．０４０以下
に設定し、反応圧力を７０〜１７０Paに設定し、プラズ
マパワーを３８mW／cm2 以上に設定した条件下でプラズ
マＣＶＤ法により薄膜トランジスタ用のゲート絶縁膜で
あるＳｉＯ2 膜を成膜する。かかるブラズマＣＶＤの成
膜条件を用いる事により薄膜トランジスタのゲート絶縁
膜として十分に使用できる全酸化膜電荷量Ｑｓｓの少な
いＳｉＯ2 膜が低温で大面積に渡り作成する事ができ
る。これにより安価なガラス基板等が使用可能な低温プ
ロセスによるアクティブマトリクス型液晶カラーディス
プレイの製造が可能となり、その効果は極めて大きい。
料気体としてＳｉＨ4 ガスとＮ2 Ｏガスの混合物を用
い、このガス流量比ＳｉＨ4 ／Ｎ2 Ｏを０．０４０以下
に設定し、反応圧力を７０〜１７０Paに設定し、プラズ
マパワーを３８mW／cm2 以上に設定した条件下でプラズ
マＣＶＤ法により薄膜トランジスタ用のゲート絶縁膜で
あるＳｉＯ2 膜を成膜する。かかるブラズマＣＶＤの成
膜条件を用いる事により薄膜トランジスタのゲート絶縁
膜として十分に使用できる全酸化膜電荷量Ｑｓｓの少な
いＳｉＯ2 膜が低温で大面積に渡り作成する事ができ
る。これにより安価なガラス基板等が使用可能な低温プ
ロセスによるアクティブマトリクス型液晶カラーディス
プレイの製造が可能となり、その効果は極めて大きい。
【図１】本発明にかかる薄膜半導体装置製造方法の実施
に用いるブラズマＣＶＤ装置の一例を示すブロック図で
ある。
に用いるブラズマＣＶＤ装置の一例を示すブロック図で
ある。
【図２】本発明に従って製造された薄膜半導体装置の一
例を示す断面図である。
例を示す断面図である。
【図３】本発明に従って製造された薄膜半導体装置の他
の例を示す断面図である。
の例を示す断面図である。
【図４】本発明に従って製造された薄膜半導体装置を駆
動基板に用いたアクティブマトリクス型表示装置の一例
を示す斜視図である。
動基板に用いたアクティブマトリクス型表示装置の一例
を示す斜視図である。
１ チャンバ ２ アノード ３ カソード ４ 高周波電源 ５ 絶縁基板 ６ ゲート絶縁膜 ７ プラズマ
Claims (3)
- 【請求項１】 ゲート絶縁膜を介して互いに重なったゲ
ート電極及び半導体薄膜を有する薄膜トランジスタを絶
縁基板に集積形成した薄膜半導体装置の製造方法であっ
て、 該ゲート絶縁膜はＳｉＯ2 を主体としＳｉＨ4 とＮ2 Ｏ
を含む混合ガスを原料とするプラズマを利用した化学気
相成長により成膜され、 Ｎ2 Ｏに対するＳｉＨ4 のガス流量比をＳｉＨ4 ／Ｎ2
Ｏ＝０．０４以下に設定し、 ＳｉＨ4 とＮ2 Ｏの混合ガスをプラズマにより反応させ
る時のガス圧力を７０Pa〜１７０Paに設定し、 該プラズマを発生させるパワーを３８mW／cm2 以上に設
定する事を特徴とする薄膜半導体装置の製造方法。 - 【請求項２】 該化学気相成長を行なう時該絶縁基板の
温度をプラズマ中で２５０℃〜３５０℃に保持する事を
特徴とする請求項１記載の薄膜半導体装置の製造方法。 - 【請求項３】 該化学気相成長により該ゲート絶縁膜の
膜中電荷が１×１０11〔ｑ／cm2 〕程度を超えない様に
制御されている事を特徴とする請求項１記載の薄膜半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26500195A JPH0982981A (ja) | 1995-09-19 | 1995-09-19 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26500195A JPH0982981A (ja) | 1995-09-19 | 1995-09-19 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982981A true JPH0982981A (ja) | 1997-03-28 |
Family
ID=17411198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26500195A Pending JPH0982981A (ja) | 1995-09-19 | 1995-09-19 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982981A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11103070A (ja) * | 1997-08-01 | 1999-04-13 | Sony Corp | 薄膜トランジスタ |
| US7510917B2 (en) | 1997-07-01 | 2009-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device and method of manufacturing the same |
-
1995
- 1995-09-19 JP JP26500195A patent/JPH0982981A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7510917B2 (en) | 1997-07-01 | 2009-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device and method of manufacturing the same |
| JPH11103070A (ja) * | 1997-08-01 | 1999-04-13 | Sony Corp | 薄膜トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7361577B2 (en) | Method of manufacturing semiconductor device | |
| EP0786819A4 (en) | PROCESS FOR THE PREPARATION OF A THIN FILM TRANSISTOR, PROCESS FOR THE PREPARATION OF AN ACTIVE MATRIX SUBSTRATE, AND LIQUID CRYSTAL DISPLAY | |
| KR20090003129A (ko) | 액정 표시 장치 | |
| TW200916931A (en) | Liquid crystal display device and electronic device provided with the same | |
| JPH0870128A (ja) | 薄膜トランジスタの製造方法および液晶表示装置 | |
| JP4382375B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3540262B2 (ja) | 薄膜トランジスタの製造方法及びそれを用いた表示装置の製造方法 | |
| JP2001274404A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH05304171A (ja) | 薄膜トランジスタ | |
| JP2000081642A (ja) | 液晶表示装置およびその製造方法 | |
| JPH0982981A (ja) | 薄膜半導体装置の製造方法 | |
| JP2659976B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JP3452679B2 (ja) | 薄膜トランジスタの製造方法、薄膜トランジスタおよび液晶表示装置 | |
| JPH0667203A (ja) | 液晶表示装置 | |
| JP2000332254A (ja) | 薄膜トランジスタ装置 | |
| JP2001230419A (ja) | 液晶表示装置の製造方法及び製造装置及び液晶表示装置 | |
| JP4104888B2 (ja) | 薄膜トランジスタ装置の製造方法 | |
| JP3749328B2 (ja) | 薄膜トランジスタの製造方法及び液晶ディスプレイの製造方法 | |
| CN100555587C (zh) | 低温多晶硅薄膜晶体管及其制造方法 | |
| US7782412B2 (en) | Method of fabricating liquid crystal display device with forming gate insulating layer by gas mixtures | |
| JPH10177968A (ja) | 薄膜素子、薄膜素子の形成方法、薄膜トランジスタの製造方法及び液晶表示装置の製造方法 | |
| JPH05206166A (ja) | 薄膜トランジスタ | |
| JPH10233514A (ja) | 薄膜トランジスタ | |
| JPH0661489A (ja) | 薄膜トランジスタの製造方法 | |
| JP2808132B2 (ja) | 相補形薄膜トランジスタ形成法 |