JPH0667203A

JPH0667203A - 液晶表示装置

Info

Publication number: JPH0667203A
Application number: JP22038492A
Authority: JP
Inventors: Yoshifumi Tsunekawa; 吉文恒川
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1992-08-19
Filing date: 1992-08-19
Publication date: 1994-03-11
Anticipated expiration: 2016-02-26
Also published as: JP3139154B2

Abstract

(57)【要約】【目的】液晶表示装置の高精細化に伴ない、画素は微細
化するが、この際付加容量の形成方法の工夫により、開
口率の減少を招くことなく容量の増大を実現し、高品質
の画像表示を可能とする。【構成】付加容量の容量値を、付加容量部の上・下各電
極に凹凸形状を設けることにより、表面積を増加させ、
結果として付加容量の増大を実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶表示装置に関し、特
にその表示品質の向上技術に関する。

【０００２】

【従来の技術】高度情報化社会をむかえ、薄型軽量のデ
ィスプレイの実現、量産化の要求が高まっている。その
中で、液晶ディスプレイ（以下ＬＣＤと記す。）は、最
も有力なディスプレイであり、さらに高精細化、高開口
率化といった要求が高まっている。

【０００３】ＬＣＤを大別すると、各画素に薄膜トラン
ジスタ（以下ＴＦＴと記す。）等非線形素子をスイッチ
ング素子として有するアクティブマトリックス型ＬＣＤ
（以下ＡＭ−ＬＣＤと記す。）と、行方向および列方向
に短冊状に透明な電極を形成した基板を液晶を介しては
り合わせ、各々の交差部を画素とする単純マトリックス
型ＬＣＤとがあるが、上記要求項目に対してはＡＭ−Ｌ
ＣＤが有望であることから、以下ＡＭ−ＬＣＤ特にＴＦ
Ｔを有するものについて説明する。

【０００４】図２に画素の構成を示す。同図（ａ）は、
１画素の等価回路であり、２０１はＴＦＴ、２０２は走
査線、２０３は信号線、２０４は画素容量であり、画素
の透明電極（同図（ｂ）の２０６）と対向基板の共通電
極間に液晶を挾みこむことで形成される。２０５は付加
容量であり、ＴＦＴが形成されている基板側に作り込ま
れている。ここでは、ＴＦＴのドレイン電極と前段の走
査線間に誘電体を挾みこむ構成で形成された例を示すが
新たに容量線を設けてドレイン電極間に形成してもよ
い。ただし開口率向上を考慮すれば前者の方が望まし
い。同図（ｂ）には平面図を示す。図中の番号は同図
（ａ）と共通なものについては同じ番号としている。同
図（ｃ）は同図（ｂ）のＩ−Ｉ部の断面構造である。番
号については同様である。

【０００５】ＬＣＤの表示は次のようである。あるタイ
ミングで走査線を選択し、ＴＦＴをオン状態にした後信
号線から選択された画素の画素容量および付加容量に、
画像情報を電圧として書き込む。そしてこの電圧が液晶
に印加されることになり画素容量領域の透過率が変化し
表示が行われる。

【０００６】この際、書き込まれた電圧は、画素に形成
された容量と、それに連なる抵抗値の積で決まる時定数
により放電されることから、容量値および抵抗値はでき
る限り大きい方が望ましいが、液晶の抵抗値を現在以上
に上げることは、技術的に困難度が高いことから、容量
値を上げることで対処することが必要となる。したがっ
て画素容量だけでは不十分な容量を前述の付加容量で補
うことになる。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
技術では以下の様な課題がある。

【０００８】前述の如く、ＬＣＤでは高精細化、高開口
率化といった要求があるが、これら要求を実現するに
は、開口率を維持しつつ画素ピッチを小さくすることが
要求されることになる。この画素ピッチの微細化という
点では、現在ビテオカメラに搭載されたり、液晶プロジ
ェクタに搭載されたりしている多結晶シリコン（以下ｐ
ｏｌｙ−ｓｉと記す。）でＴＦＴを形成したｐｏｌｙ−
ｓｉＬＣＤで特に厳しくなっている。たとえば対角の
０．７インチサイズで、１０万画素レベルの超小型ｐｏ
ｌｙ−ｓｉＬＣＤでは、その画素サイズは３０ミクロン
角程度となり、この大きさの画素内に、前述のＴＦＴ、
画素電極、付加容量、走査線、信号線を形成することに
なり、画素電極を除く各構成要素をいかにコンパクトに
するかが決め手となる。ｐｏｌｙ−ＳｉＬＣＤでは、ア
モルファスシリコンと異なり移動度が１０倍以上と大き
なｐｏｌｙ−ｓｉでＴＦＴを使用することから、駆動能
力のある素子を、小型に形成できる。また走査線、信号
線に関しても、使用材料の最適化ならびにシリンコンプ
ロセス装置の応用により、極細ラインの形成が可能とな
るが、１画素に形成される容量については、画素面積の
縮小にともない十分な値が画素容量だけでは得られず、
付加容量への依存度が高くなる。しかしながら無暗に付
加容量を増やすことは、その占有面積を大きくすること
に連がる。かつｐｏｌｙ−ＳｉＬＣＤでは、その付加容
量をＴＦＴを形成するｐｏｌｙ−Ｓｉを用いている。一
方ｐｌｏｙ−ｓｉはその光の透過率の点では、特に可視
光領域では、乏しく、占有面積の増大は、開口率の実質
的な減小となる。また開口率を考慮して付加容量の占め
る面積を小さくすると、保持特性が悪くなり、ＬＣＤの
表示において、コントラストが十分に得られない等の画
像表示特性上重大な問題となる。

【０００９】

【課題を解決するための手段】そこで本発明の液晶装置
は、上述の課題を解決するものであり、ＴＦＴおよびＴ
ＦＴのドレイン電極に接続された透明画素電極および付
加容量を１画素とし、マトリックス状に配置され、かつ
行方向に並ぶＴＦＴのゲート電極は走査線に接続され、
かつ列方向に並ぶＴＦＴのソース電極は信号線に接続さ
れてなる第１の基板と、共通電極が少なくとも形成され
ている第２の基板と、両基板間に液晶を挟持してなる液
晶表示装置において、該付加容量は、導電性非単結晶シ
リコン層で誘電体を挾みこんだ構造でありかつ、該導電
性非単結晶シリコン層は、第１の基板に垂直方向に、周
期的な凹凸形状を有することを特徴とする。

【００１０】

【実施例】本発明の１実施例の構造断面図を図１に示
し、それを形成する製造工程の説明図を図３に示す。以
下両図を用いて実施例を説明する。

【００１１】図１において、１０１はＴＦＴ部を、１０
２は付加容量部を示す。ＴＦＴは、ｐｏｌｙ−ＳｉＴＦ
Ｔであり、ソース、ドレイン、チャネルの各領域はｐｏ
ｌｙ−Ｓｉ層１０４であり、またソース、ドレイン領域
には、不純物がドーピングされており低抵抗化してあ
る。ゲート絶縁膜１０５は、二酸化シリコン（以下Ｓｉ
Ｏ₂ と記す。）、チッ化シリコン等で形成されている。
形成方法は熱酸化法、シラン系のガスを用いた化学的気
相成長法（以下ＣＶＤ法と記す。）等である。ゲート電
極１０６は、ここでは不純物をドーピングしたｐｏｌｙ
−Ｓｉ層を用いたが、以降の熱プロセスを低温化すれ
ば、低抵抗な金属、シリサイド膜等を使用してもよい。
１０７は層間絶縁膜であり、層間絶縁膜にコンタクトホ
ールを形成し、ＴＦＴ１０１のソース領域と、アルミニ
ウム等の金属とコンタクトをとり信号線１０８を形成
し、またドレイン領域とは、ＩＴＯ等の透明導電膜とコ
ンタクトをとり画素電極１０９としている。付加容量１
０２は、ＴＦＴのドレイン領域から引き出され、かつ不
純物をドーピングしたｐｏｌｙ−Ｓｉを容量の下側電極
とし、前述のゲート絶縁膜１０５を容量の誘電体膜と
し、また上側電極は、前述のゲート電極１０６により形
成され、材料的にもプロセス的にも負荷の少ない構成と
なっている。また容量部の上側電極は、前段の信号線あ
るいは新たに独立に容量線を設けることで形成する。ま
た本発明の構造では、付加容量１０２の上下電極は、接
合面積を稼ぐ目的で、基板に垂直方向に凹凸を形成して
ある。容量Ｃは一般に、誘電体の誘電率をε、真空誘電
率をε₀ 、誘電体の膜厚をｔ、接合面積をＳとすると、Ｃ＝ε・ε₀ ・Ｓ／ｔで表現され、同図に示すように凹凸を設けることでＳが
増大し、付加容量の増大することとなる。

【００１２】次に図３を用いて本発明を実現する上での
製造工程の１実施例を説明する。

【００１３】同図（ａ）〜（ｃ）がＴＦＴ部、同図
（ｄ）〜（ｆ）が付加容量部の製造工程であり、両部分
で共通の構成要素については同じ番号で示してある。

【００１４】最初に石英等透明絶縁膜基板３０１上にｐ
ｏｌｙ−Ｓｉ層３０２を形成する。その後付加容量形成
領域で、前述の如く、下側電極部で凸となる領域及びＴ
ＦＴ形成領域を、レジスト等でカバを施し、その他の部
分を、途中までエッチング除去する。さらに、付加容量
部の下側電極領域は低抵抗化の目的で、後にＴＦＴのド
レイン領域と同じ導電型となる不純物をドーピングす
る。［同図（ａ）、（ｂ）］。ここでエッチングは、凹
凸形状の側壁部にテーパーを形成することが、面積を増
大させることに有効なことから等方性のエッチングが望
ましいことから、ここではウェットエッチングとした。
またエッチング液は、硝酸およびフッ酸系のものとし
た。当然のことながら等方的にエッチングが可能ならド
ライエッチングの使用も可能である。加えて不純物のド
ーピングについては、画素のＴＦＴをＮチャネルタイプ
とする時には、ドーピング不純物としては、５族元素で
あるリンあるいはヒ素等を用い、イオン打ち込み法ある
いは熱拡散法によりドーピングを実施する。３０３はイ
オン打ち込み法の際のイオンビームを示す。またｐチャ
ネルタイプの時には、ホウ素等３族元素を使用する。こ
こではリンを不純物として用いた。

【００１５】次に、同図（ａ）（ｂ）に示したｐｏｌｙ
−Ｓｉを、所定の形状にパターニングした後ゲート絶縁
膜３０４を形成する。ここでは乾燥酸素雰囲気中で１０
００℃程度の温度での熱酸化法を用いて、ＳｉＯ₂ 膜を
形成したが、各種ＣＶＤ法によりＳｉＯ₂ 、ＳｉＮ等の
絶縁膜を形成してもよい。このゲート絶縁膜３０４は、
付加容量部の誘電体膜としても利用する。この時下側電
極には凹凸が形成されていることからＳｉＯ₂ 膜も同様
の形状となる。つづいて、ゲート電極３０５をゲート絶
縁膜上に形成する。ここでは前述のようにゲート電極３
０５材料としては、リンを１０²⁰ｃｍ^-3以上ドーピング
して低抵抗化したｐｏｌｙ−Ｓｉ膜を用いている。この
ゲート電極は、走査線としても用いていることに加え、
付加容量部の上側電極としても利用している。次に、Ｔ
ＦＴのソース・ドレイン領域３０７を形成するが、ここ
では、ゲート電極をイオン打ち込みのマスクとして用
い、不純物をドーピングした。３０６はイオン打ち込み
の際のイオンビームを示す。ここでは、付加容量の下側
電極の低抵抗化の際にも用いたリンをドーピングした。
ゲート電極をマスクとしていることから、ＴＦＴはセル
ファラインに形成されることになり、素子の微細化に有
利である。［同図（ｂ）（ｅ）］引き続き、層間絶縁膜３０８を形成した後、ソース・ド
レイン領域の不純物の活性化の為のアニールを施す。こ
の後コンタクトホールを形成し、ＴＦＴのソース領域か
ら、信号線３０９を、ドレイン領域から画素電極３１０
を形成する。ここで信号線３０９は、画素に書き込む情
報を、正確に書き込む為にも低抵抗の材料が望ましく、
Ａｌ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ等の材料が望まし
い。ここではＡｌ−Ｓｉ−Ｃｕとした。また画素電極３
１０は、透明導電性の材料であり、ここではＩＴＯとし
たが他の酸化インジウム、酸化スズ等の使用も可能であ
る。［同図（ｃ）（ｆ）］以上の様な工程により本発明
の実施例が実現される。従って、説明した様に、付加容
量部に凹凸を設けたことにより、従来例（図２）で示し
た様な平坦な場合と比較すると次のような付加容量の増
加が得られる。たとえば図５に示す如く、周期的にピッ
チがｌのノコギリ刃状とすると、基板となる角度をθと
すれば、表面積は１／ｃｏｓθ倍となる。よってθ＝４
５°の時は√２倍となり、θ＝６０°とすれば２倍の面
積となり、付加容量が増大することになる。したがっ
て、付加容量Ｃａは画素容量Ｃｐに並列に作り込まれて
いることから、画素全体の容量ＣｔはＣａ＋Ｃｐとな
り、凹凸形状とすることでＣｔの増大となり、容量に充
電された電位の放電に関与する時定数も大きくなり、画
素に書き込まれた電位が正確に保持されることになり、
ＬＣＤで表示される画質の向上が実現されることにな
る。

【００１６】次に本発明の別の実施例を、図４を用いて
説明する。図１との相違は、図１では凹凸形状を、下側
電極であるｐｏｌｙ−Ｓｉをエッチング加工して形成し
たが、図４では、ｐｏｌｙ−Ｓｉ膜下層に形成した。下
地透明絶縁膜４０３に凹凸を形成することで、ｐｏｌｙ
−Ｓｉをその上層に形成して結果的にｐｏｌｙ−Ｓｉを
凹凸形状としていることである。以降の工程は、図１、
図３で説明した内容と同じであるのでここでは省略す
る。表面積の増大に関しては、前述と全く同様な効果が
得られることは明白である。加えてプロセス的には、ｐ
ｏｌｙ−Ｓｉ層をエッチングする工程ではなく、下地膜
の加工であることから、再現性、量産性面において秀れ
たものとなる。さらに、ＴＦＴ、付加容量下層に絶縁膜
を形成したことにより、基板からの不純物の拡散をブロ
ックする効果があり、素子の信頼性も向上する。特にｐ
ｏｌｙ−ＳｉＴＦＴプロセスでは、４００℃以上のプロ
セス温度を必要とすることから、更に効果的である。

【００１７】

【発明の効果】以上説明した様に、本発明の液晶表示装
置は以下の様な効果を有するものである。

【００１８】１）付加容量部の構造を、ｐｏｌｙ−Ｓｉ
からなる上・下側電極を、凹凸形状としたことから、平
面構造のものと比較して、表面積が増大することから、
付加容量の容量値の増大がはかれる。

【００１９】２）したがって、１画素に形成される画素
の全容量の増大となる。

【００２０】３）故に、信号線から書き込まれた信号電
圧の保持特性が、容量増大に伴ない、放電に対する時定
数が長くなることにより、向上する。

【００２１】４）以上のことから、画像信号に対して忠
実な画像表示が得られ、画質が向上する。

【００２２】５）小さな占有面積でも容量が増大するこ
とができるので、開口率を犠牲にすることなく、高品質
な画像が得られる。

【００２３】６）プロセス上も、ｐｏｌｙ−Ｓｉ膜を凹
凸形状とするだけなので、再現性・量産性に秀れてい
る。

【００２４】７）加えて、下地透明絶縁膜を介して凹凸
を形成することにより素子全体の信号性が向上し、歩留
り向上、低コスト化が得られる。

【図面の簡単な説明】

【図１】本発明の実施例を示す構造断面図。

【図２】従来例の実施例を示す図。

【図３】本発明の実施例の製造工程図。

【図４】本発明の別の実施例を示す構造断面図。

【図５】本発明で用いる凹凸部の概念図。

【符号の説明】

１０１・２０１・４０１ＴＦＴ部１０２・２０５・４０２付加容量部１０３・３０１透明絶縁基板１０４・３０２ｐｏｌｙ−Ｓｉ層１０５・３０４ゲート絶縁膜１０６・３０５ゲート電極１０７・３０８層間絶縁膜１０８・２０３・３０９信号線１０９・２０６・３１０画素電極２０２走査線２０４画素容量３０３・３０６イオンビーム３０７ソース・ドレイン領域４０３下地透明絶縁膜

Claims

【特許請求の範囲】

【請求項１】薄膜トランジスタおよび該薄膜トランジス
タのドレイン電極に接続された透明画素電極および付加
容量を１画素とし、マトリックス状に配置され、かつ行
方向に並ぶ該薄膜トランジスタのゲート電極は走査線に
接続されまた列方向に並ぶ該薄膜トランジスタのソース
電極は、信号線に接続されてなる第１の基板と、共通電
極が少なくとも形成されている第２の基板と、両基板間
に液晶を挟持してなる液晶表示装置において、該付加容
量は、導電性非単結晶シリコン層で誘電体を挾みこんだ
構造でありかつ、該導電性非単結晶シリコン層は、該第
１の基板に垂直方向に周期的な凹凸形状を有ることを特
徴とする液晶表示装置。