KR100813413B1 - 액정표시소자 및 그 제조방법 - Google Patents

액정표시소자 및 그 제조방법 Download PDF

Info

Publication number
KR100813413B1
KR100813413B1 KR1020010062993A KR20010062993A KR100813413B1 KR 100813413 B1 KR100813413 B1 KR 100813413B1 KR 1020010062993 A KR1020010062993 A KR 1020010062993A KR 20010062993 A KR20010062993 A KR 20010062993A KR 100813413 B1 KR100813413 B1 KR 100813413B1
Authority
KR
South Korea
Prior art keywords
electrode
layer
storage electrode
gate insulating
storage
Prior art date
Application number
KR1020010062993A
Other languages
English (en)
Other versions
KR20030030714A (ko
Inventor
이동훈
김종일
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020010062993A priority Critical patent/KR100813413B1/ko
Publication of KR20030030714A publication Critical patent/KR20030030714A/ko
Application granted granted Critical
Publication of KR100813413B1 publication Critical patent/KR100813413B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134318—Electrodes characterised by their geometrical arrangement having a patterned common electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/40—Arrangements for improving the aperture ratio

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 개구율을 높일 수 있는 액정표시소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 액정표시소자는 기판 상에 형성되는 게이트라인과, 게이트라인 상에 형성되는 게이트절연막과, 게이트절연막 상에 소정간격을 두고 인접하는 다수의 반도체층과, 다수의 반도체층 상에 형성되는 스토리지전극과, 스토리지전극과 게이트절연막 상에 형성되는 보호층과, 보호층 상에 형성되는 화소전극을 구비한다.
본 발명에 의하면, 오목부와 볼록부를 갖는 요철형태의 스토리지전극이 형성된다. 이 오목부와 볼록부의 측벽부로 인해 스토리지전극면적이 증가함과 동시에 면적에 비례하는 스토리지 캐패시터의 용량값이 증대된다. 이 증대된 스토리지 캐패시터의 용량값을 종래와 동일하게 유지하면 스토리지전극의 면적이 감소된다. 이에 따라 감소되는 스토리지전극의 면적만큼 개구율이 증대된다.

Description

액정표시소자 및 그 제조방법{Liquid Crystal Display Device and Fabricating Method Thereof}
도 1은 종래의 액정표시소자를 나타내는 평면도.
도 2는 도 1에서 선 "A-A'"를 따라 절취한 액정표시소자를 나타내는 단면도.
도 3a 내지 도 3e는 도 2에 도시된 액정표시소자의 제조방법을 단계적으로 나타내는 단면도.
도 4는 본 발명의 제1 실시 예에 따른 액정표시소자를 나타내는 평면도.
도 5는 도 4에서 선 "B-B'"를 따라 절취한 액정표시소자를 나타내는 단면도.
도 6은 도 4에 도시된 스토리지전극 및 반도체층을 나타내는 사시도.
도 7a 내지 도 7e는 도 5에 도시된 액정표시소자의 제조방법을 단계적으로 나타내는 단면도.
도 8은 본 발명의 제2 실시 예에 따른 액정표시소자를 나타내는 단면도.
도 9a 내지 도 9i는 도 8에 도시된 액정표시소자의 제조방법을 단계적으로 나타내는 단면도.
도 10은 본 발명의 제3 실시 예에 따른 액정표시소자를 나타내는 단면도.
도 11a 내지 도 11g는 도 10에 도시된 액정표시소자의 제조방법을 나타내는 단면도.
도 12는 본 발명의 제4 실시 예에 따른 액정표시소자를 나타내는 평면도.
도 13은 도 12에서 선 "C-C'"를 따라 절취한 액정표시소자를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1,31 : 기판 2,32 : 게이트라인
4,34 : 데이터라인 6,36 : 게이트전극
8,38 : 소스전극 10,40 : 드레인전극
12,42 : 게이트절연막 14,44 : 활성층
16,46 : 오믹접촉층 18,48 : 보호층
20a,20b,50a,50b : 접촉홀 22,52 : 화소전극
본 발명은 액정표시소자에 관한 것으로, 특히 개구율을 높일 수 있는 액정표시소자 및 그 제조방법에 관한 것이다.
통상의 액정표시소자는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시소자는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 이 액정패널을 구동하기 위한 구동회로를 구비하게 된다. 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련되게 된다. 통상, 화소전극은 하부기판 상에 액정셀별로 형성되는 반면 공통전극은 상부기판의 전면에 일체화되어 형성되게 된다. 화소전극들 각각은 스위치 소자로 사용되는 박막 트랜지스터(Thin Film Transistor; TFT)에 접속되게 된다. 화소전극은 박막 트랜지스터를 통해 공급되는 데이터신호에 따라 공통전극과 함께 액정셀을 구동한다.
도 1 및 도 2를 참조하면, 액정표시장치의 하부기판(1)은 데이터라인(4)과 게이트라인(2)의 교차부에 위치하는 TFT(T)와, TFT(T)의 드레인전극(10)에 접속되는 화소전극(22)과, 화소전극(22)과 게이트라인(2)과의 중첩부분에 위치하는 스토리지 캐패시터(S)를 구비한다.
TFT(T)는 게이트라인(2)에 접속된 게이트전극(6), 데이터라인(4)에 접속된 소스전극(8) 및 제1 접촉홀(20a)을 통해 화소전극(22)에 접속된 드레인전극(10)으로 이루어진다. 또한, TFT(T)는 게이트전극(6)에 공급되는 게이트전압에 의해 소스전극(8)과 드레인전극(10)간에 채널을 형성하기 위한 반도체층(14,16)을 더 구비한다. 이러한 TFT(T)는 게이트라인(2)으로부터의 게이트신호에 응답하여 데이터라인(4)으로부터의 데이터신호를 선택적으로 화소전극(22)에 공급한다.
화소전극(22)은 데이터라인(4)과 게이트라인(2)에 의해 분할된 셀 영역에 위치하며 광투과율이 높은 투명전도성물질로 이루어진다. 이 화소전극(22)은 제1 접촉홀(20a)을 경유하여 공급되는 데이터신호에 의해 상부기판(도시하지 않음)에 형성되는 공통전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(1)과 상부기판(도시하지 않음) 사이에 위치하는 액정은 유전율이방성에 의해 회전하게 된다. 이에 따라, 광원으로부터 화소전극(22)을 경유하여 공급되는 광을 상부기판 쪽으로 투과되게 한다.
스토리지 캐패시터(S)는 화소전극(22)의 전압변동을 억제하는 역할을 하게 된다. 이러한 스토리지 캐패시터(S)는 게이트라인(2)과, 게이트절연막(12)을 사이에 두고 게이트라인(2)과 중첩된 스토리지전극(24)으로 형성된다. 이 스토리지전극(24)은 보호막(18) 상에 형성된 제2 접촉홀(20b)을 통해 화소전극(22)과 전기적으로 접속된다.
도 3a 내지 도 3e는 도 1에 도시된 액정표시소자의 제조방법을 단계적으로 나타내는 단면도이다.
도 3a를 참조하면, 기판(1) 상에 게이트전극(6) 및 게이트라인(2)이 형성된다.
게이트전극(6) 및 게이트라인(2)은 스퍼터링(sputtering) 등의 증착방법으로 알루미늄(Al) 또는 구리(Cu) 등을 증착한 후 패터닝함으로써 형성된다.
도 3b를 참조하면, 게이트절연막(12) 상에 활성층(14) 및 오믹접촉층(16)이 형성된다.
활성층(14) 및 오믹접촉층(16)은 게이트전극(6)을 덮도록 기판(1)상에 게이트절연막(12)을 형성한 후 제1 및 제2 반도체물질층을 적층하고 패터닝함으로써 형성된다.
게이트절연막(12)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition)로 증착하여 형성된다. 활 성층(14)은 제1 반도체물질층인 불순물이 도핑되지 않은 비정질실리콘으로 형성된다. 또한, 오믹접촉층(16)은 제2 반도체물질층인 N형 또는 P형의 불순물이 도핑되어진 비정질실리콘으로 형성된다.
도 3c를 참조하면, 게이트절연막(12) 상에 스토리지전극(24), 소스전극(8) 및 드레인전극(10)이 형성된다.
스토리지전극(24), 소스전극(8) 및 드레인전극(10)은 CVD방법 또는 스퍼터링(sputtering)방법으로 금속층을 전면 증착한 후 패터닝함으로써 형성된다. 소스전극(8) 및 드레인전극(10)을 패터닝한 후 게이트전극(6)과 대응하는 부분의 오믹접촉층(16)도 활성층(14)이 노출되게끔 패터닝된다. 이렇게 소스전극(8) 및 드레인전극(10)에 의해 노출되는 활성층(14)의 일부분은 채널의 역할을 하게 된다.
스토리지전극(24), 소스전극(8) 및 드레인전극(10)은 크롬(Cr) 또는 몰리브덴(Mo)등으로 형성된다.
도 3d를 참조하면, 게이트절연층(12)상에 보호층(18)이 형성된다.
보호층(18)은 스토리지전극(24), 소스전극(8) 및 드레인전극(10)을 덮도록 게이트절연층(12)상에 절연물질을 증착한 후 형성된다.
보호층(18)은 질화실리콘(SiNx), 산화실리콘(SiOx) 등의 무기절연물 또는 아크릴계(acryl)유기화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane) 등의 유기절연물로 형성된다.
보호층(18)에는 제1 및 제2 접촉홀(20a,20b)이 형성된다. 제1 접촉홀(20a)은 보호층(18)을 관통하게 형성되어 드레인전극(10)의 표면일부를 노출시킨다. 제2 접촉홀(20b)은 보호층(18)을 관통하게 형성되어 스토리지전극(24)의 표면일부를 노출시킨다.
도 3e를 참조하면, 보호층(18)상에 화소전극(22)이 형성된다.
화소전극(22)은 보호층(18) 상에 투명전도성물질을 증착한 후 패터닝함으로써 형성된다. 이러한 화소전극(22)은 제1 접촉홀(20a)을 통해 드레인전극(10)과 전기적으로 접촉되며, 제2 접촉홀(20b)을 통해 스토리지전극(24)과 전기적으로 접촉된다.
화소전극(22)은 투명전도성물질인 인듐-틴-옥사이드(Indium-Tin-Oxide : 이하 "ITO"라 함), 인듐-징크-옥사이드(Indium-Zinc-Oxide : 이하 "IZO"라 함) 또는 인듐-틴-징크-옥사이드(Indium-Tin-Zinc-Oxide : 이하 "ITZO"라 함) 중 어느 하나로 형성된다.
이러한 액정표시소자가 대형화되어 갈수록 화소전압을 안정적으로 유지하기 위한 스토리지 캐패시터값(Cst)은 더 증대되어야 한다. 그러나, 스토리지 캐패시터값(Cst)을 증대시키기 위해서 스토리지 캐패시터값(Cst)에 비례하는 스토리지전극(24)의 면적을 넓히게 되면 스토리지전극(24)이 차지하는 면적만큼 개구율이 감소하는 문제점이 있다.
따라서, 본 발명의 목적은 개구율을 높일 수 있는 액정표시소자 및 그 제조방법을 제공하는 데 있다.
상기 목적들을 달성하기 위하여, 본 발명에 따른 액정표시소자는 기판 상에 형성되는 게이트라인과, 게이트라인 상에 형성되는 게이트절연막과, 게이트절연막 상에 소정간격을 두고 인접하는 다수의 반도체층과, 다수의 반도체층 상에 형성되는 스토리지전극과, 스토리지전극과 게이트절연막 상에 형성되는 보호층과, 보호층 상에 형성되는 화소전극을 구비한다.
상기 스토리지전극은 반도체층 각각에 대응하는 볼록부와, 반도체층 사이의 오목한 부분에 위치하는 오목부를 구비하는 것을 특징으로 한다.
상기 반도체층은 게이트절연막 상에 형성되는 활성층과, 활성층과 동일패턴으로 형성되는 오믹접촉층을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시소자는 기판 상에 다층구조로 형성되는 요철형태의 신호라인과, 신호라인 상에 형성되는 게이트절연막과, 게이트절연막 상에 형성되는 스토리지전극과, 게이트절연막과 스토리지전극 상에 형성되는 보호층과, 보호층 상에 형성되는 화소전극을 구비한다.
상기 신호라인은 게이트라인인 것을 특징으로 한다.
상기 신호라인은 공통라인인 것을 특징으로 한다.
상기 요철형태의 볼록부는 다층 구조의 금속층 중 상층의 금속으로 형성되며, 요철형태의 오목부는 상층의 금속 이외의 금속으로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시소자의 제조방법은 기판 상에 게이트라인을 형성하는 단계와, 기판 상에 게이트절연막을 형성하는 단계와, 게이트절연막 상에 소정간격을 두고 인접하는 다수의 반도체층을 형성하는 단계와, 게이트절연막 상에 반도체층을 덮도록 스토리지전극을 형성하는 단계를 포함한다.
상기 액정표시소자의 제조방법은 스토리지전극을 덮도록 보호층을 형성하는 단계와, 보호층 상에 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 반도체층은 게이트절연막 상에 활성층을 형성하는 단계와, 활성층과 동일패턴으로 오믹접촉층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시소자의 제조방법은 기판 상에 다층구조로 형성되는 요철형태의 신호라인을 형성하는 단계와, 기판 상에 게이트절연막을 형성하는 단계와, 게이트절연막 상에 스토리지전극을 형성하는 단계와, 게이트절연막과 스토리지전극 상에 보호층을 형성하는 단계와, 보호층 상에 화소전극을 형성하는 단계를 포함한다.
상기 요철형태의 볼록부는 다층 구조의 금속층 중 상층의 금속으로 형성되며, 요철형태의 오목부는 상층의 금속 이외의 금속으로 형성되는 것을 특징으로 한다.
상기 다층구조의 금속층은 Mo/Al, Mo/Cu/Ti, Cr/Al/Mo, 또는 Ti/Al/Ti로 형성되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 13을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 4 및 도 5를 참조하면, 액정표시소자의 하부기판(31)은 데이터라인(34)과 게이트라인(32)의 교차부에 위치하는 TFT(T)와, TFT(T)의 드레인전극(40)에 접속되는 화소전극(52)과, 화소전극(52)과 이전단의 게이트라인(32)과 중첩부분에 위치하는 스토리지 캐패시터(S)를 구비한다.
TFT(T)는 게이트라인(32)에 접속된 게이트전극(36), 데이터라인(34)에 접속된 소스전극(38) 및 제1 접촉홀(50a)을 통해 화소전극(52)에 접속된 드레인전극(40)으로 이루어진다. 또한, TFT(T)는 게이트전극(36)에 공급되는 게이트전압에 의해 소스전극(38)과 드레인전극(40)간에 채널을 형성하기 위한 반도체층(44,46)을 더 구비한다. 이러한 TFT(T)는 게이트라인(32)으로부터의 게이트신호에 응답하여 데이터라인(34)으로부터의 데이터신호를 선택적으로 화소전극(52)에 공급한다.
화소전극(52)은 데이터라인(34)과 게이트라인(32)에 의해 분할된 셀 영역에 위치하며 광투과율이 높은 투명전도성물질로 이루어진다. 이 화소전극(52)은 제1 접촉홀(50a)을 경유하여 공급되는 데이터신호에 의해 상부기판(도시하지 않음)에 형성되는 공통전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(31)과 상부기판(도시하지 않음) 사이에 위치하는 액정은 유전율이방성 에 의해 회전하게 된다. 이에 따라, 광원으로부터 화소전극(52)을 경유하여 공급되는 광을 상부기판 쪽으로 투과되게 한다.
스토리지 캐패시터(S)는 화소전극(52)의 전압변동을 억제하는 역할을 하게 된다. 이러한 스토리지 캐패시터(S)는 게이트라인(32)과, 게이트절연막(42)을 사이에 두고 게이트라인(32)과 중첩되게 형성되는 스토리지전극(53)으로 이루어진다. 스토리지전극(54)은 보호막(48)에 형성된 제2 접촉홀(50b)을 통해 화소전극(52)과 전기적으로 접촉된다.
스토리지 캐패시터(S)영역의 게이트라인(32) 상에는 도 6에 도시된 바와 같이 반도체층(56)이 일정간격을 두고 형성된다. 반도체층(56)은 활성층(44) 및 오믹접촉층(46)으로 형성된다. 이 반도체층(56)과 대응되게 스토리지전극(54)은 오목부(54a) 및 볼록부(54b)를 갖게 형성된다. 이 스토리지전극(54)이 종래의 스토리지전극(24)과 동일면적으로 형성될 경우, 측벽부(54c)까지 스토리지전극(54)이 형성되어 스토리지 캐패시터(S)영역이 증대된다. 증대된 스토리지캐패시터(S)영역에 비례하여 스토리지 캐패시터(S)의 용량값이 종래보다 크게 형성된다. 이에 따라 스토리지캐패시터(S)의 용량값이 종래와 동일하게 스토리지캐패시터(S)를 형성하면 그 표면적이 줄어들어 개구율이 증대된다.
이를 상세히 설명하면, 게이트라인(32) 및 게이트전극(36)이 형성된 기판(31) 상에 4000Å두께로 게이트절연막(42)이 형성된다. 그런 다음, 게이트절연막(42) 상에 일정간격을 두고 다수의 반도체층(56)이 2000Å(=0.2㎛)두께로 형성되고, 이 반도체층(56)과 대응되게 오목부(54a) 및 볼록부(54b)를 갖는 스토리지전 극(54)이 형성된다.
게이트라인(32)과 스토리지전극(54) 사이에 반도체층(56)이 있을 때는 게이트라인(32)과 스토리지전극(54) 간격이 6000Å이며, 없을 때는 4000Å이다. 즉, 게이트라인(32)과 스토리지전극(54) 간격은 4000∼6000Å으로 평균 5000Å이 된다. 이는 종래의 활성층(44) 및 오믹접촉층(46)이 없을 때보다 1000Å으로 증가하여 게이트라인(32)과 스토리지전극(54) 간격이 약 25%정도 증가한다. 전극간격(d)이 약 25% 증가하면 수학식 1에 비례하여 스토리지 캐패시터(S)의 영역(A)이 약 25%이상 증가되어야 스토리지 캐패시터(S)의 용량값이 종래보다 크거나 같게 된다.
Figure 112001026169335-pat00001
이를 상세히 설명하면, 종래의 스토리지 캐패시터(S)의 면적은 14×95㎛2이고, 다수의 반도체층(56)이 약 1.5㎛선폭으로 패터닝하여 형성될 경우 이 다수의 반도체층(56)은 4×31개가 형성된다. 이 다수의 반도체층(56)에 대응되게 오목부(54a) 및 볼록부(54b)를 갖는 스토리지전극(54)이 형성된다. 이 다수의 반도체층(56) 한 개에 대응되는 스토리지전극(54)의 면적은 측벽부(54c)의 증가로 인해 약 0.4㎛가 증가하게 된다. 이에 따라, 전체 스토리지전극(54)의 면적은 {(14+4×0.4)×(95+31×0.4)}=1675.4㎛2이 된다. 이 스토리지전극(54)의 면적은 종래보다 {1675.4-(14×95)}=345.4㎛2 증가되어 약 25.9% 증가된다.
이와 동일하게 다수의 반도체층(56)이 약 1㎛선폭으로 패터닝하여 형성될 경우 이 반도체층(56)은 7×47개가 형성된다. 이 반도체층(56)에 대응되게 스토리지전극(54)은 오목부(54a) 및 볼록부(54b)를 갖게 형성된다. 스토리지전극(54)의 면적은 측벽부(54c)증가로 인해 약 1911.84㎛2 이 되어 종래보다 약 581.84㎛2 증가된다. 이로 인해 스토리지전극(54)의 면적은 약 43.7%정도 증가된다.
이와 같이 다수의 반도체층(56)의 선폭이 좁을수록 스토리지전극(54)의 면적이 증가함과 동시에 면적에 비례하는 스토리지 캐패시터의 용량값(C)이 커지게 된다. 스토리지 캐패시터의 용량값(C)을 종래의 스토리지 캐패시터의 용량값(C)으로 유지한다면 스토리지전극(54)의 면적이 감소되고, 이에 따라 감소되는 스토리지전극(54)의 면적만큼 개구율이 증대된다.
도 7a 내지 도 7e는 도 5에 도시된 액정표시소자의 제조방법을 단계적으로 나타내는 단면도이다.
도 7a를 참조하면, 기판(31) 상에 게이트전극(36) 및 게이트라인(32)이 형성된다.
게이트전극(36) 및 게이트라인(32)은 스퍼터링(sputtering) 등의 증착방법으로 알루미늄(Al), 몰리브덴(Mo) 또는 알루미늄-네오듐(AlNd)과 같은 합금 등을 증착한 후 패터닝함으로써 형성된다. 게이트전극(36) 및 게이트라인(32)을 형성하는 금속은 알루미늄(Al) 또는 몰리브덴(Mo)과 같은 단일 금속 이외에도 2층구조의 금속(Mo/Al) 또는 3층 구조의 금속(Mo/Cu/Ti, Cr/Al/Mo, Ti/Al/Ti)으로도 형성할 수 있다.
도 7b를 참조하면, 게이트절연막(42) 상에 활성층(44) 및 오믹접촉층(46)으로 이루어진 반도체층(56)이 형성된다.
TFT(T)영역의 활성층(44) 및 오믹접촉층(46)은 게이트전극(36)을 덮도록 기판(31)상에 게이트절연막(42)을 형성한 후 제1 및 제2 반도체층을 적층한 후 패터닝함으로써 형성된다.
스토리지캐패시터(S)영역의 반도체층(56)은 게이트라인(32)을 덮도록 기판(31) 상에 게이트절연막(42)을 형성한 후 TFT의 활성층(44) 및 오믹접촉층(46)과 동일한 제1 및 제2 반도체층을 적층하고 패터닝함으로써 형성된다.
스토리지캐패시터(S)영역의 반도체층패턴(56)은 일정간격을 두고 다수개 형성된다.
게이트절연막(42)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition)로 증착하여 형성된다. 활성층(44)은 제1 반도체물질층인 불순물이 도핑되지 않은 비정질실리콘으로 형성된다. 또한, 오믹접촉층(46)은 제2 반도체물질층인 N형 또는 P형의 불순물이 도핑되어진 비정질실리콘으로 형성된다.
도 7c를 참조하면, 게이트절연막(42) 상에 스토리지전극(54), 소스전극(38) 및 드레인전극(40)이 형성된다.
스토리지전극(54), 소스전극(38) 및 드레인전극(40)은 CVD방법 또는 스퍼터링(sputtering)방법으로 금속층을 전면 증착한 후 패터닝함으로써 형성된다. 소스 전극(38) 및 드레인전극(40)을 패터닝한 후 게이트전극(36)과 대응하는 부분의 오믹접촉층(46)도 활성층(44)이 노출되게끔 패터닝된다. 이렇게 소스전극(38) 및 드레인전극(40)에 의해 노출되는 활성층(44)의 일부분은 채널의 역할을 하게 된다.
스토리지전극(54)은 다수의 반도체층(56)과 대응되게 오목부(54a)와 볼록부(54b)를 갖도록 형성된다. 또한 스토리지전극(54)은 오목부(54a)와 볼록부(54b) 사이의 측벽부(54c)까지 형성되므로 스토리지전극(54)이 형성되는 면적이 넓어진다.
스토리지전극(54), 소스전극(38) 및 드레인전극(40)은 크롬(Cr) 또는 몰리브덴(Mo)등으로 형성된다. 이외에도 MoW, Mo/Al/Mo, Cr/Al/Cr, Mo/Al,Cr, Ti/Al/Ti 등으로도 형성될 수 있다.
도 7d를 참조하면, 게이트절연막(42)상에 보호층(48)이 형성된다.
보호층(48)은 스토리지전극(54), 소스전극(38) 및 드레인전극(40)을 덮도록 게이트절연막(42)상에 절연물질을 증착하여 형성된다.
스토리지전극(54) 상의 보호층(48)은 스토리지전극(54)과 대응되게 볼록부(48b)와 오목부(48a)가 주기적으로 반복되도록 형성된다. 또한 보호층(48)은 오목부(48a)와 볼록부(48b) 사이의 측벽부(48c)까지 형성된다.
보호층(48)은 질화실리콘(SiNx), 산화실리콘(SiOx) 등의 무기절연물 또는 아크릴계(acryl)유기화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane) 등의 유기절연물로 형성된다.
보호층(48)에는 제1 및 제2 접촉홀(50a,50b)이 형성된다.
제1 접촉홀(50a)은 보호층(48)을 관통하게 형성되어 드레인전극(40)의 표면 일부를 노출시킨다. 제2 접촉홀(50b)은 보호층(48)을 관통하게 형성되어 스토리지전극(54)의 표면일부를 노출시킨다.
도 7e를 참조하면, 보호층(48)상에 화소전극(52)이 형성된다.
화소전극(52)은 보호층(48) 상에 투명전도성 물질을 증착한 후 패터닝함으로써 형성된다. 화소전극(52)은 스토리지전극(54)과 대응되게 오목부(52a)와, 볼록부(52b) 및 측벽부(52c)를 가지도록 형성된다. 이러한 화소전극(52)은 제1 접촉홀(50a)을 통해 드레인전극(40)과 전기적으로 접촉되며 제2 접촉홀(50b)을 통해 스토리지전극(54)과 전기적으로 접촉된다.
화소전극(52)은 투명전도성물질인 ITO,IZO,ITZO 중 어느 하나로 형성된다.
도 8은 본 발명의 제2 실시 예에 따른 액정표시소자를 나타내는 단면도이다.
도 8을 참조하면, 액정표시소자는 도 5에 도시된 액정표시소자와 대비하여 다수의 반도체층 대신에 게이트라인(32)이 다수의 제2 금속층(35b)을 갖게 형성하여 이에 대응되게 스토리지전극(54)을 형성하는 것을 제외하고는 동일한 구성요소를 구비한다.
스토리지 캐패시터(S)는 화소전극(52)의 전압변동을 억제하는 역할을 하게 된다. 이러한 스토리지 캐패시터(S)는 게이트라인(32)과, 게이트절연막(42)을 사이에 두고 그 게이트라인(32)과 중첩되게 형성되며 보호막(48)에 형성된 제2 접촉홀(50b)을 통해 화소전극(52)과 전기적으로 접속되며 오목부(54a), 볼록부(54b) 및 측벽부(54c)를 갖는 스토리지전극(54)에 의해 형성되어진다.
게이트라인(32)은 제1 금속층(35a)과, 제1 금속층(35a) 상에 일정간격을 두고 형성되는 다수의 제2 금속층(35b)을 갖게 형성된다. 이 게이트라인(32)과 대응되게 스토리지전극(54)은 오목부(54a)와 볼록부(54b)를 갖게 형성된다. 또한 스토리지전극(54)은 오목부(54a)와 볼록부(54b) 사이의 측벽부(54c)까지 형성되어 종래보다 스토리지전극(54)의 면적이 증가함과 동시에 면적에 비례하는 스토리지 캐패시터의 용량값(C)도 증대된다. 이 스토리지 캐패시터의 용량값(C)을 종래와 동일하게 유지하면 스토리지전극(54)의 표면적을 줄일 수 있어 그만큼의 개구율을 높일 수 있다.
도 9a 내지 도 9i는 도 8에 도시된 액정표시소자의 제조방법을 단계적으로 나타내는 단면도이다.
도 9a를 참조하면, 기판(31) 상에 제1 및 제2 금속층(35a 및 35b)을 전면 증착한 후 포토레지스트(62)를 균일한 두께로 도포한다. 여기서, 제1 금속층(35a)은 알루미늄(Al) 또는 알루미늄-네오디늄(AlNd)으로 형성되며, 제2 금속층(35b)은 몰리브덴(M0)으로 형성된다. 게이트전극 및 게이트라인으로 형성되는 금속을 3층 구조의 금속(Mo/Cu/Ti, Cr/Al/Mo, Ti/Al/Ti)으로도 형성할 수 있다.
이 포토레지스트(62)의 상부에는 차단부(60a), 투과부(60b) 및 반투과부(60c)를 갖는 회절노광마스크(60)가 위치한다. 이 회절노광마스크(60)에 의해 자외선광을 포토레지스트(62)에 선택적으로 조사하여 노광한다.
도 9b를 참조하면, 포토레지스트(62)을 패터닝함으로써 포토레지스트패턴(64a)이 형성된다. TFT의 게이트전극이 형성될 부분의 포토레지 스트패턴(64a)은 최초 도포 두께를 갖는다. 스토리지 캐패시터(S)의 게이트라인이 형성될 부분의 포토레지스트패턴(64a)은 요철형태로 형성되고 볼록부는 최초 도포 두께를 갖으며 오목부는 최초 도포 두께의 10∼50%정도의 두께를 갖는다. 나머지 영역은 포토레지스트패턴(64a) 없이 제2 금속층(35b)이 노출되게 형성된다.
도 9c를 참조하면, 포토레지스트패턴(64a)을 마스크로 이용하여 노출된 제2 금속층(35b)과 제1 금속층(35a)을 습식식각 방법으로 제거하여 기판(31)이 노출되게 한다. 도 9d에 도시된 바와 같이 남아있는 포토레지스트패턴(64a)을 마스크로 이용하여 포토레지스트패턴(64a)의 오목부에 대응하는 제2 금속층(35b)을 건식식각함으로써 추후에 스토리지캐패시터영역(S)의 게이트라인이 형성될 영역의 포토레지스트패턴(64b)은 개구부와 볼록부를 갖게 형성된다. 또한 추후에 TFT영역의 게이트전극이 형성될 영역의 포토레지스트패턴(64b)은 볼록부를 갖게 형성된다. 이러한 포토레지스트패턴(64b)과 대응되게 게이트전극패턴 및 게이트라인패턴을 형성한 후 포토레지스트패턴(64b)을 제거하게 된다. 이에 따라, 도 9e에 도시된 바와 같이 게이트전극(36)과 게이트라인(32)이 형성된다.
게이트라인(32)은 제1 금속층(35a)과, 제1 금속층(35a) 상에 소정간격으로 이격되게 형성되는 다수의 제2 금속패턴(35b)으로 형성된다.
도 9f를 참조하면, 게이트절연막(42) 상에 활성층(44) 및 오믹접촉층(46)이 형성된다.
게이트절연막(42)은 기판(31) 상에 게이트전극(36) 및 게이트라인(32)을 덮도록 절연물질을 전면 증착하여 형성하게 된다. 스토리지캐패시터영역(S)상에 형성되는 게이트절연막(42)은 제2 금속층패턴(35b)과 대응되게 오목부(42a)와 볼록부(42b)를 포함한다.
활성층(44) 및 오믹접촉층(46)은 게이트절연막(42) 상에 제1 및 제2 반도체물질층을 증착한 후 패터닝함으로써 형성된다.
게이트절연막(42)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등의 절연물질을 PECVD로 증착하여 형성된다. 활성층(44)은 제1 반도체물질층인 불순물이 도핑되지 않은 비정질실리콘으로 형성된다. 오믹접촉층(46)은 제2 반도체물질층인 N형 또는 P형의 불순물이 도핑되어진 비정질실리콘으로 형성된다.
도 9g를 참조하면, 게이트절연막(42) 상에 스토리지전극(54), 소스전극(38) 및 드레인전극(40)이 형성된다.
스토리지전극(54), 소스전극(38) 및 드레인전극(40)은 CVD방법 또는 스퍼터링(sputtering)방법으로 금속층을 전면 증착한 후 패터닝함으로써 형성된다.
소스전극(38) 및 드레인전극(40)을 패터닝한 후 게이트전극(36)과 대응하는 부분의 오믹접촉층(46)도 활성층(44)이 노출되게끔 패터닝된다. 이렇게 소스전극(38) 및 드레인전극(40)에 의해 노출되는 활성층(44)의 일부분은 채널의 역할을 하게 된다.
스토리지전극(54)은 게이트절연막(42)과 대응되게 오목부(54a)와 볼록부(54b)를 포함한다. 또한 스토리지전극(54)은 오목부(54a)와 볼록부(54b) 사이의 측벽부(54c)를 포함하므로 스토리지전극(54)면적이 종래보다 넓어진다.
스토리지전극(54), 소스전극(38) 및 드레인전극(40)은 크롬(Cr) 또는 몰리브 덴(Mo)등으로 형성된다. 이외에도 MoW, Mo/Al/Mo, Cr/Al/Cr, Mo/Al/Cr, Ti/Al/Ti 등으로도 형성될 수 있다.
도 9h를 참조하면, 게이트절연막(42)상에 보호층(48)이 형성된다.
보호층(48)은 스토리지전극(54), 소스전극(38) 및 드레인전극(40)을 덮도록 게이트절연층(42)상에 절연물질을 증착하여 형성된다.
스토리지전극(54) 상의 보호층(48)은 스토리지전극(54)과 대응되게 볼록부(48b), 오목부(48a) 및 측벽부(48c)를 포함한다.
보호층(48)은 질화실리콘(SiNx), 산화실리콘(SiOx) 등의 무기절연물 또는 아크릴계(acryl)유기화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane) 등의 유기절연물로 형성된다.
보호층(48)에는 제1 및 제2 접촉홀(50a,50b)이 형성된다.
제1 접촉홀(50a)은 보호층(48)을 관통하게 형성되어 드레인전극(40)의 표면일부를 노출시킨다. 제2 접촉홀(50b)은 보호층(48)을 관통하게 형성되어 스토리지전극(54)의 표면일부를 노출시킨다.
도 9i를 참조하면, 보호층(48)상에 화소전극(52)이 형성된다.
화소전극(52)은 보호층(48) 상에 투명전도성 물질을 증착한 후 패터닝함으로써 형성된다. 화소전극(52)은 스토리지전극(54)과 대응되게 형성된 오목부(52a)와 볼록부(52b) 및 측벽부(52c)를 포함한다. 이러한 화소전극(52)은 제1 접촉홀(50a)을 통해 드레인전극(40)과 전기적으로 접촉되며 제2 접촉홀(50b)을 통해 스토리지전극(54)과 전기적으로 접촉된다.
화소전극(52)은 투명전도성물질인 ITO, IZO, ITZO 중 어느 하나로 형성된다.
도 10을 참조하면, 본 발명의 제3 실시 예에 따른 액정표시소자는 도 8에 도시된 액정표시소자와 대비하여 다수의 요철형태의 게이트라인(32)을 회절노광마스크(60)에 의해 형성하는 대신에 일반적인 포토마스크로 형성되는 것을 제외하고는 동일한 구성요소를 구비한다.
스토리지 캐패시터(S)는 전술한 바와 같이 화소전극(52)의 전압변동을 억제하는 역할을 하게 된다. 이러한 스토리지 캐패시터(S)는 게이트라인(32)과, 게이트절연막(42)을 사이에 두고 형성되는 스토리지전극(54)을 형성된다. 스토리지전극(54)은 제2 접촉홀(50b)을 통해 화소전극(52)과 전기적으로 접속됨과 아울러 도 11e에 도시된 바와 같이 오목부(54a), 볼록부(54b) 및 측벽부(54c)를 갖게 형성된다.
게이트라인(32)은 제1 금속층(35a)과, 제1 금속층(35a) 상에 일정간격을 사이에 두고 형성되는 다수의 제2 금속층(35b)으로 형성된다. 이 게이트라인(32)과 대응되게 스토리지전극(54)은 오목부(54a)와 볼록부(54b)를 갖게 형성된다. 또한 스토리지전극(54)은 오목부(54a)와 볼록부(54b)사이의 측벽부(54c)에도 형성되어 종래보다 스토리지전극(54)의 면적이 증가함과 동시에 면적에 비례하는 스토리지 캐패시터의 용량값(C)도 증대된다. 이 스토리지 캐패시터의 용량값(C)을 종래와 동일하게 유지한다면 스토리지전극(54)의 표면적은 감소되고 이에 따라 감소되는 스토리지전극(54)의 면적만큼 개구율을 높일 수 있다.
이러한 본 발명의 제3 실시 예에 따른 액정표시소자의 제조방법은 도 11a에 도시된 바와 같이 기판(31) 상에 제1 및 제2 금속층(35a 및 35b)을 전면 증착한 후 포토레지스트(62)를 균일한 두께로 도포한다. 이 포토레지스트(62)의 상부에는 차단부(60a), 투과부(60b)를 갖는 포토마스크(60)가 위치한다. 스토리지캐패시터(S)를 형성하는 포토마스크(60)의 외곽부는 제1 폭(D1)을 갖는 차단부가 형성되며, 스토리지캐패시터(S)를 형성하는 포토마스크(60)의 중앙부는 제1 폭(D1)보다 폭이 좁은 제2 폭(D2)을 갖는 차단부가 형성된다.
이러한 포토마스크(60)로 포토레지스트(62)를 패터닝함으로써 도 11b에 도시된 바와 같이 제1 내지 제3 포토레지스트패턴(64a,64b,64c)이 형성된다. 제1 포토레지스트패턴(64a)은 추후에 형성될 TFT의 게이트전극영역에 형성된다. 제3 포토레지스트패턴(64c)은 추후에 형성될 게이트라인의 외곽부에 제1 폭(P1)을 갖도록 형성된다. 제2 포토레지스트패턴(64b)은 추후에 형성될 게이트라인의 요철형태의 중앙부에 제1 폭(P1)보다 폭이 좁은 제2 폭(P2)을 갖도록 소정간격을 두고 다수개 형성된다. 제1 내지 제3 포토레지스트패턴(64a,64b,64c)을 제외한 나머지 영역에서는 제2 금속층(35b)이 노출되게 형성된다.
제1 내지 제3 포토레지스트패턴(64a,64b,64c)을 마스크로 이용하여 제2 금속층(35b)과 제1 금속층(35a)을 건식식각 방법으로 제거하게 된다. 식각속도는 인접한 포토레지스트패턴의 폭에 비례하여 포토레지스트패턴의 폭이 클수록 식각속도는 빨라진다. 즉, 제3 포토레지스트패턴(64c)과 인접한 영역에서는 제1 및 제2 금속층(35a,35b)이 식각된다면 제3 포토레지스트패턴(64c)보다 폭이 좁은 제2 포토레지스트패턴(64b)과 인접한 영역에서는 제1 금속층(35a)의 일부와 제2 금속층(35b)이 식각된다. 이 제1 내지 제3 포토레지스트패턴(64a 내지 64c)과 대응되게 게이트전극패턴 및 게이트라인패턴을 형성한 후 제1 내지 제3 포토레지스트패턴(64a 내지 64c)을 제거하게 된다. 이에 따라, 도 11c에 도시된 바와 같이 제1 금속층(35a) 상에 일정간격으로 이격되게 형성되는 다수의 제2 금속층(35b)으로 요철형태인 게이트라인(32)이 형성된다. 제1 포토레지스트패턴(64a)과 대응되는 부분에는 게이트전극(36)이 형성된다.
이러한 게이트전극(36) 및 게이트라인(32)을 덮도록 기판(31) 상에 게이트절연막(42)을 전면 형성한다. 게이트절연막(42) 상에 제1 및 제2 반도체물질을 증착한 후 패터닝하여 도 11d에 도시된 바와 같이 TFT영역내에 활성층(44) 및 오믹접촉층(46)이 형성된다. 게이트절연막(42) 상에 금속층을 증착한 후 패터닝하여 도 11e에 도시된 바와 같이 소스전극(38), 드레인전극(40) 및 스토리지전극(54)이 형성된다. 스토리지전극(54)은 게이트라인(32)과 대응되게 오목부(54a), 볼록부(54b) 및 측벽부(54c)를 포함한다. 측벽부(54c)로 인해 스토리지전극(54)의 면적은 종래보다 넓어진다.
그런 다음, 게이트절연막(42) 상에 보호막(48)을 전면 증착한 후 패터닝하여 도 11f에 도시된 바와 같이 제1 및 제2 접촉홀(50a,50b)을 형성한다. 이 보호막(48) 상에 투명전극성물질을 도포한 후 패터닝하여 도 11g에 도시된 바와 같이 화소전극(52)을 형성한다. 화소전극(52)은 스토리지전극(54)과 대응되게 오목부, 볼록부 및 측벽부를 포함한다.
도 12 및 도 13을 참조하면, 본 발명의 제4 실시 예에 따른 액정표시소자의 하부기판(31)은 데이터라인(34)과 게이트라인(32)의 교차부에 위치하는 TFT(T)와, TFT(T)의 드레인전극(40)에 접속되는 화소전극(52)과, 화소전극(52)의 중앙부를 가로방향으로 가로질러 형성되는 스토리지 캐패시터(S)를 구비한다.
TFT(T)는 게이트라인(32)에 접속된 게이트전극(36), 데이터라인(34)에 접속된 소스전극(38) 및 제1 접촉홀(50a)을 통해 화소전극(52)에 접속된 드레인전극(40)으로 이루어진다. 또한, TFT(T)는 게이트전극(36)에 공급되는 게이트전압에 의해 소스전극(38)과 드레인전극(40)간에 채널을 형성하기 위한 반도체층(44,46)을 더 구비한다. 이러한 TFT(T)는 게이트라인(32)으로부터의 게이트신호에 응답하여 데이터라인(34)으로부터의 데이터신호를 선택적으로 화소전극(52)에 공급한다.
화소전극(52)은 데이터라인(34)과 게이트라인(32)에 의해 분할된 셀 영역에 위치하며 광투과율이 높은 투명전도성물질로 이루어진다. 이 화소전극(52)은 제1 접촉홀(50a)을 경유하여 공급되는 데이터신호에 의해 상부기판(도시하지 않음)에 형성되는 공통전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(31)과 상부기판(도시하지 않음) 사이에 위치하는 액정은 유전율이방성에 의해 회전하게 된다. 이에 따라, 광원으로부터 화소전극(52)을 경유하여 공급되는 광을 상부기판 쪽으로 투과되게 한다.
스토리지 캐패시터(S)는 게이트절연막(42)을 사이에 두고 하부에 형성되는 공통라인(70)과, 상부에 형성되는 스토리지전극(54)을 구비한다. 이 스토리지전극(54)은 보호막(48)에 형성된 제2 접촉홀(50b)을 통해 화소전극(52)과 전기적으로 접촉되며 오목부(54a), 볼록부(54b) 및 측벽부(54c)를 갖게 형성된다.
공통라인(70)은 제1 금속층(35a)과, 제1 금속층(35a) 상에 일정간격을 사이에 두고 형성된 제2 금속층(35b)으로 이루어진다. 이 공통라인(70)과 대응되게 스토리지전극(54)은 오목부(54a), 볼록부(54b) 및 측벽부(54c)를 갖게 형성된다. 측벽부(54c)로 인하여 종래보다 스토리지전극(54)의 면적이 증가함과 동시에 면적에 비례하는 스토리지 캐패시터의 용량값(C)도 증대된다. 이 스토리지 캐패시터의 용량값(C)을 종래와 동일하게 유지한다면 스토리지전극(54)의 표면적이 감소되고 이에 따라 감소되는 스토리지전극(54)의 면적만큼 개구율을 높일 수 있다.
상술한 바와 같이, 본 발명에 따른 액정표시소자 및 그 제조방법은 오목부와 볼록부를 갖는 요철형태의 스토리지전극을 형성한다. 이 오목부와 볼록부 사이의 측벽부로 인해 스토리지전극면적이 증가함과 동시에 면적에 비례하는 스토리지 캐패시터의 용량값이 증대된다. 이 증대된 스토리지 캐패시터의 용량값을 종래와 동일하게 유지하면 스토리지전극의 면적이 감소된다. 이에 따라 감소되는 스토리지전극의 면적만큼 개구율이 증대된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (13)

  1. 기판 상에 형성되는 게이트라인과,
    상기 게이트라인 상에 형성되는 게이트절연막과,
    상기 게이트라인에 대응되는 상기 게이트절연막 상에 서로 이격되어 형성된 다수의 반도체층 패턴들과,
    상기 다수의 반도체층 상에 형성되는 스토리지전극과,
    상기 스토리지전극과 게이트절연막 상에 형성되는 보호층과,
    상기 보호층 상에 형성되고 상기 스토리지 전극과 전기적으로 연결된 화소전극을 구비하고,
    상기 반도체층 패턴들에 의해 상기 스토리지 전극에 요철이 형성되는 것을 특징으로 하는 액정표시소자.
  2. 제 1 항에 있어서,
    상기 스토리지전극은
    상기 반도체층 각각에 대응하는 볼록부와,
    상기 반도체층 사이의 오목한 부분에 위치하는 오목부를 구비하는 것을 특징으로 하는 액정표시소자.
  3. 제 2 항에 있어서,
    상기 반도체층은
    상기 게이트절연막 상에 형성되는 활성층과,
    상기 활성층과 동일패턴으로 형성되는 오믹접촉층을 구비하는 것을 특징으로 하는 액정표시소자.
  4. 기판 상에 정의된 화소 영역을 가로질러 제1 전극과 제1 전극 상에 형성된 다수의 전극 패턴들을 갖는 제2 전극을 포함하는 공통라인과,
    상기 공통라인 상에 형성되는 게이트절연막과,
    상기 공통라인에 대응되는 상기 게이트절연막 상에 형성되는 스토리지전극과,
    상기 게이트절연막과 상기 스토리지전극 상에 형성되는 보호층과,
    상기 보호층 상에 형성되고 상기 스토리지 전극과 전기적으로 연결된 화소전극을 구비하고,
    상기 전극 패턴들에 의해 상기 스토리지 전극에 요철이 형성되는 것을 특징으로 하는 액정표시소자.
  5. 삭제
  6. 삭제
  7. 제 4 항에 있어서,
    상기 스토리지전극은
    상기 전극 패턴들 각각에 대응하는 볼록부와,
    상기 전극 패턴들 사이의 오목한 부분에 위치하는 오목부를 구비하는 것을 특징으로 하는 액정표시소자.
  8. 기판 상에 게이트라인을 형성하는 단계와,
    상기 기판 상에 게이트절연막을 형성하는 단계와,
    상기 게이트라인에 대응되는 상기 게이트절연막 상에 서로 이격되어 다수의 반도체층 패턴들을 형성하는 단계와,
    상기 게이트절연막 상에 상기 반도체층을 덮도록 스토리지전극을 형성하는 단계를 포함하고,
    상기 반도체층 패턴들에 의해 상기 스토리지 전극에 요철이 형성되는 것을 특징으로 하는 액정표시소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 스토리지전극을 덮도록 보호층을 형성하는 단계와,
    상기 보호층 상에 상기 스토리지 전극과 전기적으로 연결된 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 반도체층은
    상기 게이트절연막 상에 활성층을 형성하는 단계와,
    상기 활성층과 동일패턴으로 오믹접촉층을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  11. 기판 상에 정의된 화소 영역을 가로질러 제1 전극과 제1 전극 상에 형성된 다수의 전극 패턴들을 갖는 제2 전극을 포함하는 공통라인 형성하는 단계와,
    상기 기판 상에 게이트절연막을 형성하는 단계와,
    상기 공통라인에 대응되는 상기 게이트절연막 상에 스토리지전극을 형성하는 단계와,
    상기 게이트절연막과 상기 스토리지전극 상에 보호층을 형성하는 단계와,
    상기 보호층 상에 화소전극을 형성하는 단계를 포함하고,
    상기 전극 패턴들에 의해 상기 스토리지 전극에 요철이 형성되는 것을 특징으로 하는 액정표시소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 스토리지전극은
    상기 전극 패턴들 각각에 대응하는 볼록부와,
    상기 전극 패턴들 사이의 오목한 부분에 위치하는 오목부를 구비하는 것을 특징으로 하는 액정표시소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 공통라인은 Mo/Al, Mo/Cu/Ti, Cr/Al/Mo 또는 Ti/Al/Ti로 형성되는 것을 특징으로 하는 액정표시소자의 제조방법.
KR1020010062993A 2001-10-12 2001-10-12 액정표시소자 및 그 제조방법 KR100813413B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010062993A KR100813413B1 (ko) 2001-10-12 2001-10-12 액정표시소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010062993A KR100813413B1 (ko) 2001-10-12 2001-10-12 액정표시소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20030030714A KR20030030714A (ko) 2003-04-18
KR100813413B1 true KR100813413B1 (ko) 2008-03-13

Family

ID=29564389

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010062993A KR100813413B1 (ko) 2001-10-12 2001-10-12 액정표시소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100813413B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10700150B2 (en) 2017-06-14 2020-06-30 Samsung Display Co., Ltd. Unit pixel and organic light emitting display device including the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0667203A (ja) * 1992-08-19 1994-03-11 Seiko Epson Corp 液晶表示装置
JPH0713196A (ja) * 1993-06-21 1995-01-17 Toshiba Corp アクティブマトリックス型液晶表示装置
JPH07294959A (ja) * 1994-04-27 1995-11-10 Seiko Instr Inc 光弁用半導体装置
KR20000040730A (ko) * 1998-12-19 2000-07-05 구본준 액정표시장치의 축적캐패시터 구조 및 그 제조방법
JP2001195010A (ja) * 2000-01-11 2001-07-19 Seiko Epson Corp 電気光学装置の製造方法及び電気光学装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0667203A (ja) * 1992-08-19 1994-03-11 Seiko Epson Corp 液晶表示装置
JPH0713196A (ja) * 1993-06-21 1995-01-17 Toshiba Corp アクティブマトリックス型液晶表示装置
JPH07294959A (ja) * 1994-04-27 1995-11-10 Seiko Instr Inc 光弁用半導体装置
KR20000040730A (ko) * 1998-12-19 2000-07-05 구본준 액정표시장치의 축적캐패시터 구조 및 그 제조방법
JP2001195010A (ja) * 2000-01-11 2001-07-19 Seiko Epson Corp 電気光学装置の製造方法及び電気光学装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10700150B2 (en) 2017-06-14 2020-06-30 Samsung Display Co., Ltd. Unit pixel and organic light emitting display device including the same
US11316002B2 (en) 2017-06-14 2022-04-26 Samsung Display Co., Ltd. Unit pixel and organic light emitting display device including the same

Also Published As

Publication number Publication date
KR20030030714A (ko) 2003-04-18

Similar Documents

Publication Publication Date Title
KR100456137B1 (ko) 액정표시장치의 어레이 기판 및 그의 제조방법
KR100499371B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100456151B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR101126396B1 (ko) 박막트랜지스터 어레이 기판 및 그 제조방법
JP5052880B2 (ja) 液晶表示装置及びその製造方法
KR101127836B1 (ko) 박막트랜지스터 기판의 제조 방법
KR100886241B1 (ko) 액정표시소자의 제조방법
US20070152242A1 (en) Thin film transistor array substrate and method of manufacturing the same
KR100710282B1 (ko) 박막트랜지스터 및 그 제조방법
US20110186844A1 (en) Display substrate and method of manufacturing the same
KR100869740B1 (ko) 액정표시소자 및 그 제조방법
KR100870522B1 (ko) 액정표시소자 및 그 제조방법
US7132688B2 (en) Thin film transistor substrate using a horizontal electric field and fabricating method thereof
KR20050035660A (ko) 액정표시패널 및 그 제조 방법
US6958788B2 (en) Liquid crystal display device and method of fabricating the same
KR101159388B1 (ko) 액정표시소자와 그 제조 방법
KR100813413B1 (ko) 액정표시소자 및 그 제조방법
KR20040064466A (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100773239B1 (ko) 액정표시장치 및 그 제조방법
KR100558718B1 (ko) 액정표시패널 및 그 제조 방법
KR20050055384A (ko) 액정표시패널 및 그 제조 방법
KR100625030B1 (ko) 액정표시소자의 제조방법
KR101116820B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR20080086158A (ko) 액정표시장치 및 그 제조방법
KR100486686B1 (ko) 액정표시장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20121228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160226

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180213

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20200219

Year of fee payment: 13