JPH098265A - 半導体装置 - Google Patents
半導体装置Info
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- JPH098265A JPH098265A JP15350695A JP15350695A JPH098265A JP H098265 A JPH098265 A JP H098265A JP 15350695 A JP15350695 A JP 15350695A JP 15350695 A JP15350695 A JP 15350695A JP H098265 A JPH098265 A JP H098265A
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Abstract
(57)【要約】
【目的】受光素子と信号処理回路とを有する半導体装置
において、チップ縮小化を達成するとともに、無駄な構
成要素を省略すること。 【構成】信号処理回路３と受光素子２とを、それぞれ半
導体基板１の表裏面に別々に形成している。これによ
り、それらを隣り合わせに形成している従来例のものに
比べて、チップ面積を大幅に削減できるようになる。さ
らに、発光素子からの光が、受光素子２の受光面１６に
のみ入射するようになって、それと反対の面である信号
処理回路の形成面に入射しないようになる。
において、チップ縮小化を達成するとともに、無駄な構
成要素を省略すること。 【構成】信号処理回路３と受光素子２とを、それぞれ半
導体基板１の表裏面に別々に形成している。これによ
り、それらを隣り合わせに形成している従来例のものに
比べて、チップ面積を大幅に削減できるようになる。さ
らに、発光素子からの光が、受光素子２の受光面１６に
のみ入射するようになって、それと反対の面である信号
処理回路の形成面に入射しないようになる。
Description
【０００１】
【産業上の利用分野】本発明は、受光素子とその信号処
理回路を備えた半導体装置に関する。
理回路を備えた半導体装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体装置としては、い
わゆるオプティカルＩＣと呼ばれ、発光ダイオード等と
組み合わせてフォトカプラ、フォトインタラプタ等に利
用されている。それらの断面構造を簡略化したものを図
６に示す。
わゆるオプティカルＩＣと呼ばれ、発光ダイオード等と
組み合わせてフォトカプラ、フォトインタラプタ等に利
用されている。それらの断面構造を簡略化したものを図
６に示す。
【０００３】図中、５１はシリコン基板などの半導体基
板、５２は図示しない発光素子（ＬＥＤ等）から入射さ
れる光信号を電気信号に変換する受光素子（フォトダイ
オード）、５３は受光素子５２からの出力信号を処理す
る信号処理回路（ＮＰＮ型トランジスタ）である。受光
素子５２と信号処理回路５３とは、半導体基板５１の同
一面上に隣り合わせに形成されている。
板、５２は図示しない発光素子（ＬＥＤ等）から入射さ
れる光信号を電気信号に変換する受光素子（フォトダイ
オード）、５３は受光素子５２からの出力信号を処理す
る信号処理回路（ＮＰＮ型トランジスタ）である。受光
素子５２と信号処理回路５３とは、半導体基板５１の同
一面上に隣り合わせに形成されている。
【０００４】なお、５４はＮ-型のエピタキシャル層、
５５はＰ+型の分離層、５６はＮ+型の埋込層、５７はＰ
+型のベース層、５８はＮ+型のエミッタ層、５９はＮ+
型のコレクタ用コンタクト層、６０はコレクタ直列抵抗
低減用のＮ+型のコレクタ補償層、６１は各電極、６２
は酸化膜、６３はアルミニウム（Ａｌ）などの遮光膜、
６４は層間絶縁膜、６５はＰＳＧなどのパシベーション
膜である。前述の電極６１は、信号処理回路５３のベー
ス電極、エミッタ電極およびコレクタ電極や、受光素子
５２のアノード電極（分離層５５上）およびカソード電
極である。
５５はＰ+型の分離層、５６はＮ+型の埋込層、５７はＰ
+型のベース層、５８はＮ+型のエミッタ層、５９はＮ+
型のコレクタ用コンタクト層、６０はコレクタ直列抵抗
低減用のＮ+型のコレクタ補償層、６１は各電極、６２
は酸化膜、６３はアルミニウム（Ａｌ）などの遮光膜、
６４は層間絶縁膜、６５はＰＳＧなどのパシベーション
膜である。前述の電極６１は、信号処理回路５３のベー
ス電極、エミッタ電極およびコレクタ電極や、受光素子
５２のアノード電極（分離層５５上）およびカソード電
極である。
【０００５】ちなみに、受光素子５２で発生する光電流
は、接合面積に比例するので、大きな光電流を出力させ
るためには受光素子５２の面積を大きくする必要があ
る。
は、接合面積に比例するので、大きな光電流を出力させ
るためには受光素子５２の面積を大きくする必要があ
る。
【０００６】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置のように、大面積を確保する必要のある受光
素子５２と信号処理回路５３とを半導体基板５１の同一
面上に隣り合わせとする構造では、チップ縮小化を図る
には信号処理回路５３の部分での高集積化しか対応でき
ず、近年ますます要求されるチップ縮小化に対応するの
に限界が生じてきており、ここに改良の余地がある。
半導体装置のように、大面積を確保する必要のある受光
素子５２と信号処理回路５３とを半導体基板５１の同一
面上に隣り合わせとする構造では、チップ縮小化を図る
には信号処理回路５３の部分での高集積化しか対応でき
ず、近年ますます要求されるチップ縮小化に対応するの
に限界が生じてきており、ここに改良の余地がある。
【０００７】また、発光素子からの入射光による信号処
理回路５３の誤動作を防止するためには、その上方に遮
光膜６３を形成しなければならないし、しかも、遮光膜
６３を形成するためには、各電極６１との絶縁を行う層
間絶縁膜６４が必要になるなど、これらがコストアップ
をもたらす要因となっている。
理回路５３の誤動作を防止するためには、その上方に遮
光膜６３を形成しなければならないし、しかも、遮光膜
６３を形成するためには、各電極６１との絶縁を行う層
間絶縁膜６４が必要になるなど、これらがコストアップ
をもたらす要因となっている。
【０００８】したがって、本発明は、受光素子と信号処
理回路とを有する半導体装置において、チップ縮小化を
達成できるようにするとともに、無駄な構成要素を省略
できるようにすることを目的としている。
理回路とを有する半導体装置において、チップ縮小化を
達成できるようにするとともに、無駄な構成要素を省略
できるようにすることを目的としている。
【０００９】
【課題を解決するための手段】本発明は、受光素子と、
それからの出力信号を処理する信号処理回路とを有する
半導体装置において、次のように構成する。
それからの出力信号を処理する信号処理回路とを有する
半導体装置において、次のように構成する。
【００１０】本発明の第１の半導体装置は、前記受光素
子が半導体基板の一面側に形成され、前記信号処理回路
が半導体基板の他面側において前記受光素子に対応して
形成されている。
子が半導体基板の一面側に形成され、前記信号処理回路
が半導体基板の他面側において前記受光素子に対応して
形成されている。
【００１１】本発明の第２の半導体装置は、前記受光素
子が、半導体基板そのものからなるアノード層と、半導
体基板の一面側に拡散形成されるカソード層と、カソー
ド層にコンタクトし半導体基板の一面上に形成される外
部引き出し用のカソード電極と、下記信号処理回路の分
離層にコンタクトし半導体基板の他面上に形成される外
部引き出し用のアノード電極とを有し、前記信号処理回
路が、半導体基板の他面上に積層形成されるエピタキシ
ャル層と、エピタキシャル層を島状に区分けする分離層
と、この島状のエピタキシャル層の内方に拡散形成され
る能動素子構成用の各拡散層と、各拡散層にコンタクト
される外部引き出し用の電極とを有し、かつ、前記受光
素子のカソード層と前記信号処理回路のエピタキシャル
層とが、半導体基板の厚み方向において、該カソード層
への入射光により生成されるキャリアが該エピタキシャ
ル層に到達しない間隔に離間されている。
子が、半導体基板そのものからなるアノード層と、半導
体基板の一面側に拡散形成されるカソード層と、カソー
ド層にコンタクトし半導体基板の一面上に形成される外
部引き出し用のカソード電極と、下記信号処理回路の分
離層にコンタクトし半導体基板の他面上に形成される外
部引き出し用のアノード電極とを有し、前記信号処理回
路が、半導体基板の他面上に積層形成されるエピタキシ
ャル層と、エピタキシャル層を島状に区分けする分離層
と、この島状のエピタキシャル層の内方に拡散形成され
る能動素子構成用の各拡散層と、各拡散層にコンタクト
される外部引き出し用の電極とを有し、かつ、前記受光
素子のカソード層と前記信号処理回路のエピタキシャル
層とが、半導体基板の厚み方向において、該カソード層
への入射光により生成されるキャリアが該エピタキシャ
ル層に到達しない間隔に離間されている。
【００１２】
【作用】本発明では、信号処理回路と受光素子とを、そ
れぞれ半導体基板の表裏面に別々に形成しているから、
それらを隣り合わせに形成している従来例のものに比べ
て、チップの面積を大幅に削減できるようになる。
れぞれ半導体基板の表裏面に別々に形成しているから、
それらを隣り合わせに形成している従来例のものに比べ
て、チップの面積を大幅に削減できるようになる。
【００１３】さらに、発光素子からの光が、受光素子の
受光面にのみ入射するようになって、それと反対側の面
である信号処理回路の形成面に入射しないようになるか
ら、従来のように信号処理回路部分に対して必要になっ
ていた遮光膜を省略できるようになる。
受光面にのみ入射するようになって、それと反対側の面
である信号処理回路の形成面に入射しないようになるか
ら、従来のように信号処理回路部分に対して必要になっ
ていた遮光膜を省略できるようになる。
【００１４】
【実施例】以下、本発明の詳細を図１ないし図５に示す
実施例に基づいて説明する。図１ないし図５は本発明の
一実施例にかかり、図１は、半導体装置の縦断面図、図
２は、半導体装置の製造過程を示す工程図、図３は、半
導体装置の実装状態の平面図、図４は、図３の（４）−
（４）線断面図、図５は、波長別の入射光の吸収量と深
さとの関係を表す図である。
実施例に基づいて説明する。図１ないし図５は本発明の
一実施例にかかり、図１は、半導体装置の縦断面図、図
２は、半導体装置の製造過程を示す工程図、図３は、半
導体装置の実装状態の平面図、図４は、図３の（４）−
（４）線断面図、図５は、波長別の入射光の吸収量と深
さとの関係を表す図である。
【００１５】図中、１は面方位（１１１）のＰ型のシリ
コン基板などの半導体基板、２は図示しない発光素子
（ＬＥＤ等）から入射される光信号を電気信号に変換す
る受光素子（フォトダイオード）、３は受光素子２から
の出力信号を処理する信号処理回路（ＮＰＮ型トランジ
スタ）である。
コン基板などの半導体基板、２は図示しない発光素子
（ＬＥＤ等）から入射される光信号を電気信号に変換す
る受光素子（フォトダイオード）、３は受光素子２から
の出力信号を処理する信号処理回路（ＮＰＮ型トランジ
スタ）である。
【００１６】受光素子２は、半導体基板１の表面側に、
また、信号処理回路３は、半導体基板１の裏面側にと、
別々に形成されている。なお、受光素子２と信号処理回
路３とは、表裏面で対応する領域にそれぞれ設けられて
いる。
また、信号処理回路３は、半導体基板１の裏面側にと、
別々に形成されている。なお、受光素子２と信号処理回
路３とは、表裏面で対応する領域にそれぞれ設けられて
いる。
【００１７】なお、４はＮ-型のエピタキシャル層、５
はＰ+型の分離層、６はＮ+型の埋込層、７はＰ+型のベ
ース層、８はＮ+型のエミッタ層、９はＮ+型のコレクタ
用コンタクト層、１０はコレクタ直列抵抗低減用のＮ+
型のコレクタ補償層、１１は各電極、１２は酸化膜、１
３はＰＳＧなどのパシベーション膜、１４はＮ+型のカ
ソード層である。前述の電極１１は、信号処理回路３の
ベース電極、エミッタ電極およびコレクタ電極や、受光
素子２のアノード電極（分離層５上）およびカソード電
極である。
はＰ+型の分離層、６はＮ+型の埋込層、７はＰ+型のベ
ース層、８はＮ+型のエミッタ層、９はＮ+型のコレクタ
用コンタクト層、１０はコレクタ直列抵抗低減用のＮ+
型のコレクタ補償層、１１は各電極、１２は酸化膜、１
３はＰＳＧなどのパシベーション膜、１４はＮ+型のカ
ソード層である。前述の電極１１は、信号処理回路３の
ベース電極、エミッタ電極およびコレクタ電極や、受光
素子２のアノード電極（分離層５上）およびカソード電
極である。
【００１８】次に、上記半導体装置の製造方法を図２の
（ａ）〜（ｃ）に示して簡単に説明する。
（ａ）〜（ｃ）に示して簡単に説明する。
【００１９】（１） 図２（ａ）を参照して、面方位
（１１１）のＰ型のシリコン基板からなる半導体基板１
の表面上の所要領域にアンチモン（Ｓｂ）を選択拡散す
ることにより、Ｎ+型の埋込層６を形成し、その後、気
相成長法によりＮ-型のエピタキシャル層４を成長させ
る。続いて、Ｎ-型のエピタキシャル層４の表面に熱酸
化膜を形成し、この熱酸化膜を利用してホウ素（Ｂ）を
選択拡散することによりＰ+型の分離層５を形成し、同
時に酸化膜１２を形成する。この際、半導体基板１の裏
面にホウ素（Ｂ）が拡散されないように保護用の膜（酸
化膜など）を同時に形成する。なお、受光素子２の感度
を特に必要としない場合であれば、半導体基板の裏面に
保護用の膜を形成しなくてもよい。
（１１１）のＰ型のシリコン基板からなる半導体基板１
の表面上の所要領域にアンチモン（Ｓｂ）を選択拡散す
ることにより、Ｎ+型の埋込層６を形成し、その後、気
相成長法によりＮ-型のエピタキシャル層４を成長させ
る。続いて、Ｎ-型のエピタキシャル層４の表面に熱酸
化膜を形成し、この熱酸化膜を利用してホウ素（Ｂ）を
選択拡散することによりＰ+型の分離層５を形成し、同
時に酸化膜１２を形成する。この際、半導体基板１の裏
面にホウ素（Ｂ）が拡散されないように保護用の膜（酸
化膜など）を同時に形成する。なお、受光素子２の感度
を特に必要としない場合であれば、半導体基板の裏面に
保護用の膜を形成しなくてもよい。
【００２０】（２） 図２（ｂ）を参照して、フォトリ
ソグラフィ技術により、表裏両面の酸化膜１２に対して
コレクタ補償層１０と受光素子２のカソード層１４の開
口をそれぞれ行い、この酸化膜１２をそれぞれマスクと
してリン（Ｐ）の不純物を拡散することにより、両層１
０，１４の形成を同時に行う。
ソグラフィ技術により、表裏両面の酸化膜１２に対して
コレクタ補償層１０と受光素子２のカソード層１４の開
口をそれぞれ行い、この酸化膜１２をそれぞれマスクと
してリン（Ｐ）の不純物を拡散することにより、両層１
０，１４の形成を同時に行う。
【００２１】（３） 図２（ｃ）を参照して、選択拡散
技術により、前記したＰ+型のベース層７と、Ｎ+型のエ
ミッタ層８およびコレクタ用のＮ+型のコレクタ用コン
タクト層９とを順次形成する。この際、受光素子２が形
成される面には、不純物が拡散されないように、半導体
基板の裏面に保護用の酸化膜を形成しておく。そして、
フォトリソグラフィ技術により、酸化膜１２に受光素子
２と信号処理回路３との各電極１１のコンタクトホール
１５を同時に開口し、信号処理回路３の形成面、受光素
子２の形成面の順でアルミニウム（Ａｌ）蒸着を行い、
電極１１を形成する。最後に、信号処理回路３の形成面
にのみＣＶＤ法によりパシベーション膜１３を形成す
る。
技術により、前記したＰ+型のベース層７と、Ｎ+型のエ
ミッタ層８およびコレクタ用のＮ+型のコレクタ用コン
タクト層９とを順次形成する。この際、受光素子２が形
成される面には、不純物が拡散されないように、半導体
基板の裏面に保護用の酸化膜を形成しておく。そして、
フォトリソグラフィ技術により、酸化膜１２に受光素子
２と信号処理回路３との各電極１１のコンタクトホール
１５を同時に開口し、信号処理回路３の形成面、受光素
子２の形成面の順でアルミニウム（Ａｌ）蒸着を行い、
電極１１を形成する。最後に、信号処理回路３の形成面
にのみＣＶＤ法によりパシベーション膜１３を形成す
る。
【００２２】以上、図２（ａ）〜（ｃ）の処理の後は、
周知の技術を用いて受光素子２のカソード電極１１にの
み金（Ａｕ）バンプ処理を施し、ダイシングプロセスに
より、半導体ウエハからチップＡの状態に切り出す。最
後に、図３および図４に示すように、このチップＡをフ
レーム２０において受光素子２の受光面１６に対応した
開口窓２１ａを有するアイランド部２１にダイボンディ
ングし、フレーム２０の各リード端子２３と信号処理回
路３のベース、エミッタ、コレクタの各電極１１および
受光素子２のアノード電極１１とをワイヤー２４により
接続する。また、チップ裏面の受光素子２のカソード電
極１１は、アイランド部２１に直接接合されており、ワ
イヤー２４により信号処理回路３のベース電極１１等に
接続される。
周知の技術を用いて受光素子２のカソード電極１１にの
み金（Ａｕ）バンプ処理を施し、ダイシングプロセスに
より、半導体ウエハからチップＡの状態に切り出す。最
後に、図３および図４に示すように、このチップＡをフ
レーム２０において受光素子２の受光面１６に対応した
開口窓２１ａを有するアイランド部２１にダイボンディ
ングし、フレーム２０の各リード端子２３と信号処理回
路３のベース、エミッタ、コレクタの各電極１１および
受光素子２のアノード電極１１とをワイヤー２４により
接続する。また、チップ裏面の受光素子２のカソード電
極１１は、アイランド部２１に直接接合されており、ワ
イヤー２４により信号処理回路３のベース電極１１等に
接続される。
【００２３】ところで、上述した半導体装置では、チッ
プにおいて受光素子２の形成面を発光素子の光出射面側
に向けた状態で使用される。そのため、図４に示すよう
に、発光素子からの光が、チップ裏面側の受光素子２の
受光面１６にのみ入射することになり、チップ表面側の
信号処理回路３には、光が入射されなくなるので、信号
処理回路３の誤動作が避けられるようになる。
プにおいて受光素子２の形成面を発光素子の光出射面側
に向けた状態で使用される。そのため、図４に示すよう
に、発光素子からの光が、チップ裏面側の受光素子２の
受光面１６にのみ入射することになり、チップ表面側の
信号処理回路３には、光が入射されなくなるので、信号
処理回路３の誤動作が避けられるようになる。
【００２４】ここで、チップ裏面側の受光素子２からの
入射光による、チップ表面側の信号処理回路３への影響
を考える。ここでは、生成電子の９９％が消滅すれば、
前述の影響がないものとする。
入射光による、チップ表面側の信号処理回路３への影響
を考える。ここでは、生成電子の９９％が消滅すれば、
前述の影響がないものとする。
【００２５】（１）半導体基板であるシリコン基板への
入射光の侵入長ｘは、 ｘ＝（−１／α）・ｌｎ（ｎ／ｎ0） 、 ｎ＝ｎ0・ｅ
-αx で表される。但し、αは光の吸収係数、ｎ0は生成電子
濃度、ｎはｘ点での電子濃度である。
入射光の侵入長ｘは、 ｘ＝（−１／α）・ｌｎ（ｎ／ｎ0） 、 ｎ＝ｎ0・ｅ
-αx で表される。但し、αは光の吸収係数、ｎ0は生成電子
濃度、ｎはｘ点での電子濃度である。
【００２６】ここで、一般に使用される最大波長のレー
ザ光、例えばλ＝９５０ｎｍ、α＝４００の光の侵入長
ｘは、（−１／４００）・ｌｎ０．０１≒０．０１２と
なる。つまり、ｘ＝１２０μｍとなる。但し、欠陥等、
再結合中心がない理想的なシリコン基板であると仮定し
ている。ちなみに、波長別の入射光の吸収量と深さとの
関係を図５に示している。
ザ光、例えばλ＝９５０ｎｍ、α＝４００の光の侵入長
ｘは、（−１／４００）・ｌｎ０．０１≒０．０１２と
なる。つまり、ｘ＝１２０μｍとなる。但し、欠陥等、
再結合中心がない理想的なシリコン基板であると仮定し
ている。ちなみに、波長別の入射光の吸収量と深さとの
関係を図５に示している。
【００２７】（２）光により生成されたキャリア（電
子）が再結合して消滅するまでに拡散する距離（拡散
長：Ｌｎ）は、Ｌｎ＝√（Ｄｎ・τｎ）で表される。但
し、Ｄｎは拡散係数、τｎはライフタイムである。
子）が再結合して消滅するまでに拡散する距離（拡散
長：Ｌｎ）は、Ｌｎ＝√（Ｄｎ・τｎ）で表される。但
し、Ｄｎは拡散係数、τｎはライフタイムである。
【００２８】今、仮にτｎ＝２０μｓｅｃ（熱シミュレ
ーション後の実測値）、電子の拡散係数Ｄｎ＝１０ｃｍ
2／ｓｅｃとすれば、Ｌｎ≒１４１μｍとなる。
ーション後の実測値）、電子の拡散係数Ｄｎ＝１０ｃｍ
2／ｓｅｃとすれば、Ｌｎ≒１４１μｍとなる。
【００２９】したがって、生成キャリアが到達する最長
の距離は、シリコン基板の入射表面からｘ＋Ｌｎ＝２６
１μｍとなる。これは、あくまでも、理想的なシリコン
基板を仮定して算出しているから、実際には、種々の条
件によりこれほど大きくはならない。
の距離は、シリコン基板の入射表面からｘ＋Ｌｎ＝２６
１μｍとなる。これは、あくまでも、理想的なシリコン
基板を仮定して算出しているから、実際には、種々の条
件によりこれほど大きくはならない。
【００３０】これに対して、一般に使用されるチップの
厚は４００μｍ前後であるため、結局、裏面から入射し
た光により生成されたキャリアが表面デバイスへ到達す
るようなことはなく、裏面側の受光素子２からの入射光
が原因で表面側の信号処理回路３を誤動作させる心配は
ないと言える。逆に言えば、入射光の波長により異なる
生成キャリアの到達距離を考慮して、半導体基板１の厚
さを設定すればよいことになる。
厚は４００μｍ前後であるため、結局、裏面から入射し
た光により生成されたキャリアが表面デバイスへ到達す
るようなことはなく、裏面側の受光素子２からの入射光
が原因で表面側の信号処理回路３を誤動作させる心配は
ないと言える。逆に言えば、入射光の波長により異なる
生成キャリアの到達距離を考慮して、半導体基板１の厚
さを設定すればよいことになる。
【００３１】なお、上述した実施例では、説明を簡単に
するために、信号処理回路３を単一のトランジスタで構
成したものとしているが、これに限定されるものではな
く、種々な回路（能動素子など）で構成することができ
る。また、多層配線構造としたものも本発明に含まれる
ことは勿論である。
するために、信号処理回路３を単一のトランジスタで構
成したものとしているが、これに限定されるものではな
く、種々な回路（能動素子など）で構成することができ
る。また、多層配線構造としたものも本発明に含まれる
ことは勿論である。
【００３２】
【発明の効果】以上のように、本発明では、受光素子と
信号処理回路とを半導体基板の表裏面に別々に形成して
いるから、従来の回路構成のままで、デバイス特性を損
なうことなく、チップサイズを大幅に縮小できるように
なる。さらに、信号処理回路部分に対する遮光の必要が
なくなるため、従来では必要な層間絶縁膜や遮光膜に関
する形成プロセスを省略できるようになり、大幅なコス
トダウンが図れる。
信号処理回路とを半導体基板の表裏面に別々に形成して
いるから、従来の回路構成のままで、デバイス特性を損
なうことなく、チップサイズを大幅に縮小できるように
なる。さらに、信号処理回路部分に対する遮光の必要が
なくなるため、従来では必要な層間絶縁膜や遮光膜に関
する形成プロセスを省略できるようになり、大幅なコス
トダウンが図れる。
【図１】本発明の一実施例にかかる半導体装置の構造を
示す縦断面図
示す縦断面図
【図２】同装置の製造過程を示す工程図
【図３】同装置の実装状態の平面図
【図４】図３の（４）−（４）線断面図
【図５】波長別の入射光の吸収量と深さとの関係を表す
図
図
【図６】従来の半導体装置の構造を示す縦断面図
１ 半導体基板 ２ 受光素子 ３ 信号処理回路 ４ エピタキシャル層 ５ 分離層 ６ 埋込層 ７ ベース層 ８ エミッタ層 １０ コレクタ補償層 １１ 電極 １２ 酸化膜 １４ カソード層 １５ パシベーション膜 １６ 受光素子の受光面 ２０ フレーム
Claims (2)
- 【請求項１】 受光素子と、それからの出力信号を処理
する信号処理回路とを有する半導体装置であって、 前記受光素子が半導体基板の一面側に形成され、前記信
号処理回路が半導体基板の他面側において前記受光素子
に対応して形成されている、ことを特徴とする半導体装
置。 - 【請求項２】 受光素子と、それからの出力信号を処理
する信号処理回路とを有する半導体装置であって、 前記受光素子が、半導体基板そのものからなるアノード
層と、半導体基板の一面側に拡散形成されるカソード層
と、カソード層にコンタクトし半導体基板の一面上に形
成される外部引き出し用のカソード電極と、下記信号処
理回路の分離層にコンタクトし半導体基板の他面上に形
成される外部引き出し用のアノード電極とを有し、 前記信号処理回路が、半導体基板の他面上に積層形成さ
れるエピタキシャル層と、エピタキシャル層を島状に区
分けする分離層と、この島状のエピタキシャル層の内方
に拡散形成される能動素子構成用の各拡散層と、各拡散
層にコンタクトされる外部引き出し用の電極とを有し、 かつ、前記受光素子のカソード層と前記信号処理回路の
エピタキシャル層とが、半導体基板の厚み方向におい
て、該カソード層への入射光により生成されるキャリア
が該エピタキシャル層に到達しない間隔に離間されてい
る、ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15350695A JPH098265A (ja) | 1995-06-20 | 1995-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15350695A JPH098265A (ja) | 1995-06-20 | 1995-06-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098265A true JPH098265A (ja) | 1997-01-10 |
Family
ID=15564046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15350695A Pending JPH098265A (ja) | 1995-06-20 | 1995-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017169220A1 (ja) * | 2016-03-30 | 2017-10-05 | ソニー株式会社 | 受光装置、撮像装置および電子機器 |
-
1995
- 1995-06-20 JP JP15350695A patent/JPH098265A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017169220A1 (ja) * | 2016-03-30 | 2017-10-05 | ソニー株式会社 | 受光装置、撮像装置および電子機器 |
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