JPH0981111A - 画像表示制御装置 - Google Patents
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- JPH0981111A JPH0981111A JP7237280A JP23728095A JPH0981111A JP H0981111 A JPH0981111 A JP H0981111A JP 7237280 A JP7237280 A JP 7237280A JP 23728095 A JP23728095 A JP 23728095A JP H0981111 A JPH0981111 A JP H0981111A
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- 238000000034 method Methods 0.000 claims description 10
- 239000000872 buffer Substances 0.000 abstract description 20
- 238000010586 diagram Methods 0.000 description 12
- 230000015654 memory Effects 0.000 description 12
- 239000003086 colorant Substances 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
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- G09G5/39—Control of the bit-mapped memory
- G09G5/399—Control of the bit-mapped memory using two or more bit-mapped memories, the operations of which are switched in time, e.g. ping-pong buffers
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/42—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of patterns using a display memory without fixed position correspondence between the display memory contents and the display position on the screen
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 複数のパターンの各々の画像データを全て読
み出し、多様な画像表示を行うことができる画像表示制
御装置を提供する。 【解決手段】 １水平走査期間内にオフセットレジスタ
１０および垂直方向カウンタ２の値に基づいて選択した
背景画面の表示すべき１ライン分のデータをＶＲＡＭ４
から読み出すためのアドレスおよび制御信号を順次発生
する第１記憶装置制御回路１１と、ＶＲＡＭ４から読み
出された１ライン分の画像データを二つのバッファにて
交互に記録するとともに交互に読み出す画像データ処理
部１２とを備える。
み出し、多様な画像表示を行うことができる画像表示制
御装置を提供する。 【解決手段】 １水平走査期間内にオフセットレジスタ
１０および垂直方向カウンタ２の値に基づいて選択した
背景画面の表示すべき１ライン分のデータをＶＲＡＭ４
から読み出すためのアドレスおよび制御信号を順次発生
する第１記憶装置制御回路１１と、ＶＲＡＭ４から読み
出された１ライン分の画像データを二つのバッファにて
交互に記録するとともに交互に読み出す画像データ処理
部１２とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、パーソナ
ルコンピューターやビデオゲーム機などの画面スクロー
ル表示などが行えるようにした機器に用いられる画像表
示制御装置に関する。
ルコンピューターやビデオゲーム機などの画面スクロー
ル表示などが行えるようにした機器に用いられる画像表
示制御装置に関する。
【０００２】
【従来の技術】図９は、画像表示制御装置の基本構成例
を示したブロック図である。画像データメモリ５４に
は、表示画面よりも大きな範囲で画像が格納されてい
る。アドレス発生回路５３は、水平カウンタ５１及び垂
直カウンタ５２からのカウンタ値を受け取り、前記画像
データメモリ５４に対するアドレスを発生する。即ち、
両カウンタ５１，５２によって画面上の走査位置を判断
し、当該位置に表示すべき画像データを読み出すべく、
画像データメモリ５４にアドレスを与える。画像データ
メモリ５４は、前記アドレスに格納されているデータを
カラールックアップテーブル５５に出力する。カラール
ックアップテーブル５５は、前記データを入力し、当該
データに基づくＲＧＢ信号を出力する。
を示したブロック図である。画像データメモリ５４に
は、表示画面よりも大きな範囲で画像が格納されてい
る。アドレス発生回路５３は、水平カウンタ５１及び垂
直カウンタ５２からのカウンタ値を受け取り、前記画像
データメモリ５４に対するアドレスを発生する。即ち、
両カウンタ５１，５２によって画面上の走査位置を判断
し、当該位置に表示すべき画像データを読み出すべく、
画像データメモリ５４にアドレスを与える。画像データ
メモリ５４は、前記アドレスに格納されているデータを
カラールックアップテーブル５５に出力する。カラール
ックアップテーブル５５は、前記データを入力し、当該
データに基づくＲＧＢ信号を出力する。
【０００３】このような基本的な構成を有する画像表示
制御装置では、複数のパターンを重ねて表示したり、独
立に移動させるためには、画像データメモリ５４及びア
ドレス発生回路５３を前記パターンの数に対応した数だ
け備える必要があった。特に、画像データメモリ５４は
比較的高価であるため、これを複数備えることは、装置
の高額化を招来するという問題があった。
制御装置では、複数のパターンを重ねて表示したり、独
立に移動させるためには、画像データメモリ５４及びア
ドレス発生回路５３を前記パターンの数に対応した数だ
け備える必要があった。特に、画像データメモリ５４は
比較的高価であるため、これを複数備えることは、装置
の高額化を招来するという問題があった。
【０００４】一方、特公平３−７９７３３号公報におけ
る「コンピュータにおける任意パターンのスクロール方
式」によれば、一つの画像データメモリを用いて複数の
パターンを表示することが可能である。
る「コンピュータにおける任意パターンのスクロール方
式」によれば、一つの画像データメモリを用いて複数の
パターンを表示することが可能である。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の方法では、画像データメモリから画像データを読み
出す前に、各パターン毎に設けられたアドレス演算回路
のアクティブ信号を表示優先順位決定回路が判断して優
先順位の決定を行っている。このため、複数のパターン
が重なって表示される場合に、優先順位の最も高いパタ
ーンの画像データしか読み出さないことになる。従っ
て、画像データに透明の属性を持たせて優先順位の高い
パターンが透明なら次に優先順位の高いパターンを表示
させるという処理をドット単位で行うことができず、パ
ーソナルコンピューターやビデオゲーム機などにおける
画像処理には向かないという欠点がある。
来の方法では、画像データメモリから画像データを読み
出す前に、各パターン毎に設けられたアドレス演算回路
のアクティブ信号を表示優先順位決定回路が判断して優
先順位の決定を行っている。このため、複数のパターン
が重なって表示される場合に、優先順位の最も高いパタ
ーンの画像データしか読み出さないことになる。従っ
て、画像データに透明の属性を持たせて優先順位の高い
パターンが透明なら次に優先順位の高いパターンを表示
させるという処理をドット単位で行うことができず、パ
ーソナルコンピューターやビデオゲーム機などにおける
画像処理には向かないという欠点がある。
【０００６】本発明は、上記の事情に鑑み、複数のパタ
ーンの各々の画像データを全て読み出し、多様な画像表
示を行うことができる画像表示制御装置を提供すること
を目的とする。
ーンの各々の画像データを全て読み出し、多様な画像表
示を行うことができる画像表示制御装置を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】本発明の画像表示制御装
置は、複数のパターンの画像データを記憶する第１記憶
装置と、前記の各パターンの切り出し開始位置を示す値
が格納されるオフセットレジスタと、水平走査方向のド
ットをカウントする水平方向カウンタと、垂直走査方向
のラインをカウントする垂直方向カウンタと、１水平走
査期間内に前記オフセットレジスタおよび前記垂直方向
カウンタの値に基づいて選択したパターンの表示すべき
１ライン分のデータを前記第１記憶装置から読み出すた
めのアドレスおよび制御信号を順次発生する第１記憶装
置制御回路と、読み出された１ライン分の画像データを
記憶する容量を有する２組の第２記憶装置と、前記第１
記憶装置から読み出した画像データを表示のドットに対
応する前記第２記憶装置のアドレスに書き込む第２記憶
装置書込回路と、前記水平方向カウンタの値に応じて前
記第２記憶装置に格納されているデータを読み出す第２
記憶装置読出回路と、１水平走査期間ごとに前記２組の
第２記憶装置で交互に書込動作と読出動作とを行わせる
ように前記第２記憶装置書込回路および第２記憶装置読
出回路を制御する制御回路とを備えていることを特徴と
する。
置は、複数のパターンの画像データを記憶する第１記憶
装置と、前記の各パターンの切り出し開始位置を示す値
が格納されるオフセットレジスタと、水平走査方向のド
ットをカウントする水平方向カウンタと、垂直走査方向
のラインをカウントする垂直方向カウンタと、１水平走
査期間内に前記オフセットレジスタおよび前記垂直方向
カウンタの値に基づいて選択したパターンの表示すべき
１ライン分のデータを前記第１記憶装置から読み出すた
めのアドレスおよび制御信号を順次発生する第１記憶装
置制御回路と、読み出された１ライン分の画像データを
記憶する容量を有する２組の第２記憶装置と、前記第１
記憶装置から読み出した画像データを表示のドットに対
応する前記第２記憶装置のアドレスに書き込む第２記憶
装置書込回路と、前記水平方向カウンタの値に応じて前
記第２記憶装置に格納されているデータを読み出す第２
記憶装置読出回路と、１水平走査期間ごとに前記２組の
第２記憶装置で交互に書込動作と読出動作とを行わせる
ように前記第２記憶装置書込回路および第２記憶装置読
出回路を制御する制御回路とを備えていることを特徴と
する。
【０００８】これによれば、１水平走査期間内におい
て、前記２組の第２記憶装置の一方においては、各パタ
ーンの画像データの１水平走査線分の画像データの読出
が行われ、これと同時に、前記２組の第２記憶装置の他
方においては、次の１水平走査線分の画像データの書込
が行われる。即ち、２組の第２記憶装置を備え、一方の
リード動作中に他方のライト動作を行うことにより、前
記リード動作において、各パターンの画像データを順に
読み出すことができ、この順に行う読み出し動作で、例
えば、透明コードのデータは書き込まないとする処理を
行うことにより、優先順位の高いパターンが透明なら次
に優先順位の高いパターンを表示させるという処理等が
可能となる。また、オフセットレジスタの値を逐次変更
していくことにより、複数の画面を独立してスクロール
させることもできる。
て、前記２組の第２記憶装置の一方においては、各パタ
ーンの画像データの１水平走査線分の画像データの読出
が行われ、これと同時に、前記２組の第２記憶装置の他
方においては、次の１水平走査線分の画像データの書込
が行われる。即ち、２組の第２記憶装置を備え、一方の
リード動作中に他方のライト動作を行うことにより、前
記リード動作において、各パターンの画像データを順に
読み出すことができ、この順に行う読み出し動作で、例
えば、透明コードのデータは書き込まないとする処理を
行うことにより、優先順位の高いパターンが透明なら次
に優先順位の高いパターンを表示させるという処理等が
可能となる。また、オフセットレジスタの値を逐次変更
していくことにより、複数の画面を独立してスクロール
させることもできる。
【０００９】前記オフセットレジスタの値による各パタ
ーンの切り出し開始位置から切り出しのＸ方向のサイズ
を示す値が格納されるＸ方向レジスタと、前記オフセッ
トレジスタの値による各パターンの切り出し開始位置か
ら切り出しのＹ方向のサイズを示す値が格納されるＹ方
向レジスタと、切り出されたパターンのディスプレイ上
での表示開始位置を示す値が格納される始点レジスタと
を備えるとともに、前記第１記憶装置制御回路は、前記
始点レジスタの値と前記オフセットレジスタの値と前記
垂直方向カウンタの値と前記Ｙサイズレジスタの値とに
基づいて選択したパターンの表示すべき１ライン分のデ
ータを前記第１記憶装置から読み出すためのアドレスお
よび制御信号を順次発生するように構成されていてもよ
い。
ーンの切り出し開始位置から切り出しのＸ方向のサイズ
を示す値が格納されるＸ方向レジスタと、前記オフセッ
トレジスタの値による各パターンの切り出し開始位置か
ら切り出しのＹ方向のサイズを示す値が格納されるＹ方
向レジスタと、切り出されたパターンのディスプレイ上
での表示開始位置を示す値が格納される始点レジスタと
を備えるとともに、前記第１記憶装置制御回路は、前記
始点レジスタの値と前記オフセットレジスタの値と前記
垂直方向カウンタの値と前記Ｙサイズレジスタの値とに
基づいて選択したパターンの表示すべき１ライン分のデ
ータを前記第１記憶装置から読み出すためのアドレスお
よび制御信号を順次発生するように構成されていてもよ
い。
【００１０】これにより、Ｘ方向レジスタおよびＹ方向
レジスタによって或るパターンの一部の画像（例えば、
小さな飛行機の絵）を切り出し、当該一部の画像の仮想
的な平面座標系上の配置位置を決定する始点レジスタ値
を適宜（例えは、数フレーム毎に）変更することによ
り、ディスプレイ上で前記飛行機の絵を動かすことが可
能となる。また、オフセットレジスタの値を、或るパタ
ーンの他の一部の画像（例えば、ヘリコプターの絵）の
開始位置に合わせた値に変更することにより、前記表示
中の飛行機を、ヘリコプターの絵に瞬時に変更できる。
更に、或るパターンから切り出すサイズをディスプレイ
サイズよりも広く設定し、この広く切り出された画像を
前記飛行機の画像よりも優先順位の低い画像とし、この
画像のディスプレイ表示開始位置を示す始点レジスタの
値を書き換えることにより、飛行機の背景をスクロール
表示させることが可能となる。
レジスタによって或るパターンの一部の画像（例えば、
小さな飛行機の絵）を切り出し、当該一部の画像の仮想
的な平面座標系上の配置位置を決定する始点レジスタ値
を適宜（例えは、数フレーム毎に）変更することによ
り、ディスプレイ上で前記飛行機の絵を動かすことが可
能となる。また、オフセットレジスタの値を、或るパタ
ーンの他の一部の画像（例えば、ヘリコプターの絵）の
開始位置に合わせた値に変更することにより、前記表示
中の飛行機を、ヘリコプターの絵に瞬時に変更できる。
更に、或るパターンから切り出すサイズをディスプレイ
サイズよりも広く設定し、この広く切り出された画像を
前記飛行機の画像よりも優先順位の低い画像とし、この
画像のディスプレイ表示開始位置を示す始点レジスタの
値を書き換えることにより、飛行機の背景をスクロール
表示させることが可能となる。
【００１１】前記複数のパターンの表示優先順位を示す
値が格納される優先順位レジスタを備えるとともに、前
記第１の記憶装置制御回路は、前記優先順位レジスタの
値に基づいて前記複数のパターンの読み出し順序を制御
するように構成されていてもよい。
値が格納される優先順位レジスタを備えるとともに、前
記第１の記憶装置制御回路は、前記優先順位レジスタの
値に基づいて前記複数のパターンの読み出し順序を制御
するように構成されていてもよい。
【００１２】これにより、一旦読み出した複数のパター
ンの画像データを優先順位に従って並び変えるといった
処理は不要となり、前記優先順位レジスタの内容を書き
換えるだけで順位に従って画像データが読み出される。
ンの画像データを優先順位に従って並び変えるといった
処理は不要となり、前記優先順位レジスタの内容を書き
換えるだけで順位に従って画像データが読み出される。
【００１３】前記第１記憶装置はＲＡＭポートとシリア
ルポートの両方を有する記憶装置であり、前記第１記憶
装置制御回路は、ＣＰＵの指令に基づいて第１記憶装置
のＲＡＭポートに対して書込動作を行うとともに、ＲＡ
Ｍポートにシリアルポートへの転送命令を与えて前記シ
リアルポートから前記パターンの画像データを出力させ
るように構成されていてもよい。
ルポートの両方を有する記憶装置であり、前記第１記憶
装置制御回路は、ＣＰＵの指令に基づいて第１記憶装置
のＲＡＭポートに対して書込動作を行うとともに、ＲＡ
Ｍポートにシリアルポートへの転送命令を与えて前記シ
リアルポートから前記パターンの画像データを出力させ
るように構成されていてもよい。
【００１４】このように、ＲＡＭポートとシリアルポー
トの両方を有する第１記憶装置を用いることにより、第
１記憶装置制御回路は、上記第１記憶装置に転送命令を
与えるだけで自動的にシリアルポートから画像データが
出力され、この画像データ出力のために第１記憶装置制
御回路が拘束される時間が少なくなるので、当該第１記
憶装置制御回路を介してＣＰＵが前記第１記憶装置に新
しい画像データを記憶させるための時間を多く得ること
ができ、新しい画像データを短時間で第１記憶装置に記
憶させることができる。
トの両方を有する第１記憶装置を用いることにより、第
１記憶装置制御回路は、上記第１記憶装置に転送命令を
与えるだけで自動的にシリアルポートから画像データが
出力され、この画像データ出力のために第１記憶装置制
御回路が拘束される時間が少なくなるので、当該第１記
憶装置制御回路を介してＣＰＵが前記第１記憶装置に新
しい画像データを記憶させるための時間を多く得ること
ができ、新しい画像データを短時間で第１記憶装置に記
憶させることができる。
【００１５】第１記憶装置内の画像データ領域の分割方
法および各パターンに対応する画像データ領域を指定す
る値を格納する画像モード設定レジスタを備えるととも
に、前記第１の記憶装置制御回路は、前記画像モード設
定レジスタの値に基づいて第１記憶装置へのアドレス信
号および制御信号を生成するように構成されていてもよ
い。
法および各パターンに対応する画像データ領域を指定す
る値を格納する画像モード設定レジスタを備えるととも
に、前記第１の記憶装置制御回路は、前記画像モード設
定レジスタの値に基づいて第１記憶装置へのアドレス信
号および制御信号を生成するように構成されていてもよ
い。
【００１６】例えば、画像データ領域を４分割し、第１
分割領域〜第４分割領域を設定した場合において、前記
画像モード設定レジスタが無いときには、優先順位に従
って前記４つの領域の各々から順に画像データが取り出
されることになるため、画面上に或る二つの同じ絵を表
示しようとするときには、例えば、第１分割領域と第２
分割領域の二つの画像データ領域においてそれぞれ同じ
絵の画像データを格納しておく必要がある。しかし、上
記の画像モード設定レジスタを備えることにより、例え
ば、画像データ領域の分割数を２とし、各パターンに対
応する画像データ領域の指定として、第１分割領域を第
１パターン及び第２パターン兼用、第２分割領域を第３
パターン及び第４パターン兼用のごとく行うことによ
り、第１分割領域から一つの画像部分を２度読み出し
て、画面上に或る二つの同じ絵を表示するといった処理
が可能となる。また、画像データ領域の分割数を２と
し、第１分割領域と第２分割領域とのドット当たりのデ
ータ量を異ならせ、一方の領域を文字用、他方の領域を
絵用として用いるといったことも可能となる。
分割領域〜第４分割領域を設定した場合において、前記
画像モード設定レジスタが無いときには、優先順位に従
って前記４つの領域の各々から順に画像データが取り出
されることになるため、画面上に或る二つの同じ絵を表
示しようとするときには、例えば、第１分割領域と第２
分割領域の二つの画像データ領域においてそれぞれ同じ
絵の画像データを格納しておく必要がある。しかし、上
記の画像モード設定レジスタを備えることにより、例え
ば、画像データ領域の分割数を２とし、各パターンに対
応する画像データ領域の指定として、第１分割領域を第
１パターン及び第２パターン兼用、第２分割領域を第３
パターン及び第４パターン兼用のごとく行うことによ
り、第１分割領域から一つの画像部分を２度読み出し
て、画面上に或る二つの同じ絵を表示するといった処理
が可能となる。また、画像データ領域の分割数を２と
し、第１分割領域と第２分割領域とのドット当たりのデ
ータ量を異ならせ、一方の領域を文字用、他方の領域を
絵用として用いるといったことも可能となる。
【００１７】
（実施の形態１）以下、この発明の第１の実施の形態を
図に基づいて説明する。
図に基づいて説明する。
【００１８】図１は、この実施の形態の画像表示制御装
置の概略構成を示したブロック図である。
置の概略構成を示したブロック図である。
【００１９】水平方向カウンタ１は、１ドット表示期間
を示すドットクロック（ＣＬＫ）をカウントする。この
カウント値は、水平帰線期間を含む１水平期間の水平方
向のドット表示位置に対応するデータとなる。また、水
平方向カウンタ１は、カウント値が１周（水平帰線期間
を含む１水平期間に対応）するごとに、垂直カウントイ
ネーブル信号を出力する。
を示すドットクロック（ＣＬＫ）をカウントする。この
カウント値は、水平帰線期間を含む１水平期間の水平方
向のドット表示位置に対応するデータとなる。また、水
平方向カウンタ１は、カウント値が１周（水平帰線期間
を含む１水平期間に対応）するごとに、垂直カウントイ
ネーブル信号を出力する。
【００２０】垂直方向カウンタ２は、前記の水平方向カ
ウンタ１から垂直カウントイネーブル信号を受けるごと
にドットクロックをカウントする。このカウント値は、
垂直帰線期間を含む１画面表示期間の垂直方向のドット
表示位置に対応するデータとなるものである。
ウンタ１から垂直カウントイネーブル信号を受けるごと
にドットクロックをカウントする。このカウント値は、
垂直帰線期間を含む１画面表示期間の垂直方向のドット
表示位置に対応するデータとなるものである。
【００２１】ＶＲＡＭ（第１記憶装置）４には、表示画
面よりも大きな範囲のパターン（以下、背景画像とい
う）が複数個格納されている。図２（ａ）は、ＶＲＡＭ
４に格納されている複数の背景画面および表示画面を概
念的に示した説明図である。この実施の形態では、背景
画面数を４つとしている。図の方形領域１３ａ，１３
ｂ，１３ｃ，１３ｄがそれぞれ背景画面に対応する。ま
た、方形領域１３ａ，１３ｂ，１３ｃ，１３ｄ中の小方
形領域１４ａ，１４ｂ，１４ｃ，１４ｄがそれぞれ表示
画面に対応する。表示画面とは、背景画面中から切り出
されて図示しないディスプレイ上に表示される画像部分
である。図中の“×”印は、切り出しの開始点を示すも
のであり、各背景画面ごとに設定される。また、図２
（ｂ）は、４つの背景画面の優先順位を示している。図
中手前側の方が優先順位が高い。
面よりも大きな範囲のパターン（以下、背景画像とい
う）が複数個格納されている。図２（ａ）は、ＶＲＡＭ
４に格納されている複数の背景画面および表示画面を概
念的に示した説明図である。この実施の形態では、背景
画面数を４つとしている。図の方形領域１３ａ，１３
ｂ，１３ｃ，１３ｄがそれぞれ背景画面に対応する。ま
た、方形領域１３ａ，１３ｂ，１３ｃ，１３ｄ中の小方
形領域１４ａ，１４ｂ，１４ｃ，１４ｄがそれぞれ表示
画面に対応する。表示画面とは、背景画面中から切り出
されて図示しないディスプレイ上に表示される画像部分
である。図中の“×”印は、切り出しの開始点を示すも
のであり、各背景画面ごとに設定される。また、図２
（ｂ）は、４つの背景画面の優先順位を示している。図
中手前側の方が優先順位が高い。
【００２２】オフセットレジスタ１０は、第１レジスタ
部１０ａ〜第４レジスタ部１０ｄを備えている。第１レ
ジスタ部１０ａには、第１の背景画面における前記切り
出しの開始点を示す値が格納され、第２レジスタ部１０
ｂには、第２の背景画面における前記切り出しの開始点
を示す値が格納され、第３レジスタ部１０ｃには、第３
の背景画面における前記切り出しの開始点を示す値が格
納され、第４レジスタ部１０ｄには、第４の背景画面に
おける前記切り出しの開始点を示す値が格納されてい
る。これらのレジスタ部１０ａ〜１０ｄ内の値は、第１
記憶装置制御回路１１に出力される。
部１０ａ〜第４レジスタ部１０ｄを備えている。第１レ
ジスタ部１０ａには、第１の背景画面における前記切り
出しの開始点を示す値が格納され、第２レジスタ部１０
ｂには、第２の背景画面における前記切り出しの開始点
を示す値が格納され、第３レジスタ部１０ｃには、第３
の背景画面における前記切り出しの開始点を示す値が格
納され、第４レジスタ部１０ｄには、第４の背景画面に
おける前記切り出しの開始点を示す値が格納されてい
る。これらのレジスタ部１０ａ〜１０ｄ内の値は、第１
記憶装置制御回路１１に出力される。
【００２３】第１記憶装置制御回路１１は、前記のレジ
スタ部１０ａ〜１０ｄの値を入力するとともに、前記水
平方向カウンタ１および垂直方向カウンタ２のカウント
値を入力する。そして、第１の背景画面に対する処理と
して、前記の垂直方向カウンタ２のカウント値と、前記
レジスタ部１０ａの値とに基づき、アドレス信号および
読出制御信号を生成し、ＶＲＡＭ４に出力する。第２の
背景画面、第３の背景画面、及び第４の背景画面につい
ても、上記と同様の処理を行う。
スタ部１０ａ〜１０ｄの値を入力するとともに、前記水
平方向カウンタ１および垂直方向カウンタ２のカウント
値を入力する。そして、第１の背景画面に対する処理と
して、前記の垂直方向カウンタ２のカウント値と、前記
レジスタ部１０ａの値とに基づき、アドレス信号および
読出制御信号を生成し、ＶＲＡＭ４に出力する。第２の
背景画面、第３の背景画面、及び第４の背景画面につい
ても、上記と同様の処理を行う。
【００２４】上記アドレス信号および読出制御信号がＶ
ＲＡＭ４に与えられると、ＶＲＡＭ４からは、第１の背
景画面における所定位置から開始される１走査線分の画
像データ、第２の背景画面における所定位置から開始さ
れる１走査線分の画像データ、第３の背景画面における
所定位置から開始される１走査線分の画像データ、及び
第４の背景画面における所定位置から開始される１走査
線分の画像データが順次出力されてくる。
ＲＡＭ４に与えられると、ＶＲＡＭ４からは、第１の背
景画面における所定位置から開始される１走査線分の画
像データ、第２の背景画面における所定位置から開始さ
れる１走査線分の画像データ、第３の背景画面における
所定位置から開始される１走査線分の画像データ、及び
第４の背景画面における所定位置から開始される１走査
線分の画像データが順次出力されてくる。
【００２５】画像データ処理部１２は、上記ＶＲＡＭ４
からの画像データ、及び水平方向カウンタ１及び垂直方
向カウンタ２からのカウンタ値をそれぞれ入力する。
からの画像データ、及び水平方向カウンタ１及び垂直方
向カウンタ２からのカウンタ値をそれぞれ入力する。
【００２６】図３は、画像データ処理部１２の具体的構
成を示したブロック図である。この画像データ処理部１
２は、第１バッファ（第２記憶装置）２１ａと、第２バ
ッファ（第２記憶装置）２１ｂを備える。両バッファ２
１ａ，２１ｂは、それぞれ１水平ラインの表示期間のド
ット数×１ドット分の画像データに対応する記憶容量を
有している。そして、これらバッファ２１ａ，２１ｂに
は、初期状態においては、透明色を示すコード（例え
ば、画像データが８ビットであるとして“００ｈ”）が
全てのアドレスに格納されている。なお、透明コードを
入力したカラールックアップテーブル５では、予め定め
られた所定色のＲＧＢ信号を出力する。
成を示したブロック図である。この画像データ処理部１
２は、第１バッファ（第２記憶装置）２１ａと、第２バ
ッファ（第２記憶装置）２１ｂを備える。両バッファ２
１ａ，２１ｂは、それぞれ１水平ラインの表示期間のド
ット数×１ドット分の画像データに対応する記憶容量を
有している。そして、これらバッファ２１ａ，２１ｂに
は、初期状態においては、透明色を示すコード（例え
ば、画像データが８ビットであるとして“００ｈ”）が
全てのアドレスに格納されている。なお、透明コードを
入力したカラールックアップテーブル５では、予め定め
られた所定色のＲＧＢ信号を出力する。
【００２７】書込制御回路２０は、前記ＶＲＡＭ４から
出力された画像データを、第１バッファ２１ａと第２バ
ッファ２１ｂとに交互に書き込むようになっている。ま
た、この画像データの書き込みに際し、画像データが透
明色コード“００ｈ”か否かを判断するようになってお
り、透明色コードの場合には書込を行わず、画像データ
が透明色以外のコードの場合には該当するドットに対応
するアドレスに書込を行うようになっている。なお、図
２に示した画像例では、小方形領域（表示画面）１４ａ
〜１４ｄの図形以外の部分には透明色コードが入ってい
る。
出力された画像データを、第１バッファ２１ａと第２バ
ッファ２１ｂとに交互に書き込むようになっている。ま
た、この画像データの書き込みに際し、画像データが透
明色コード“００ｈ”か否かを判断するようになってお
り、透明色コードの場合には書込を行わず、画像データ
が透明色以外のコードの場合には該当するドットに対応
するアドレスに書込を行うようになっている。なお、図
２に示した画像例では、小方形領域（表示画面）１４ａ
〜１４ｄの図形以外の部分には透明色コードが入ってい
る。
【００２８】読出制御回路２２は、第１バッファ２１ａ
において書込動作が行われているときには、第２バッフ
ァ２１ｂに対して読出動作を行い、第２バッファ２１ｂ
において書込動作が行われているときには、第１バッフ
ァ２１ａに対して読出動作を行うようになっている。そ
して、バッファ内のアドレスのデータを読み出すごと
に、そのアドレスに透明色コードを書き込むようになっ
ている。
において書込動作が行われているときには、第２バッフ
ァ２１ｂに対して読出動作を行い、第２バッファ２１ｂ
において書込動作が行われているときには、第１バッフ
ァ２１ａに対して読出動作を行うようになっている。そ
して、バッファ内のアドレスのデータを読み出すごと
に、そのアドレスに透明色コードを書き込むようになっ
ている。
【００２９】図４は、上記第１バッファ２１ａおよび第
２バッファ２１ｂの動作を示したタイムチャートであ
る。水平同期信号（Ｈ−ＳＹＮＣ）におけるライン♯ｎ
＋１の表示期間において、第１バッファ２１ａからは、
ライン♯ｎ期間において書き込まれた画像データＷ０〜
Ｗ３を当該第１バッファ２１ａ上で重ね合わせた画像デ
ータが読み出される。上記の画像データＷ０は、図２
（ａ）の小方形領域（表示画面領域）１４ａの１ライン
分の画像データであり、画像データＷ１は、小方形領域
（表示画面領域）１４ｂの１ライン分の画像データであ
り、画像データＷ２は、小方形領域（表示画面領域）１
４ｃの１ライン分の画像データであり、画像データＷ３
は、小方形領域（表示画面領域）１４ｄの１ライン分の
画像データである。
２バッファ２１ｂの動作を示したタイムチャートであ
る。水平同期信号（Ｈ−ＳＹＮＣ）におけるライン♯ｎ
＋１の表示期間において、第１バッファ２１ａからは、
ライン♯ｎ期間において書き込まれた画像データＷ０〜
Ｗ３を当該第１バッファ２１ａ上で重ね合わせた画像デ
ータが読み出される。上記の画像データＷ０は、図２
（ａ）の小方形領域（表示画面領域）１４ａの１ライン
分の画像データであり、画像データＷ１は、小方形領域
（表示画面領域）１４ｂの１ライン分の画像データであ
り、画像データＷ２は、小方形領域（表示画面領域）１
４ｃの１ライン分の画像データであり、画像データＷ３
は、小方形領域（表示画面領域）１４ｄの１ライン分の
画像データである。
【００３０】一方、ライン♯ｎ＋１の表示期間におい
て、第２バッファ２１ｂには、前記各小方形領域１４ａ
〜１４ｄの次の１ライン分の画像データが書き込まれ
る。そして、かかる動作は、表示画面が始まる１ライン
前から表示画面の最終ラインまで行われる。この一連の
動作により、図２（ｃ）に示すように、小方形領域（画
面領域）１４ａ〜１４ｄを重ねた画面１５が得られるこ
とになる。
て、第２バッファ２１ｂには、前記各小方形領域１４ａ
〜１４ｄの次の１ライン分の画像データが書き込まれ
る。そして、かかる動作は、表示画面が始まる１ライン
前から表示画面の最終ラインまで行われる。この一連の
動作により、図２（ｃ）に示すように、小方形領域（画
面領域）１４ａ〜１４ｄを重ねた画面１５が得られるこ
とになる。
【００３１】以上説明したように、２組のバッファ２１
ａ，２１ｂを備え、一方の書込中には他方の読出を交互
に行うことにより、透明コードのデータは書き込まない
といった処理を行うことが可能となり、かかる処理によ
り、優先順位の高いパターンが透明なら次に優先順位の
高いパターンを表示させることができる。
ａ，２１ｂを備え、一方の書込中には他方の読出を交互
に行うことにより、透明コードのデータは書き込まない
といった処理を行うことが可能となり、かかる処理によ
り、優先順位の高いパターンが透明なら次に優先順位の
高いパターンを表示させることができる。
【００３２】また、レジスタ部１０ａ〜１０ｄの値を逐
次変更していくことにより、第１記憶装置制御回路１１
によるＶＲＡＭ４へのアドレス値が逐次変更され、ＶＲ
ＡＭ４からの画像読み出し（画像切り出し）がドット単
位でずれていくため、各画面を独立してスクロール動作
させることができる。また、例えばカーナビゲーション
で使用する場合、図２（ａ）の１３ａは幹線道路図、１
３ｂは細かい道路図、１３ｃは建物等の絵、１３ｄは文
字だけの面と分けて使うことが可能である。この場合、
各面は同時にスクロ−ルさせて使うことが考えられるた
め、オフセットレジスタ（図１、１０）は面ごとでなく
各面共通で１つとしても良い。また文字だけの面はドッ
ト当りの画像データを少なくし（すなわち文字の面は発
色数が少なくなる）、表示可能な面数を増やすことが可
能となる。
次変更していくことにより、第１記憶装置制御回路１１
によるＶＲＡＭ４へのアドレス値が逐次変更され、ＶＲ
ＡＭ４からの画像読み出し（画像切り出し）がドット単
位でずれていくため、各画面を独立してスクロール動作
させることができる。また、例えばカーナビゲーション
で使用する場合、図２（ａ）の１３ａは幹線道路図、１
３ｂは細かい道路図、１３ｃは建物等の絵、１３ｄは文
字だけの面と分けて使うことが可能である。この場合、
各面は同時にスクロ−ルさせて使うことが考えられるた
め、オフセットレジスタ（図１、１０）は面ごとでなく
各面共通で１つとしても良い。また文字だけの面はドッ
ト当りの画像データを少なくし（すなわち文字の面は発
色数が少なくなる）、表示可能な面数を増やすことが可
能となる。
【００３３】（実施の形態２）以下、この実施の形態の
画像表示制御装置を図５のブロック図に基づいて説明す
る。なお、実施の形態１と同一の機能を有する部分には
同一の符号を付記してその説明を省略している。
画像表示制御装置を図５のブロック図に基づいて説明す
る。なお、実施の形態１と同一の機能を有する部分には
同一の符号を付記してその説明を省略している。
【００３４】Ｘ方向レジスタ３１は、４つのレジスタ部
３１ａ〜３１ｄを備える。各レジスタ部３１ａ〜３１ｄ
には、オフセットレジスタ１０のレジスタ部１０ａ〜１
０ｄの値による各背景画面の切り出し開始位置から切り
出しのＸ方向のサイズを示す値がそれぞれ格納される。
また、Ｙ方向レジスタ３２は、４つのレジスタ部３２ａ
〜３２ｄを備える。各レジスタ部３２ａ〜３２ｄには、
オフセットレジスタ１０のレジスタ部１０ａ〜１０ｄの
値による各背景画面の切り出し開始位置から切り出しの
Ｙ方向のサイズを示す値がそれぞれ格納される。
３１ａ〜３１ｄを備える。各レジスタ部３１ａ〜３１ｄ
には、オフセットレジスタ１０のレジスタ部１０ａ〜１
０ｄの値による各背景画面の切り出し開始位置から切り
出しのＸ方向のサイズを示す値がそれぞれ格納される。
また、Ｙ方向レジスタ３２は、４つのレジスタ部３２ａ
〜３２ｄを備える。各レジスタ部３２ａ〜３２ｄには、
オフセットレジスタ１０のレジスタ部１０ａ〜１０ｄの
値による各背景画面の切り出し開始位置から切り出しの
Ｙ方向のサイズを示す値がそれぞれ格納される。
【００３５】始点レジスタ３０は、４つのレジスタ部３
０ａ〜３０ｄを備える。各レジスタ部３０ａ〜３０ｄに
は、切り出された背景画面の仮想的な平面座標系上での
表示開始位置を示す値が格納される。
０ａ〜３０ｄを備える。各レジスタ部３０ａ〜３０ｄに
は、切り出された背景画面の仮想的な平面座標系上での
表示開始位置を示す値が格納される。
【００３６】そして、第１記憶装置制御回路１１′は、
前記始点レジスタ３０の各値と前記オフセットレジスタ
１０の各値と前記垂直方向カウンタ２の値と前記Ｙサイ
ズレジスタ３２の各値とに基づいて、選択した背景画面
の表示すべき１ライン分のデータをＶＲＡＭ３７から読
み出すためのアドレスおよび制御信号を順次発生するよ
うになっている。
前記始点レジスタ３０の各値と前記オフセットレジスタ
１０の各値と前記垂直方向カウンタ２の値と前記Ｙサイ
ズレジスタ３２の各値とに基づいて、選択した背景画面
の表示すべき１ライン分のデータをＶＲＡＭ３７から読
み出すためのアドレスおよび制御信号を順次発生するよ
うになっている。
【００３７】図６（ａ）は、前記のオフセットレジスタ
１０のレジスタ部１０ａの値とＸサイズレジスタ３１の
レジスタ部３１ａの値とＹサイズレジスタ３２のレジス
タ部３２ａの値とによって決定される第１の背景画面４
０ａ内の小方形領域４１ａを示している。
１０のレジスタ部１０ａの値とＸサイズレジスタ３１の
レジスタ部３１ａの値とＹサイズレジスタ３２のレジス
タ部３２ａの値とによって決定される第１の背景画面４
０ａ内の小方形領域４１ａを示している。
【００３８】図６（ｂ）は、同じく、前記のオフセット
レジスタ１０のレジスタ部１０ｂの値とＸサイズレジス
タ３１のレジスタ部３１ｂの値とＹサイズレジスタ３２
のレジスタ部３２ｂの値とによって決定される第２の背
景画面４０ｂ内の小方形領域４１ｂを示している。第３
の背景画面および第４の背景画面についても、図示はし
ないが、オフセットの値とＸサイズとＹサイズとによ
り、それぞれ小方形領域が決定される。
レジスタ１０のレジスタ部１０ｂの値とＸサイズレジス
タ３１のレジスタ部３１ｂの値とＹサイズレジスタ３２
のレジスタ部３２ｂの値とによって決定される第２の背
景画面４０ｂ内の小方形領域４１ｂを示している。第３
の背景画面および第４の背景画面についても、図示はし
ないが、オフセットの値とＸサイズとＹサイズとによ
り、それぞれ小方形領域が決定される。
【００３９】図６（ｃ）は、上記のようにして決定され
た４つの小方形領域４１ａ〜４１ｄを仮想的な座標平面
４２上に配置した様子を示した概念図である。また、図
において、４３は表示画面を示している。ここで、前記
の始点レジスタ３０の各レジスタ部３０ａ〜３０ｄの値
が“０”であるとすると、各小方形領域４１ａ〜４１ｄ
の左隅の“×”印は、前記仮想的な座標平面４２上の左
隅に一致する。図では、前記の始点レジスタ３０の各レ
ジスタ部３０ａ〜３０ｄにおいてそれぞれ“０”以外の
値が与えられており、図のように小方形領域４１ａ〜４
１ｄが配置される。
た４つの小方形領域４１ａ〜４１ｄを仮想的な座標平面
４２上に配置した様子を示した概念図である。また、図
において、４３は表示画面を示している。ここで、前記
の始点レジスタ３０の各レジスタ部３０ａ〜３０ｄの値
が“０”であるとすると、各小方形領域４１ａ〜４１ｄ
の左隅の“×”印は、前記仮想的な座標平面４２上の左
隅に一致する。図では、前記の始点レジスタ３０の各レ
ジスタ部３０ａ〜３０ｄにおいてそれぞれ“０”以外の
値が与えられており、図のように小方形領域４１ａ〜４
１ｄが配置される。
【００４０】前記の第１記憶装置制御回路１１′は、更
に始点レジスタ３０の各レジスタ３０ａ〜３０ｄの値を
ＶＲＡＭ３７に対するアドレスに反映させ、前記の表示
画面４３に対応する部分の画像データをＶＲＡＭ３７か
ら読み出し、この読み出した画像データを画像データ処
理部１２に与える。小方形領域４１ｃを読み出す場合を
例示すると、垂直方向カウント値が図のＢに対応する値
のとき、１ライン内の図中のＡで示す範囲の画像データ
を画像データ処理部１２に与える。画像データ処理部１
２は、実施の形態１で説明したのと同様の処理を行う。
これにより、図６（ｃ）の表示画面４３部分が図示しな
いディスプレイ上に表示される。
に始点レジスタ３０の各レジスタ３０ａ〜３０ｄの値を
ＶＲＡＭ３７に対するアドレスに反映させ、前記の表示
画面４３に対応する部分の画像データをＶＲＡＭ３７か
ら読み出し、この読み出した画像データを画像データ処
理部１２に与える。小方形領域４１ｃを読み出す場合を
例示すると、垂直方向カウント値が図のＢに対応する値
のとき、１ライン内の図中のＡで示す範囲の画像データ
を画像データ処理部１２に与える。画像データ処理部１
２は、実施の形態１で説明したのと同様の処理を行う。
これにより、図６（ｃ）の表示画面４３部分が図示しな
いディスプレイ上に表示される。
【００４１】優先順位レジスタ３３には、４つの背景画
面の優先順位を示すデータが格納されている。第１記憶
装置制御回路１１′は、上記の優先順位データを入力
し、優先順位に従ってＶＲＡＭ３７に与えるアドレスを
生成する。このような処理により、Ｗ０→Ｗ１→Ｗ２→
Ｗ３（図４参照）といった順序が、Ｗ１→Ｗ０→Ｗ２→
Ｗ３といった順序に任意に変えることができる。例え
ば、図２（ｃ）の画像１５は、背景画面１３ｄ→１３ｃ
→１３ｂ→１３ａの順であったが、その順序を変えるこ
とにより、図７に示すような画像１５′が得られる。
面の優先順位を示すデータが格納されている。第１記憶
装置制御回路１１′は、上記の優先順位データを入力
し、優先順位に従ってＶＲＡＭ３７に与えるアドレスを
生成する。このような処理により、Ｗ０→Ｗ１→Ｗ２→
Ｗ３（図４参照）といった順序が、Ｗ１→Ｗ０→Ｗ２→
Ｗ３といった順序に任意に変えることができる。例え
ば、図２（ｃ）の画像１５は、背景画面１３ｄ→１３ｃ
→１３ｂ→１３ａの順であったが、その順序を変えるこ
とにより、図７に示すような画像１５′が得られる。
【００４２】画像モード設定レジスタ３４には、ＶＲＡ
Ｍ３７内の画像データ領域の分割方法および各背景画面
に対応する画像データ領域を指定する値が格納されてい
る。そして、前記第１の記憶装置制御回路１１′は、前
記画像モード設定レジスタ３４の値に基づいてＶＲＡＭ
３７へのアドレス信号および制御信号を生成する。
Ｍ３７内の画像データ領域の分割方法および各背景画面
に対応する画像データ領域を指定する値が格納されてい
る。そして、前記第１の記憶装置制御回路１１′は、前
記画像モード設定レジスタ３４の値に基づいてＶＲＡＭ
３７へのアドレス信号および制御信号を生成する。
【００４３】図８は、画像データ領域の分割態様を示し
た説明図であり、同図（ａ）は４分割、同図（ｂ）は２
分割、同図（ｃ）は非分割をそれぞれ示している。
た説明図であり、同図（ａ）は４分割、同図（ｂ）は２
分割、同図（ｃ）は非分割をそれぞれ示している。
【００４４】ここで、同図（ａ）のように、画像データ
領域を４分割し、第１分割領域１６ａ〜第４分割領域１
６ｄを設定した場合において、前記画像モード設定レジ
スタ３４が無くて単に分割しているときには、優先順位
に従って前記４つの領域の各々から順に画像データが取
り出されることになるため、画面上に或る二つの同じ絵
（例えば、図柄Ｃ）を表示しようとするときには、例え
ば、第１分割領域１６ａの図柄Ｃと同じデータを第２分
割領域１６ｂでも格納しておく必要がある。
領域を４分割し、第１分割領域１６ａ〜第４分割領域１
６ｄを設定した場合において、前記画像モード設定レジ
スタ３４が無くて単に分割しているときには、優先順位
に従って前記４つの領域の各々から順に画像データが取
り出されることになるため、画面上に或る二つの同じ絵
（例えば、図柄Ｃ）を表示しようとするときには、例え
ば、第１分割領域１６ａの図柄Ｃと同じデータを第２分
割領域１６ｂでも格納しておく必要がある。
【００４５】上記のごとく、画像モード設定レジスタ３
４を備えることにより、例えば、同図（ｂ）のように、
画像データ領域１７の分割数を２とし、各背景画面に対
応する画像データ領域の指定として、第１分割領域１７
ａを第１背景及び第２背景兼用、第２分割領域１７ｂを
第３背景及び第４背景兼用のごとく行うことにより、第
１分割領域１７ａから図柄Ｃを２度読み出して、画面上
に図柄Ｃを二つ並べて表示するといった処理が可能とな
る。また、画像データ領域の分割数を２とし、第１分割
領域と第２分割領域とのドット当たりのデータ量を異な
らせ、一方の領域を文字用、他方の領域を絵用として用
いるといったことも可能となる。
４を備えることにより、例えば、同図（ｂ）のように、
画像データ領域１７の分割数を２とし、各背景画面に対
応する画像データ領域の指定として、第１分割領域１７
ａを第１背景及び第２背景兼用、第２分割領域１７ｂを
第３背景及び第４背景兼用のごとく行うことにより、第
１分割領域１７ａから図柄Ｃを２度読み出して、画面上
に図柄Ｃを二つ並べて表示するといった処理が可能とな
る。また、画像データ領域の分割数を２とし、第１分割
領域と第２分割領域とのドット当たりのデータ量を異な
らせ、一方の領域を文字用、他方の領域を絵用として用
いるといったことも可能となる。
【００４６】上記のオフセットレジスタ１０、始点レジ
スタ３０、Ｘ方向レジスタ３１、Ｙ方向レジスタ３２、
優先順位レジスタ３３、及び画像モード設定レジスタ３
４は、それぞれ、ＣＰＵインターフェイス３６を介して
ＣＰＵ３５に接続され、ＣＰＵ３５の処理によって各レ
ジスタの内容が適宜変更できるようになっている。ま
た、ＣＰＵ３５は、ＣＰＵインターフェイス３６を介し
て第１記憶装置制御回路１１′に接続されており、前記
第１記憶装置制御回路１１′は、ＣＰＵ３５の指令に基
づいてＶＲＡＭ３７を制御する。
スタ３０、Ｘ方向レジスタ３１、Ｙ方向レジスタ３２、
優先順位レジスタ３３、及び画像モード設定レジスタ３
４は、それぞれ、ＣＰＵインターフェイス３６を介して
ＣＰＵ３５に接続され、ＣＰＵ３５の処理によって各レ
ジスタの内容が適宜変更できるようになっている。ま
た、ＣＰＵ３５は、ＣＰＵインターフェイス３６を介し
て第１記憶装置制御回路１１′に接続されており、前記
第１記憶装置制御回路１１′は、ＣＰＵ３５の指令に基
づいてＶＲＡＭ３７を制御する。
【００４７】ここで、ＶＲＡＭ３７は、ＤＲＡＭポート
３７ａとシリアルポート３７ｂの両方を有する。前記第
１記憶装置制御回路１１′は、ＣＰＵ３５の指令に基づ
いてＶＲＡＭ３７のＤＲＡＭポート３７ａに対して書込
動作を行うとともに、ＤＲＡＭポート３７ａにシリアル
ポート３７ｂへの転送命令を与えて前記シリアルポート
３７ｂから背景画面の画像データを得るようにしてあ
る。
３７ａとシリアルポート３７ｂの両方を有する。前記第
１記憶装置制御回路１１′は、ＣＰＵ３５の指令に基づ
いてＶＲＡＭ３７のＤＲＡＭポート３７ａに対して書込
動作を行うとともに、ＤＲＡＭポート３７ａにシリアル
ポート３７ｂへの転送命令を与えて前記シリアルポート
３７ｂから背景画面の画像データを得るようにしてあ
る。
【００４８】このように、ＤＲＡＭポート３７ａとシリ
アルポート３７ｂの両方を有するＶＲＡＭ３７を用いる
ことにより、第１記憶装置制御回路１１′は、上記ＶＲ
ＡＭ３７に転送命令を与えるだけで自動的にシリアルポ
ート３７ｂから画像データが出力され、この画像データ
出力のために第１記憶装置制御回路１１′が拘束される
時間が少なくなるので、当該第１記憶装置制御回路１
１′を介してＣＰＵ３５がＶＲＡＭ３７に新しい画像デ
ータを記憶させるための時間を多く得ることができ、新
しい画像データを短時間でＶＲＡＭ３７に記憶させるこ
とができる。
アルポート３７ｂの両方を有するＶＲＡＭ３７を用いる
ことにより、第１記憶装置制御回路１１′は、上記ＶＲ
ＡＭ３７に転送命令を与えるだけで自動的にシリアルポ
ート３７ｂから画像データが出力され、この画像データ
出力のために第１記憶装置制御回路１１′が拘束される
時間が少なくなるので、当該第１記憶装置制御回路１
１′を介してＣＰＵ３５がＶＲＡＭ３７に新しい画像デ
ータを記憶させるための時間を多く得ることができ、新
しい画像データを短時間でＶＲＡＭ３７に記憶させるこ
とができる。
【００４９】
【発明の効果】以上のように、本発明によれば、複数の
背景画像を重ね合わせた画像表示、画面全体或いは部分
画像のスクロール、或いは同一画像を並べて表示する等
の多様な画像表示が行え、また、背景画面の新たな画像
データの書込を短時間で行えるという効果を奏する。
背景画像を重ね合わせた画像表示、画面全体或いは部分
画像のスクロール、或いは同一画像を並べて表示する等
の多様な画像表示が行え、また、背景画面の新たな画像
データの書込を短時間で行えるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の画像表示制御装置
を示すブロック図である。
を示すブロック図である。
【図２】同図（ａ）は本発明の４つの背景画面および表
示画面を示す説明図、同図（ｂ）は背景画面の優先順位
を示す説明図、同図（ｃ）は４つの表示画面を合成した
合成画像を示す説明図である。
示画面を示す説明図、同図（ｂ）は背景画面の優先順位
を示す説明図、同図（ｃ）は４つの表示画面を合成した
合成画像を示す説明図である。
【図３】本発明の画像データ処理部を示すブロック図で
ある。
ある。
【図４】本発明の画像データ処理部のデータ書込／読出
タイミングを示すタイムチャートである。
タイミングを示すタイムチャートである。
【図５】本発明の第２の実施の形態の画像表示制御装置
を示すブロック図である。
を示すブロック図である。
【図６】同図（ａ）（ｂ）はそれぞれ本発明のオフセッ
ト値とＸサイズとＹサイズとによる定まる画像切り出し
を説明する説明図、同図（ｃ）は切り出した画像を始点
レジスタの値に基づいて仮想的な座標平面上に適宜配置
した様子を示す説明図である。
ト値とＸサイズとＹサイズとによる定まる画像切り出し
を説明する説明図、同図（ｃ）は切り出した画像を始点
レジスタの値に基づいて仮想的な座標平面上に適宜配置
した様子を示す説明図である。
【図７】本発明の４つの表示画面の優先順位を異ならせ
たときの合成画像を示す説明図である。
たときの合成画像を示す説明図である。
【図８】同図（ａ）乃至同図（ｃ）はそれぞれ領域の分
割態様を示す説明図である。
割態様を示す説明図である。
【図９】従来の画像表示制御装置を示すブロック図であ
る。
る。
１ 水平方向カウンタ ２ 垂直方向カウンタ ４ ＶＲＡＭ（第１記憶装置） ５ カラールックアップテーブル １０ オフセットレジスタ １１ 第１記憶装置制御回路 １１′第１記憶装置制御回路 ２０ 書込制御回路 ２１ａ第１バッファ ２１ｂ第２バッファ ２２ 読出制御回路 ３０ 始点レジスタ ３１ Ｘ方向レジスタ ３２ Ｙ方向レジスタ ３３ 優先順位レジスタ ３４ 画像モード設定レジスタ ３５ ＣＰＵ ３６ ＣＰＵインターフェイス ３７ ＶＲＡＭ（第１記憶装置） ３７ａＤＲＡＭポート ３７ｂシリアルポート
Claims (5)
- 【請求項１】 複数のパターンの画像データを記憶する
第１記憶装置と、前記の各パターンの切り出し開始位置
を示す値が格納されるオフセットレジスタと、水平走査
方向のドットをカウントする水平方向カウンタと、垂直
走査方向のラインをカウントする垂直方向カウンタと、
１水平走査期間内に前記オフセットレジスタおよび前記
垂直方向カウンタの値に基づいて選択したパターンの表
示すべき１ライン分のデータを前記第１記憶装置から読
み出すためのアドレスおよび制御信号を順次発生する第
１記憶装置制御回路と、読み出された１ライン分の画像
データを記憶する容量をそれぞれ有する２組の第２記憶
装置と、前記第１記憶装置から読み出した画像データを
表示のドットに対応する前記第２記憶装置のアドレスに
書き込む第２記憶装置書込回路と、前記水平方向カウン
タの値に応じて前記第２記憶装置に格納されているデー
タを読み出す第２記憶装置読出回路と、１水平走査期間
ごとに前記２組の第２記憶装置で交互に書込動作と読出
動作とを行わせるように前記第２記憶装置書込回路およ
び第２記憶装置読出回路を制御する制御回路とを備えて
いることを特徴とする画像表示制御装置。 - 【請求項２】 前記オフセットレジスタの値による各パ
ターンの切り出し開始位置から切り出しのＸ方向のサイ
ズを示す値が格納されるＸ方向レジスタと、前記オフセ
ットレジスタの値による各パターンの切り出し開始位置
から切り出しのＹ方向のサイズを示す値が格納されるＹ
方向レジスタと、切り出されたパターンの仮想的な平面
座標系上での表示開始位置を示す値が格納される始点レ
ジスタとを備えるとともに、前記第１記憶装置制御回路
は、前記始点レジスタの値と前記オフセットレジスタの
値と前記垂直方向カウンタの値と前記Ｙサイズレジスタ
の値とに基づいて選択したパターンの表示すべき１ライ
ン分のデータを前記第１記憶装置から読み出すためのア
ドレスおよび制御信号を順次発生するように構成されて
いることを特徴とする請求項１に記載の画像表示制御装
置。 - 【請求項３】 複数のパターンの表示優先順位を示す値
が格納される優先順位レジスタを備えるとともに、前記
第１の記憶装置制御回路は、前記優先順位レジスタの値
に基づいて複数のパターンの読み出し順序を制御するよ
うに構成されていることを特徴とする請求項１又は請求
項２に記載の画像表示制御装置。 - 【請求項４】 前記第１記憶装置はＲＡＭポートとシリ
アルポートの両方を有する記憶装置であり、前記第１記
憶装置制御回路は、ＣＰＵの指令に基づいて第１記憶装
置のＲＡＭポートに対して書込動作を行うとともに、Ｒ
ＡＭポートにシリアルポートへの転送命令を与えて前記
シリアルポートから前記パターンの画像データを出力さ
せるように構成されていることを特徴とする請求項１乃
至請求項３のいずれかに記載の画像表示制御装置。 - 【請求項５】 第１記憶装置内の画像データ領域の分割
方法および各パターンに対応する画像データ領域を指定
する値を格納する画像モード設定レジスタを備えるとと
もに、前記第１の記憶装置制御回路は、前記画像モード
設定レジスタの値に基づいて第１記憶装置へのアドレス
信号および制御信号を生成するように構成されているこ
とを特徴とする請求項１乃至請求項４のいずれかに記載
の画像表示制御装置。
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1996
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