JPH0974356A - アナログ／デジタル変換器 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を大きくすることなく高次の積分処
理によってＡ／Ｄ変換を行うＡ／Ｄ変換器を提供する。 【解決手段】 積分手段１１は複数種類の積分処理を繰
り返し実行する。積分値記憶手段１２，…は、積分処理
の結果を示す積分値信号を各積分処理毎に記憶する。ス
イッチ手段１３は、各積分処理が中断される毎に、その
積分処理の結果を示す積分値信号を積分値記憶手段に記
憶させ、積分手段を初期化する。また、スイッチ手段
は、各積分処理が実行される毎に、当該積分処理に対応
した積分値信号を積分値記憶手段から積分手段に供給す
ると共に当該積分処理の処理対象たるアナログ信号を積
分手段に供給する。さらに当該積分処理が他の積分処理
の結果を処理対象に含む場合には当該他の積分処理に対
応した積分値信号を積分値記憶手段から積分手段に供給
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＰＣＭオーディ
オ等の分野において使用されるデルタシグマ変調型のア
ナログ／デジタル変換器に関する。

【０００２】

【従来の技術】デルタシグマ変調型のＡ／Ｄ変換器の一
般的な構成を図１４〜図１６に例示する。まず、図１４
に示すＡ／Ｄ変換器は、１次のデルタシグマ変調を行う
ことによりＡ／Ｄ変換を行うものであり、減算部１と、
積分部２と、量子化部３と、逆量子化部４とを有してい
る。この構成において、一定のサンプリング周期毎に、
積分部２の積分値を量子化部３によって量子化し１ビッ
トのデジタル信号を出力する処理と、この出力デジタル
信号と等価な帰還アナログ信号を逆量子化部４によって
発生し、入力アナログ信号からこの帰還アナログ信号を
減算した信号を積分部２によって積分する処理が逐次実
行される。かかる処理が繰り返される結果、入力アナロ
グ信号によってパルス密度変調された１ビットのデジタ
ル信号が得られる。図１５および図１６は３次のデルタ
シグマ変調を行うタイプのＡ／Ｄ変換器の例を示すもの
であり、図１４に示すものと同様、減算部１、積分部
２、量子化部３および逆量子化部４を用いて構成されて
いる。なお、５は加算器である。図１５および図１６に
示すように、３次のデルタシグマ変調を行う場合には積
分部２は３個必要となる。

【０００３】

【発明が解決しようとする課題】以上のように、高次の
デルタシグマ変調を行うＡ／Ｄ変換器を構成するために
は、その次数に見合った数の積分器が必要となる。この
ため、高次のデルタシグマ変調を行うＡ／Ｄ変換器は、
回路規模が大きくなってしまい、価格が高くなってしま
うという問題があった。

【０００４】この発明は上述した事情に鑑みてなされた
ものであり、回路規模を大きくすることなく、高次の積
分処理によってＡ／Ｄ変換を行うアナログ／デジタル変
換器を提供することを目的としている。

【０００５】

【課題を解決するための手段】請求項１に係る発明は、
時分割制御により複数種類の積分処理を繰り返し実行す
ることにより入力アナログ信号をデジタル信号に順次変
換するアナログ／デジタル変換器を提供するものであ
る。本発明に係るアナログ／デジタル変換器は、図１に
示す構成を有するものであり、複数種類の積分処理を順
次繰り返し実行する積分手段１１と、前記積分処理の結
果を示す積分値信号を各積分処理毎に記憶する複数の積
分値記憶手段１２，１２，…と、前記各積分処理が終了
する毎に、その時点における積分処理の結果を示す積分
値信号を当該積分処理に対応した積分値記憶手段に記憶
させ、前記積分手段の積分処理の結果を初期化し、前記
各積分処理が実行される毎に、当該積分処理に対応した
積分値信号を前記積分値記憶手段のうち該当するものか
ら前記積分手段に供給すると共に、当該積分処理が入力
アナログ信号を処理対象に含む場合には当該入力アナロ
グ信号を前記積分手段に供給し、当該積分処理が他の積
分処理の結果を処理対象に含む場合には当該他の積分処
理に対応した積分値信号を前記積分値記憶手段のうち該
当するものから前記積分手段に供給するスイッチ手段１
３とを具備するものである。

【０００６】このアナログ／デジタル変換器によれば、
時分割制御の下、積分手段１１により各積分処理が逐次
実行される。ここで、各積分処理を順次実行する場合に
は、一の積分処理が他の積分処理によって中断されるこ
ととなる。しかしながら、本発明においては、ある積分
処理が中断される際にその積分処理の結果を示す積分値
信号が積分値記憶手段１２によって記憶され、当該積分
処理が再開される際には本来の処理対象であるアナログ
信号の他、中断時における積分値信号が積分手段１１に
供給されるため、当該積分処理は中断が生じるにも拘わ
らず正常に実行されるのである。また、高次の積分処理
が行われる場合には、ある積分処理の結果を他の積分処
理に引き渡すことが必要になるが、本発明においてはこ
の引き渡しがスイッチ手段１３を介して行われる。

【０００７】請求項２に係るアナログ／デジタル変換器
は、図２に示すように、複数種類の積分処理を順次繰り
返し実行する積分手段１１と、前記積分処理の結果を示
す積分値信号を各積分処理毎に記憶する複数の積分値記
憶手段１２，１２，…と、先に行われた積分処理の結果
を後の積分処理が処理対象として含む場合において当該
先に行われた積分処理の結果を示す積分値信号を記憶す
る異種処理間積分値引き渡し手段１４と、前記各積分処
理が中断される毎に、その時点における積分処理の結果
を示す積分値信号を当該積分処理に対応した積分値記憶
手段に記憶させて前記積分手段の積分処理の結果を初期
化し、当該積分処理の結果を後の積分処理が使用する場
合には当該積分処理の結果を示す積分値信号を該積分値
記憶手段のみならず前記異種処理間積分値引き渡し手段
にも記憶させ、前記各積分処理が実行される毎に、当該
積分処理に対応した積分値信号を前記積分値記憶手段の
うち該当するものから前記積分手段に供給すると共に、
当該積分処理が入力アナログ信号を処理対象に含む場合
には当該入力アナログ信号を前記積分手段に供給し、当
該積分処理が先に行われた積分処理の結果を処理対象に
含む場合には当該先に行われた積分処理に対応した積分
値信号を前記異種処理間積分値引き渡し手段から前記積
分手段に供給するスイッチ手段１３とを具備するもので
ある。

【０００８】本発明は、積分値記憶手段１２が例えばス
イッチドキャパシタ回路等によって構成されており、積
分値信号の読み出しによって積分値記憶手段の記憶内容
が消失してしまう場合に有意義な構成である。すなわ
ち、次の通りである。

【０００９】まず、１回の読み出しによって積分値記憶
手段の記憶内容が消失する場合において、仮に積分値を
積分値記憶手段のみに記憶させるものとすると、積分値
信号を１種類の積分処理のためにしか使用することがで
きず、積分処理の結果を他の積分処理が使用する場合に
対応することができないという問題が生じる。他の積分
処理のために積分値信号を読み出してしまうと、その積
分値信号を再び読み出すことができなくなり、その積分
値信号を必要とする中断中の積分処理を再開することが
できなくなるからである。

【００１０】しかしながら、本発明によれば、先の積分
処理の結果を後の積分処理が使用する場合には、先の積
分処理の中断時における積分値信号は積分値記憶手段の
みならず、異種処理間積分値引き渡し手段にも記憶され
る。そして、中断中の先の積分処理の再開のために積分
値記憶手段内の積分値信号が使用され、当該後の積分処
理のために異種処理間積分値引き渡し手段内の積分値信
号が使用されるのである。このように本発明においては
積分値記憶手段とは別に異種処理間積分値引き渡し手段
を設けたため、上記問題を生じることなく、高次の積分
処理を行うことができるのである。

【００１１】

【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。

【００１２】Ａ．実施形態の構成 図３はこの発明の一実施形態であるデルタシグマ型Ａ／
Ｄ変換器の構成を示すブロック図である。このＡ／Ｄ変
換器は、正相信号ＡｉｎＰおよび逆相信号ＡｉｎＮから
なる平衡型の入力アナログ信号Ａｉｎを処理対象とする
ものであり、正逆各相に対応した部分からなる対称な回
路構成を有している。以下、図３を参照し、本実施形態
の構成を説明する。

【００１３】まず、クロック回路８０は、このＡ／Ｄ変
換器内の各部の動作タイミングを制御する手段であり、
かかるタイミング制御に必要なクロックａ，ｂ，ｄ，ａ
ｃ，ｂｄ，ｂ１，ｄ１，ｂ２およびｄ２を出力する。こ
れらのクロックの波形を図４のタイミングチャートに示
す。

【００１４】入力スイッチドキャパシタ部１１および１
２は、各々入力アナログ信号のレベルに応じた電流を出
力する手段である。上述した入力アナログ信号のうち正
相信号ＡｉｎＰは入力スイッチドキャパシタ部１１へ、
逆相信号ＡｉｎＮは入力スイッチドキャパシタ部１２へ
各々供給される。また、入力スイッチドキャパシタ部１
１から出力される電流は信号線ＬＰ（以下、正相入力線
ＬＰという。）に供給され、一方、入力スイッチドキャ
パシタ部１２から出力される電流は信号線ＬＮ（以下、
逆相入力線ＬＮという。）に供給される。

【００１５】各入力スイッチドキャパシタ部の構成につ
いて説明すると、まず、入力スイッチドキャパシタ部１
１は、１個のキャパシタＣ１と４個のアナログスイッチ
Ｓ１１１〜Ｓ１１４を有している。

【００１６】ここで、アナログスイッチＳ１１１および
Ｓ１１３は、クロックａにより導通状態とされる。これ
らのアナログスイッチが導通状態となることにより、ア
ナログスイッチＳ１１１→キャパシタＣ１→アナログス
イッチＳ１１３→基準電源Ｖｒｅｆという信号経路が形
成され、この信号経路を介すことにより信号ＡｉｎＰの
レベルに応じた電荷がキャパシタＣ１に保持される。

【００１７】また、アナログスイッチＳ１１２およびＳ
１１４は、クロックｂが出力されることにより導通状態
とされる。これらのアナログスイッチが導通状態とされ
ることにより、基準電源Ｖｒｅｆ→アナログスイッチＳ
１１２→キャパシタＣ１→アナログスイッチＳ１１４→
正相入力線ＬＰという信号経路が形成され、この信号経
路を介すことにより、キャパシタＣ１に保持された電荷
が正相入力線ＬＰに供給される。

【００１８】クロックａおよびｂは、図４に示すよう
に、各々一定時間間隔で交互に出力される。このため、
アナログ信号ＡｉｎＰのレベルに応じた電荷がキャパシ
タＣ１に保持される動作とこの電荷が正相入力線ＬＰに
供給される動作が一定時間間隔で繰り返され、これによ
りアナログ信号ＡｉｎＰのレベルに応じた電流が正相入
力線ＬＰに出力されることとなる。

【００１９】入力スイッチドキャパシタ回路１２も、入
力スイッチドキャパシタ回路１１と同様な構成であり、
入力アナログ信号ＡｉｎＮのレベルに応じた電荷を保持
するキャパシタＣ１１と、入力アナログ信号をキャパシ
タに印加させる信号経路およびキャパシタに保持された
電荷を逆相入力線ＬＮに出力させる信号経路を形成する
ための４個のアナログスイッチを有している。

【００２０】積分部４０は、差動増幅器４１と、積分用
キャパシタＣ８およびＣ１８と、初期化用アナログスイ
ッチＳ４０１およびＳ４０２とにより構成されている。
ここで、差動増幅器４１の正転入力端ＩＰは正相入力線
ＬＰに接続されており、反転入力端ＩＮは逆相入力線Ｌ
Ｎに接続されている。積分用キャパシタＣ８およびＣ１
８は、差動増幅器４１の正転入力端ＩＰと反転出力端Ｏ
Ｎとの間および反転入力端ＩＮと正転出力端ＯＰとの間
に各々介挿されている。また、差動増幅器４１の反転出
力端ＯＮおよび正転出力端ＯＰは各々信号線ＭＰおよび
ＭＮ（以下、正相出力線ＭＰおよび逆相出力線ＭＮとい
う。）に接続されている。

【００２１】以上の構成により、差動増幅器４１の正転
入力端ＩＰおよび反転入力端ＩＮの電位を基準電源Ｖｒ
ｅｆのレベルに維持した状態で両入力端から入力される
信号の積分が行われ、正相入力線ＬＰを介して供給され
る全電荷が積分用キャパシタＣ８に蓄積され、逆相入力
線ＬＮを介して供給される全電荷が積分用キャパシタＣ
１８に蓄積される。この結果、積分値に相当する電圧が
差動増幅器４１の反転出力端ＯＮおよび正転出力端ＯＰ
間に出力される。この積分値に相当する出力電圧は、正
相出力線ＭＰおよび逆相出力線ＭＮにより、正相成分に
相当するものと逆相成分に相当するものに分離されて各
部に供給される。

【００２２】また、初期化用アナログスイッチＳ４０１
およびＳ４０２は積分用キャパシタＣ８およびＣ１８に
対し各々並列接続されている。これらの初期化用アナロ
グスイッチＳ４０１およびＳ４０２は、クロックａｃに
よって導通状態とされるものであり、積分用キャパシタ
Ｃ８およびＣ１８の両端を短絡し、積分値を０とする手
段として使用される。

【００２３】この積分部４０は、時分割制御の下、複数
種類の積分処理を順次繰り返し実行するものである。こ
のような積分処理の時分割制御を可能にするため、本実
施形態においては、以下の手段を講じている。

【００２４】ａ．実行中の積分処理を中断する場合に
は、積分部４０の積分値を０に初期化し、その次の積分
処理に積分部４０を明渡す。上述した初期化アナログス
イッチＳ４０１およびＳ４０２は、この役割を果す手段
である。

【００２５】ｂ．上記積分処理の中断の際、その中断時
点までに得られた積分値を記憶しておく。そして、当該
積分処理を再開する際には、その積分値を積分部４０に
与え、中断時点の状態から積分処理を再開する。これを
可能にするための手段が、図３における第１積分値記憶
部２１〜２４および第２積分値記憶部３１〜３４であ
る。

【００２６】これらの積分値記憶部は、積分部４０が行
う各積分処理毎に積分値を表す信号を記憶する手段であ
る。本実施形態は、２種類の積分処理を行うことにより
Ａ／Ｄ変換を行うものであり、第１の積分処理の積分値
を表す正相の信号は第１積分値記憶部２１および第２積
分値記憶部３１に、同積分値を表す逆相の信号は第１積
分値記憶部２３および第２積分値記憶部３３に、第２の
積分処理の積分値を表す正相の信号は第１積分値記憶部
２２および第２積分値記憶部３２に、同積分値を表す逆
相の信号は第１積分値記憶部２４および第２積分値記憶
部３４に各々記憶される。

【００２７】各積分値記憶部の構成について説明する
と、まず、第１積分値記憶部２１は、上述した入力スイ
ッチドキャパシタ部と同様、１個のキャパシタＣ２と４
個のアナログスイッチＳ２１１〜Ｓ２１４によって構成
されている。ここで、アナログスイッチＳ２１１および
Ｓ２１３は、クロックｂ２が与えられることにより導通
状態とされる。これらのアナログスイッチが導通状態と
なることにより、正相出力線ＭＰ→アナログスイッチＳ
２１１→キャパシタＣ２→アナログスイッチＳ２１３→
基準電源Ｖｒｅｆという信号経路が形成される。そし
て、この信号経路を介すことにより、積分値を表す信号
の正相成分に相当する電荷がキャパシタＣ２に保持され
ることとなる。また、アナログスイッチＳ２１２および
Ｓ２１４は、クロックｂ１により導通状態とされる。こ
れらのアナログスイッチが導通状態とされることによ
り、基準電源Ｖｒｅｆ→アナログスイッチＳ２１２→キ
ャパシタＣ２→アナログスイッチＳ２１４→正相入力線
ＬＰという信号経路が形成される。この信号経路を介す
ことにより、キャパシタＣ２に保持された電荷が極性の
反転された状態で正相入力線ＬＰに供給される。このよ
うに、クロックｂ２が出力されることによって積分値の
サンプリングが行われ、クロックｂ１が出力されること
により当該積分値と等価な電荷が極性の反転した状態で
正相入力線ＬＰに供給されるのである。

【００２８】第２積分値記憶部３１も、上記第１積分値
記憶部２１と全く同様な構成であり、１個のキャパシタ
Ｃ３と４個のアナログスイッチＳ３１１〜Ｓ３１４を有
している。ただし、第２積分値記憶部３１において積分
値の正相成分に相当する電圧をキャパシタＣ３に印加す
るための信号経路は、クロックｂ１によってアナログス
イッチＳ３１１およびＳ３１３が導通状態とされること
によって形成される。また、キャパシタＣ３に保持され
た電荷を正相入力線ＬＰに供給するための信号経路は、
クロックｂ２によってアナログスイッチＳ３１２および
Ｓ３１４が導通状態とされることによって形成される。

【００２９】このように第１積分値記憶部２１と第２積
分値記憶部３１とではクロックｂ１およびｂ２の果す役
割が入替わっている。このため、クロックｂ２が出力さ
れることにより、正相出力線ＭＰ上の電圧が第１積分値
記憶部２１のキャパシタＣ２に印加されると同時に第２
積分値３１のキャパシタＣ３に保持された電荷が正相入
力線ＬＰへ供給される。また、クロックｂ１が出力され
ることにより、正相出力線ＭＰ上の電圧が第２積分値記
憶部３１のキャパシタＣ３に印加されると同時に第１積
分値２１のキャパシタＣ２に保持された電荷が正相入力
線ＬＰへ供給されることとなる。

【００３０】他の積分値記憶部も、これらの第１積分値
記憶部２１および第２積分値記憶部３１と全く同様であ
り、１個のキャパシタと４個のアナログスイッチとによ
り構成されている。各キャパシタの名称および各アナロ
グスイッチの導通制御を行うクロックの名称は図示の通
りである。

【００３１】異種処理間積分値引き渡し部４１および４
２は、積分値記憶部２１〜２４および３１〜３４と同
様、積分部４０から得られる積分値を示す信号を記憶す
る手段であるが、これらとは異なった目的に使用される
ものである。すなわち、高次の積分処理が行われる場合
には積分処理の積分値を他の積分処理に引き渡すことが
必要になるが、このような引き渡しに係る積分値を示す
信号を記憶するために設けられたのが異種処理間積分値
引き渡し部４１および４２である。

【００３２】これらの異種処理間積分値引き渡し部も入
力スイッチドキャパシタ部１１等と同様な構成を有して
おり、例えば異種処理間積分値引き渡し部４１は、１個
のキャパシタＣ６と４個のアナログスイッチＳ４１１〜
Ｓ４１４を有している。ここで、アナログスイッチＳ４
１１およびＳ４１３は、クロックｂにより導通状態とさ
れる。これらのアナログスイッチが導通状態となること
により、正相出力線ＭＰ→アナログスイッチＳ４１１→
キャパシタＣ６→アナログスイッチＳ４１３→基準電源
Ｖｒｅｆという信号経路が形成される。正相出力線ＭＰ
には積分部４０により積分処理の積分値を示す正相の信
号が与えられるが、この信号経路を介すことによりこの
積分値を示す信号のレベルに応じた電荷がキャパシタＣ
６に保持される。また、アナログスイッチＳ４１２およ
びＳ４１４は、クロックｄが出力されることにより導通
状態とされる。これらのアナログスイッチが導通状態と
されることにより、基準電源Ｖｒｅｆ→アナログスイッ
チＳ４１２→キャパシタＣ６→アナログスイッチＳ４１
４→正相入力線ＬＰという信号経路が形成される。この
信号経路を介すことにより、キャパシタＣ６に保持され
た電荷が正相入力線ＬＰに供給される。

【００３３】１ビットＡＤＣ部５０は、積分部４０から
得られる積分値を量子化するための手段であり、２個の
キャパシタＣ１０およびＣ２０と、６個のアナログスイ
ッチＳ５０１〜Ｓ５０６と、比較器５１により構成され
ている。

【００３４】ここで、アナログスイッチＳ５０１、Ｓ５
０３、Ｓ５０４およびＳ５０６は、クロックｄにより導
通状態とされる。これらのアナログスイッチが導通状態
となることにより、正相出力線ＭＰ→アナログスイッチ
Ｓ５０１→キャパシタＣ１０→アナログスイッチＳ５０
３→基準電源Ｖｒｅｆという信号経路と、逆相出力線Ｍ
Ｎ→アナログスイッチＳ５０４→キャパシタＣ２０→ア
ナログスイッチＳ５０６→基準電源Ｖｒｅｆという信号
経路が形成される。そして、前者の信号経路を介すこと
により積分値の正相成分に相当する電圧がキャパシタＣ
１０に印加され、後者の信号経路を介すことにより積分
値の逆相成分に相当する電圧がキャパシタＣ２０に印加
されることとなる。そして、クロックｄが立ち下がり、
アナログスイッチＳ５０１、Ｓ５０３、Ｓ５０４および
Ｓ５０６が開放状態となると、キャパシタＣ１０および
Ｃ２０は、その時点における印加電圧を保持する。

【００３５】また、アナログスイッチＳ５０２およびＳ
５０５は、クロックａにより導通状態とされる。これら
のアナログスイッチが導通状態とされる結果、基準電源
Ｖｒｅｆ→アナログスイッチＳ５０２→キャパシタＣ１
０→比較器５１の反転入力端という信号経路と、基準電
源Ｖｒｅｆ→アナログスイッチＳ５０５→キャパシタＣ
２０→比較器５１の正転入力端という信号経路とが形成
される。そして、これらの信号経路を介すことにより、
キャパシタＣ１０およびＣ２０によって保持された各電
圧が、各々極性が反転され、比較器５１の反転入力端お
よび正転入力端に各々供給される。

【００３６】比較器５１は、通常の比較器とラッチとを
組合せて構成されたものであり、クロックａが与えられ
る毎に、その時点における反転入力端および正転入力端
の各入力電圧を比較し、その結果を１ビットのデジタル
信号ＯＵＴとして出力する。このデジタル信号ＯＵＴ
は、帰還クロック生成部６０および後続のデジタルフィ
ルタ（図示略）等に供給される。

【００３７】帰還クロック生成部６０は、比較器５１の
出力デジタル信号が“０”である場合にはクロックｂｄ
と同期したタイミングでクロックＨｂｄを出力し、
“１”である場合にはクロックｂｄと同期したタイミン
グでクロックＬｂｄを出力する。

【００３８】１ビットＤＡＣ部７０は、上記デジタル信
号ＯＵＴに対応した帰還アナログ信号を生成するための
手段であり、キャパシタＣ９およびＣ１９と、アナログ
スイッチＳ７０１〜Ｓ７１０によって構成されている。
ここで、アナログスイッチＳ７０２、Ｓ７０３、Ｓ７０
４およびＳ７０６は、クロックａｃにより導通状態とさ
れる。これらのアナログスイッチが導通状態とされる結
果、キャパシタＣ９の両端が基準電源Ｖｒｅｆに接続さ
れ、キャパシタＣ１９は基準電源Ｖｒｅｆと接地線との
間に接続される。従って、クロックａｃが１回発生され
ることにより、キャパシタＣ９には０Ｖが、キャパシタ
Ｃ１９には電圧Ｖｒｅｆが各々保持されることとなる。
また、アナログスイッチＳ７０１およびＳ７０５は、ク
ロックｂｄにより導通状態とされる。この結果、キャパ
シタＣ９の一端が接地され、同キャパシタＣ９の他端か
ら０Ｖが出力される。また、キャパシタＣ１９の一端が
基準電源Ｖｒｅｆに接続されるため、同キャパシタＣ９
の他端から電圧２Ｖｒｅｆが出力される。

【００３９】アナログスイッチＳ７０７〜Ｓ７１０は、
このようにして出力されたキャパシタＣ９およびＣ１９
の各電圧をアナログ帰還信号として正相入力線ＬＰおよ
び逆相入力線ＬＮに供給する手段であり、各々帰還クロ
ック生成部６０が発生するクロックＨｂｄまたはＬｂｄ
によって導通状態とされる。まず、アナログスイッチＳ
７０７およびＳ７１０は、クロックＨｂｄによって導通
状態とされる。これらのアナログスイッチが導通状態と
された場合、キャパシタＣ９の出力電圧（＝０Ｖ）が正
相入力線ＬＰへ、キャパシタＣ１９の出力電圧（＝２Ｖ
ｒｅｆ）が逆相入力線ＬＮへ各々供給される。また、ア
ナログスイッチＳ７０８およびＳ７０９は、クロックＬ
ｂｄによって導通状態とされる。これらのアナログスイ
ッチが導通状態とされた場合、キャパシタＣ９の出力電
圧（＝０Ｖ）が逆相入力線ＬＮへ、キャパシタＣ１９の
出力電圧（＝２Ｖｒｅｆ）が正相入力線ＬＰへ各々供給
される。

【００４０】Ｂ．実施形態の動作 本実施形態においては、一定のサンプリング周期ＴＳ毎
に入力アナログ信号をサンプリングし、デジタル信号に
変換する。このＡ／Ｄ変換のための一連の処理は、各サ
ンプリング周期を４分割した各タイムスロット単位で逐
次進められる。各タイムスロットにおいて行われる処理
の内容に着目した場合、連続した８個のタイムスロッ
ト、すなわち、サンプリング周期に換算して２周期分の
時間２ＴＳを一単位として同一の処理が繰り返される。
そこで、以下では、連続した２個のサンプリング周期Ｔ
Ｓ_iおよびＴＳ_i+1からなる期間を想定し、この期間を８
分割したものをタイムスロットＳＬ１〜ＳＬ８として説
明を行う。

【００４１】本実施形態は、図５に示す２次のデルタシ
グマ変調を実行するものである。この２次のデルタシグ
マ変調は、図示のように、第１積分処理およびこの第１
積分処理の結果を処理対象に含む第２積分処理を有して
いるが、本実施形態は１個の積分部４０しか有していな
いため、時分割制御により各積分処理を交互に実行する
こととなる。図５にはデルタシグマ変調を構成する各処
理の他、各処理の実行に伴う信号の授受の様子を矢印に
よって示した。また、各処理および信号の授受がいずれ
のタイムスロットにおいて行われるかを明示した。以
下、この図５を適宜参照しつつ、図４のタイミングチャ
ートに沿って各タイムスロットにおける本実施形態の動
作を順次説明する。

【００４２】（１）タイムスロットＳＬ１ サンプリング周期ＴＳ_iのタイムスロットＳＬ１におい
ては、クロックａおよびａｃのみが出力され、他のクロ
ックは出力されない。このため、クロックの出力によっ
て各アナログスイッチの状態は図６に示すものとなり、
各部では次の動作が行われる。

【００４３】入力スイッチドキャパシタ部１１および
１２においては、入力アナログ信号ＡｉｎＰおよびＡｉ
ｎＮのサンプリングが行われ、各アナログ信号のレベル
に応じた電荷がキャパシタＣ１およびＣ１１に各々保持
される。

【００４４】積分部４０においてはキャパシタＣ８お
よびＣ１８の各々の両端が初期化用アナログスイッチに
よって短絡され、積分部４０の積分値は０に初期化され
る（図５における第２積分処理の積分値の初期化）。

【００４５】１ビットＡＤＣ部５０においては、キャ
パシタＣ１０およびＣ２０の各々の保持電圧が比較器５
１の反転入力端および正転入力端に各々入力され、各入
力電圧の比較が行われる。これらの各キャパシタの保持
電圧は、サンプリング周期ＴＳ_i-1において積分部４０
から与えられたものであり、図５における第２積分処理
の積分値に相当するものである。そして、クロックａが
出力されることにより、上記比較の結果を表すデジタル
信号ＯＵＴが出力される。

【００４６】ここで、サンプリング周期ＴＳ_i-1におい
て積分部４０から得られた積分値が正であり、キャパシ
タＣ１０に正の電圧、キャパシタＣ２０に負の電圧が保
持されていた場合には、比較器５１の反転入力端に対す
る入力電圧が正転入力端に対する入力電圧よりも低くな
る。この結果、比較器５１からデジタル信号ＯＵＴとし
て“１”（ハイレベル）が出力される。一方、１サンプ
リング周期前に積分部４０から得られた積分値が負であ
る場合には、比較器５１の反転入力端に対する入力電圧
が正転入力端に対する入力電圧よりも高くなるため、デ
ジタル信号ＯＵＴとして“０”（ローレベル）が出力さ
れる。

【００４７】１ビットＤＡＣ部７０においては、キャ
パシタＣ９により電圧０Ｖが保持され、キャパシタＣ１
９により電圧Ｖｒｅｆが保持される。

【００４８】（２）タイムスロットＳＬ２ このタイムスロットＳＬ２においては、クロックｂ、ｂ
ｄおよびｂ１のみが出力され、他のクロックは出力され
ない。このため、クロックの出力によって各アナログス
イッチの状態は図７に示すものとなり、各部では次の動
作が行われる。

【００４９】入力スイッチドキャパシタ部１１および
１２においては、キャパシタＣ１およびＣ１１に保持さ
れた電荷が各々極性が反転された状態で正相入力線ＬＰ
および逆相入力線ＬＮに各々供給される。

【００５０】帰還クロック生成部６０においては、ク
ロックｂｄに同期したタイミングでクロックＨｂｄまた
はＬｂｄのいずれかが出力される。いずれのクロックが
出力されるかは出力デジタル信号ＯＵＴの値により決定
されるものであり、ＯＵＴ＝“０”である場合にはクロ
ックＨｂｄが、ＯＵＴ＝“１”である場合にはクロック
Ｌｂｄが出力される。

【００５１】１ビットＤＡＣ部７０においては、キャ
パシタＣ９からアナログスイッチＳ７０７およびＳ７０
９に対して電圧０Ｖが出力され、キャパシタＣ１９から
アナログスイッチＳ７０８およびＳ７１０に対して電圧
２Ｖｒｅｆが出力される。そして、デジタル信号ＯＵＴ
として“０”が出力され、クロックＨｂｄが出力された
場合には、電圧０ＶがアナログスイッチＳ７０７を介し
て正相入力線ＬＰに与えられ、電圧２Ｖｒｅｆがアナロ
グスイッチＳ７１０を介して逆相入力線ＬＮに与えられ
る。一方、デジタル信号として“１”が出力され、クロ
ックＬｂｄが出力された場合には、アナログスイッチＳ
７０８およびＳ７０９が導通状態となり、正相入力線Ｌ
Ｐに対しては電圧２Ｖｒｅｆが、逆相入力線ＬＮに対し
ては電圧０Ｖが与えられることとなる。

【００５２】第１積分値記憶部２１および２３におい
ては、キャパシタＣ２およびＣ１２に保持された電荷が
正相入力線ＬＰおよび逆相入力線ＬＮに供給される。こ
れらの各キャパシタの保持電荷は、サンプリング周期Ｔ
Ｓ_i-1において積分部４０から与えられたものであり、
図５における第１積分処理の積分値に相当するものであ
る。

【００５３】積分部４０においては、初期化用アナロ
グスイッチＳ４０１およびＳ４０２が開放状態とされる
ため、正相入力線ＬＰおよび逆相入力線ＬＮを介して供
給される上記、およびの各信号の積分が行われ
る。この結果、サンプリング周期ＴＳ_i-1における第１
積分処理に対応した積分値とタイムスロットＳＬ１にお
いて取り込んだ入力アナログ信号とを加算し、この加算
結果から帰還アナログ信号を減算したものが今回のサン
プリング周期ＴＳ_iにおける第１積分処理の積分値とし
て得られ、この積分値に相当する電圧が差動増幅器４１
から正相出力線ＭＰおよび逆相出力線ＭＮに出力され
る。

【００５４】第２積分値記憶部３１および３３におい
ては、以上のようにして得られた第１積分処理の積分値
に相当する電圧を保持する動作が行われる。すなわち、
正相出力線ＭＰからキャパシタＣ３を介して基準電源Ｖ
ｒｅｆに至る信号経路が形成されるため、この信号経路
を介すことにより積分値の正相成分に相当する電荷がキ
ャパシタＣ３に保持される。また、逆相出力線ＭＮから
キャパシタＣ１３を介して基準電源Ｖｒｅｆに至る信号
経路が形成されるため、この信号経路を介すことにより
積分値の逆相成分に相当する電荷がキャパシタＣ１３に
保持されることとなる。

【００５５】図５に示すように、第１積分処理の結果
は第２積分処理に使用される。そこで、この第２積分処
理での使用に備えて第１積分処理の積分値に相当する信
号を保持する動作が異種処理間積分値引き渡し部４１お
よび４２において実行される。

【００５６】すなわち、クロックｂにより正相出力線Ｍ
ＰからキャパシタＣ６を介して基準電源Ｖｒｅｆに至る
経路と逆相出力線ＭＮからキャパシタＣ１６を介して基
準電源Ｖｒｅｆに至る経路が形成される。そして、前者
の経路を介することにより第１積分処理の積分値の正相
成分に相当する電荷がキャパシタＣ６に保持され、後者
の経路を介することにより同積分値の逆相成分に相当す
る電荷がキャパシタＣ１６に保持される。

【００５７】（３）タイムスロットＳＬ３ このタイムスロットＳＬ３においては、クロックａｃの
みが出力され、他のクロックは出力されない。このた
め、クロックの出力によって各アナログスイッチの状態
は図８に示すものとなり、各部では次の動作が行われ
る。

【００５８】積分部４０においては初期化用アナログ
スイッチＳ４０１およびＳ４０２が導通状態とされるた
め、積分値が０となる。これにより図５における第１積
分処理の積分値が０とされたことになる。 １ビットＤＡＣ部７０においては、キャパシタＣ９の
両端の電圧が０Ｖとされ、キャパシタＣ１９の両端の電
圧がＶｒｅｆに設定される。 第２積分値記憶部３１および３３と異種処理間積分値
引き渡し部４１および４２においては、すべてのアナロ
グスイッチが開放状態とされる。このため、キャパシタ
Ｃ３、Ｃ１３、Ｃ６およびＣ１６は、タイムスロットＳ
Ｌ２において与えられた第１積分処理の積分値に対応し
た電荷をそのまま維持することとなる。

【００５９】（４）タイムスロットＳＬ４ このタイムスロットＳＬ４においては、クロックｄ、ｂ
ｄおよびｄ１のみが出力され、他のクロックは出力され
ない。このため、クロックの出力によって各アナログス
イッチの状態は図９に示すものとなり、各部では次の動
作が行われる。

【００６０】異種処理間積分値引き渡し部４１および
４２においては、キャパシタＣ６およびＣ１６に保持さ
れた各電荷が各々極性が反転された状態で正相入力線Ｌ
Ｐおよび逆相入力線ＬＮに各々供給される。これらの各
キャパシタの保持電荷は、タイムスロットＳＬ２におい
て積分部４０から与えられたものであり、図５における
第１積分処理の積分値に相当するものである。

【００６１】帰還クロック生成部６０においては、出
力デジタル信号ＯＵＴが“０”である場合にはクロック
Ｈｂｄが出力され、“１”である場合にはクロックＬｂ
ｄが出力される。

【００６２】１ビットＤＡＣ部７０においては、上記
クロックＨｂｄまたはＬｂｄに基づき、出力デジタル信
号ＯＵＴに対応した帰還アナログ信号が発生され、正相
入力線ＬＰおよび逆相入力線ＬＮに与えられる。なお、
この動作の詳細は既にタイムスロットＳＬ２において説
明した内容と同じであるので説明を省略する。

【００６３】第１積分値記憶部２２および２４におい
ては、キャパシタＣ４およびＣ１４に保持された各電荷
が各々極性が反転された状態で正相入力線ＬＰおよび逆
相入力線ＬＮに供給される。これらの各キャパシタに保
持された電荷は、サンプリング周期ＴＳ_i-1において積
分部４０から与えられたものであり、図５における第２
積分処理の積分値に相当するものである。

【００６４】積分部４０においては、正相入力線ＬＰ
および逆相入力線ＬＮを介して供給される上記、お
よびの各信号の積分が行われる。この結果、サンプリ
ング周期ＴＳ_i-1における第２積分処理の積分値と、サ
ンプリング周期ＴＳ_iにおける第１積分処理の積分値と
を加算し、この加算結果から帰還アナログ信号を減算し
たものがサンプリング周期ＴＳ_iにおける第２積分処理
の積分値として得られ、この積分値に相当する電圧が差
動増幅器４１から正相出力線ＭＰおよび逆相出力線ＭＮ
に出力される。

【００６５】第２積分値記憶部３２および３４におい
ては、以上のようにして得られた第２積分処理の積分値
に相当する電荷をキャパシタＣ５およびＣ１５に保持す
る動作が行われる。

【００６６】積分部４０から１ビットＡＤＣ部５０に
対し、第２積分処理の積分値の正相成分に相当する電圧
および逆相成分に相当する電圧が供給される。これらの
各電圧は１ビットＡＤＣ部５０内のキャパシタＣ１０お
よびＣ２０に保持される。

【００６７】（５）タイムスロットＳＬ５ サンプリング周期ＴＳ_i+1のタイムスロットＳＬ５にお
いては、上述したタイムスロットＳＬ１と同様、クロッ
クａおよびａｃのみが出力され、他のクロックは出力さ
れない。このため、クロックの出力によって各アナログ
スイッチの状態は図１０に示すものとなり、各部では次
の動作が行われる。

【００６８】入力スイッチドキャパシタ部１１および
１２においては、再び入力アナログ信号ＡｉｎＰおよび
ＡｉｎＮのサンプリングが行われ、各アナログ信号のレ
ベルに応じた電荷がキャパシタＣ１およびＣ１１に各々
保持される。

【００６９】積分部４０においてはキャパシタＣ８お
よびＣ１８の各々の両端が初期化用アナログスイッチに
よって短絡され、積分部４０の積分値は０となる。

【００７０】１ビットＡＤＣ部５０においては、キャ
パシタＣ１０およびＣ２０に保持された各電圧が各々極
性が反転された状態で比較器５１の反転入力端および正
転入力端に各々入力され、比較される。これらの各キャ
パシタに保持された電圧は、サンプリング周期ＴＳ_iの
タイムスロットＳＬ４において積分部４０から得られた
ものであり、図５における第２積分処理の積分値に相当
する。そして、クロックａが出力されることにより、上
記比較の結果を表すデジタル信号ＯＵＴが比較器５１か
ら出力される。

【００７１】１ビットＤＡＣ部７０においては、キャ
パシタＣ９により電圧０Ｖが保持され、キャパシタＣ１
９により電圧Ｖｒｅｆが保持される。

【００７２】（６）タイムスロットＳＬ６ このタイムスロットＳＬ６においては、クロックｂ、ｂ
ｄおよびｂ２のみが出力され、他のクロックは出力され
ない。このため、クロックの出力によって各アナログス
イッチの状態は図１１に示すものとなり、各部では次の
動作が行われる。

【００７３】入力スイッチドキャパシタ部１１および
１２においては、キャパシタＣ１およびＣ１１に保持さ
れた各電荷が各々極性が反転された状態で出力され、正
相入力線ＬＰおよび逆相入力線ＬＮに各々供給される。

【００７４】帰還クロック生成部６０においては、出
力デジタル信号ＯＵＴが“０”である場合にはクロック
Ｈｂｄが、“１”である場合にはクロックＬｂｄが出力
される。

【００７５】１ビットＤＡＣ部７０においては、上記
クロックＨｂｄまたはＬｂｄに基づいて、出力デジタル
信号ＯＵＴに対応した帰還アナログ信号が発生され、正
相入力線ＬＰおよび逆相入力線ＬＮに与えられる。

【００７６】第２積分値記憶部３１および３３におい
ては、キャパシタＣ３およびＣ１３に保持された電荷が
各々極性が反転されて正相入力線ＬＰおよび逆相入力線
ＬＮに供給される。これらの各キャパシタに保持された
電荷は、サンプリング周期ＴＳ_iのタイムスロットＳＬ
２において積分部４０から与えられたものであり、サン
プリング周期ＴＳ_iにおける第１積分処理の積分値に相
当するものである。

【００７７】積分部４０においては、初期化用アナロ
グスイッチＳ４０１およびＳ４０２が開放状態とされる
ため、正相入力線ＬＰおよび逆相入力線ＬＮを介して供
給される上記各信号の積分が行われる。この結果、サン
プリング周期ＴＳ_iにおける第１積分処理の積分値とタ
イムスロットＳＬ５において取り込んだ入力アナログ信
号とを加算し、この加算結果から帰還アナログ信号を減
算したものが今回のサンプリング周期ＴＳ_i+1における
第１積分処理の積分値として得られ、この積分値に相当
する電圧が差動増幅器４１から正相出力線ＭＰおよび逆
相出力線ＭＮに出力される。

【００７８】第１積分値記憶部２１および２３におい
ては、以上のようにして得られた第１積分処理の積分値
に相当する電圧を保持する動作が行われる。

【００７９】異種処理間積分値引き渡し部４１および
４２においても、上記第１積分処理の積分値に相当する
電圧を保持する動作が行われる。

【００８０】１ビットＡＤＣ部５０においては、積分
部４０から得られる第１積分処理の積分値の正相成分に
相当する電圧がキャパシタＣ１０に保持され、逆相成分
に相当する電圧がキャパシタＣ２０に保持される。

【００８１】以上のようにタイムスロットＳＬ６におけ
る処理内容は、サンプリング周期ＴＳ_iのタイムスロッ
トＳＬ２での処理内容と実質的に同じであり、第１積分
値記憶部２１および２３と第２積分値記憶部３１および
３３の果す役割が入れ替わっている点のみが相違してい
る。

【００８２】（７）タイムスロットＳＬ７ このタイムスロットＳＬ７においては、上述したタイム
スロットＳＬ３と同様、クロックａｃのみが出力され、
他のクロックは出力されない。このため、クロックの出
力によって各アナログスイッチの状態は図１２に示すも
のとなり、各部では次の動作が行われる。

【００８３】積分部４０においては初期化用アナログ
スイッチＳ４０１およびＳ４０２が導通状態とされるた
め、積分値が０となる。

【００８４】１ビットＤＡＣ部７０においては、キャ
パシタＣ９の両端の電圧が０Ｖとされ、キャパシタＣ１
９の両端の電圧がＶｒｅｆに設定される。

【００８５】第１積分値記憶部２１および２３と異種
処理間積分値引き渡し部４１および４２において、すべ
てのアナログスイッチが開放状態とされる。このため、
キャパシタＣ２、Ｃ１２、Ｃ６およびＣ１６は、タイム
スロットＳＬ６において与えられた電荷をそのまま維持
することとなる。

【００８６】（８）タイムスロットＳＬ８ このタイムスロットＳＬ８においては、クロックｄ、ｂ
ｄおよびｄ２のみが出力され、他のクロックは出力され
ない。このため、各クロックの発生により、各アナログ
スイッチの状態は図１３に示すものとなり、各部では次
の動作が行われる。

【００８７】異種処理間積分値引き渡し部４１および
４２においては、キャパシタＣ６およびＣ１６に保持さ
れた各電荷が各々極性が反転された状態で出力され、正
相入力線ＬＰおよび逆相入力線ＬＮに各々供給される。
これらの各キャパシタに保持された電荷は、サンプリン
グ周期ＴＳ_i+1における第１積分処理の積分値に相当す
るものである。

【００８８】帰還クロック生成部６０においては、出
力デジタル信号が“０”である場合にはクロックＨｂｄ
が出力され、“１”である場合にはクロックＬｂｄが出
力される。

【００８９】１ビットＤＡＣ部７０においては、出力
デジタル信号に対応した帰還アナログ信号が発生され、
正相入力線ＬＰおよび逆相入力線ＬＮに与えられる。

【００９０】第２積分値記憶部３２および３４におい
ては、キャパシタＣ５およびＣ１５に保持された各電荷
が各々極性が反転された状態で正相入力線ＬＰおよび逆
相入力線ＬＮに供給される。これらの各キャパシタに保
持された電荷は、サンプリング周期ＴＳ_iにおける第２
積分処理の積分値に相当するものである。

【００９１】積分部４０においては、初期化用アナロ
グスイッチＳ４０１およびＳ４０２が開放状態とされる
ため、正相入力線ＬＰおよび逆相入力線ＬＮを介して供
給される各信号の積分が行われる。この結果、サンプリ
ング周期ＴＳ_iにおける第２積分処理の積分値と、サン
プリング周期ＴＳ_i+1における第１積分処理の積分値と
を加算し、この加算結果から帰還アナログ信号を減算し
たものがサンプリング周期ＴＳ_i+1における第２積分処
理の積分値として得られ、この積分値に相当する電圧が
差動増幅器４１から正相出力線ＭＰおよび逆相出力線Ｍ
Ｎに出力される。

【００９２】第１積分値記憶部２２および２４におい
ては、以上のようにして得られた第２積分処理の積分値
に相当する電荷をキャパシタＣ４およびＣ１４に保持す
る動作が行われる。

【００９３】積分部４０から１ビットＡＤＣ部５０に
対し、第２積分処理の積分値の正相成分に相当する電圧
および逆相成分に相当する電圧が供給される。これらの
各電圧は１ビットＡＤＣ部５０内のキャパシタＣ１０お
よびＣ２０に保持される。サンプリング周期が切り換わ
り、再びタイムスロットＳＬ１になると、この保持され
た電圧が比較器５１に与えられ、デジタル信号ＯＵＴが
出力される訳である。

【００９４】このように、タイムスロットＳＬ８におけ
る処理内容は、実質的にタイムスロットＳＬ４での処理
内容と同じであり、第１積分値記憶部２２および２４と
第２積分値記憶部３２および３４の果す役割が入れ替わ
っているのみである。

【００９５】以後、同様にタイムスロットＳＬ１〜ＳＬ
８に対応した各処理が繰り返し実行され、図５に示す２
次のデルタシグマ変調のための各処理が進められる。

【００９６】Ｃ．他の実施形態 本発明の実施形態には、以上説明したものの他、種々の
ものが考えられる。例えば次の通りである。

【００９７】（１）上記実施形態ではアナログ信号を平
衡信号とし、差動増幅器によって構成された積分部によ
りアナログ信号の積分を行うようにしたが、不平衡なア
ナログ信号を差動型でない通常の積分器で積分するよう
にしてもよい。

【００９８】（２）各積分処理毎に１個の積分値記憶部
のみを設け、この積分値記憶部の保持電荷を使用して積
分部による積分処理を終えた後、新たな積分値に相当す
る電荷を積分値記憶部に保持させるようにしてもよい。
積分処理を行うタイムスロットとは別に積分値に相当す
る電荷を保持するためのタイムスロットを設けなければ
ならないが、積分値記憶部の数を半減させることができ
るという利点がある。

【００９９】（３）上記実施形態のように異種処理間引
き渡し部を設けるのではなく、積分値記憶部が異種処理
間引き渡し部としての役割を兼ねるようにしてもよい。

【０１００】（４）上記実施形態よりも多くの種類の積
分処理を実行する場合には、それに見合った数の積分値
記憶部を設ければよい。また、１つの積分処理の積分値
を２以上の積分処理が使用するような場合が考えられる
が、当該積分値を使用する複数の積分処理のすべてに対
応した異種処理間積分値引き渡し部を設け、各々に当該
積分値を示す信号を記憶させ、複数の積分処理に引き渡
せばよい。

【０１０１】

【発明の効果】以上説明したように、この発明によれ
ば、時分割制御の下、複数種類の積分処理を１個の積分
手段によって順次実行することができるので、小規模な
回路構成で、高次の積分処理を行うＡ／Ｄ変換器を実現
することができるという効果がある。

【図面の簡単な説明】

【図１】 請求項１に係る発明の構成を示す図である。

【図２】 請求項２に係る発明の構成を示す図である。

【図３】 この発明の一実施形態であるＡ／Ｄ変換器の
構成を示すブロック図である。

【図４】 同実施形態の動作を示すタイミングチャート
である。

【図５】 同実施形態において実行されるデルタシグマ
変調処理を示す図である。

【図６】 同実施形態の動作状態を示す図である。

【図７】 同実施形態の動作状態を示す図である。

【図８】 同実施形態の動作状態を示す図である。

【図９】 同実施形態の動作状態を示す図である。

【図１０】 同実施形態の動作状態を示す図である。

【図１１】 同実施形態の動作状態を示す図である。

【図１２】 同実施形態の動作状態を示す図である。

【図１３】 同実施形態の動作状態を示す図である。

【図１４】 従来のデルタシグマ変調型Ａ／Ｄ変換器の
構成を示すブロック図である。

【図１５】 従来のデルタシグマ変調型Ａ／Ｄ変換器の
構成を示すブロック図である。

【図１６】 従来のデルタシグマ変調型Ａ／Ｄ変換器の
構成を示すブロック図である。

【符号の説明】

１１……積分手段、１２，１２，〜……積分値記憶手
段、１３……スイッチ手段。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 時分割制御により複数種類の積分処理を
   繰り返し実行することにより入力アナログ信号をデジタ
   ル信号に順次変換するアナログ／デジタル変換器であっ
   て、 前記複数種類の積分処理を順次繰り返し実行する積分手
   段と、 前記積分処理の結果を示す積分値信号を各積分処理毎に
   記憶する複数の積分値記憶手段と、 前記各積分処理が中断される毎に、その時点における積
   分処理の結果を示す積分値信号を当該積分処理に対応し
   た積分値記憶手段に記憶させ、前記積分手段の積分処理
   の結果を初期化し、前記各積分処理が実行される毎に、
   当該積分処理に対応した積分値信号を前記積分値記憶手
   段のうち該当するものから前記積分手段に供給すると共
   に、当該積分処理が入力アナログ信号を処理対象に含む
   場合には当該入力アナログ信号を前記積分手段に供給
   し、当該積分処理が他の積分処理の結果を処理対象に含
   む場合には当該他の積分処理に対応した積分値信号を前
   記積分値記憶手段のうち該当するものから前記積分手段
   に供給するスイッチ手段とを具備することを特徴とする
   アナログ／デジタル変換器。
2. 【請求項２】 時分割制御により複数種類の積分処理を
   繰り返し実行することにより入力アナログ信号をデジタ
   ル信号に順次変換するアナログ／デジタル変換器であっ
   て、 前記複数種類の積分処理を順次繰り返し実行する積分手
   段と、 前記積分処理の結果を示す積分値信号を各積分処理毎に
   記憶する複数の積分値記憶手段と、 先に行われた積分処理の結果を後の積分処理が処理対象
   として含む場合において当該先に行われた積分処理の結
   果を示す積分値信号を記憶する異種処理間積分値引き渡
   し手段と、 前記各積分処理が中断される毎に、その時点における積
   分処理の結果を示す積分値信号を当該積分処理に対応し
   た積分値記憶手段に記憶させて前記積分手段の積分処理
   の結果を初期化し、当該積分処理の結果を後の積分処理
   が使用する場合には当該積分処理の結果を示す積分値信
   号を該積分値記憶手段のみならず前記異種処理間積分値
   引き渡し手段にも記憶させ、前記各積分処理が実行され
   る毎に、当該積分処理に対応した積分値信号を前記積分
   値記憶手段のうち該当するものから前記積分手段に供給
   すると共に、当該積分処理が入力アナログ信号を処理対
   象に含む場合には当該入力アナログ信号を前記積分手段
   に供給し、当該積分処理が先に行われた積分処理の結果
   を処理対象に含む場合には当該先に行われた積分処理に
   対応した積分値信号を前記異種処理間積分値引き渡し手
   段から前記積分手段に供給するスイッチ手段とを具備す
   ることを特徴とするアナログ／デジタル変換器。