JPH0973399A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0973399A JPH0973399A JP22527495A JP22527495A JPH0973399A JP H0973399 A JPH0973399 A JP H0973399A JP 22527495 A JP22527495 A JP 22527495A JP 22527495 A JP22527495 A JP 22527495A JP H0973399 A JPH0973399 A JP H0973399A
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Abstract
(57)【要約】
【課題】 割り込み処理の実行が要求されると直ちに割
り込み処理を実行することができる半導体装置を提供す
る。 【解決手段】 複数のＣＰＵ１、２及び３を備えると共
に各ＣＰＵが保持するＰＣ値及びＦＳを退避するための
ＰＣ値・ＦＳ退避用バス９及びＰＣ値・ＦＳ退避用ＲＡ
Ｍ１０を備えている。割り込み信号が発生すると、処理
を実行中のＣＰＵは状態を保持したまま停止して復帰待
ち状態になると共に割り込み処理待ちのＣＰＵが割り込
み処理を実行する。残りのＣＰＵは、ＰＣ値及びＦＳを
ＰＣ値・ＦＳ退避用バス９を介してＰＣ値・ＦＳ退避用
ＲＡＭ１０に退避し、割り込み処理待ち状態になる。こ
のため、処理を実行中のＣＰＵ以外に、割り込み処理待
ち状態のＣＰＵ及び復帰待ち状態のＣＰＵが常に存在す
る。
り込み処理を実行することができる半導体装置を提供す
る。 【解決手段】 複数のＣＰＵ１、２及び３を備えると共
に各ＣＰＵが保持するＰＣ値及びＦＳを退避するための
ＰＣ値・ＦＳ退避用バス９及びＰＣ値・ＦＳ退避用ＲＡ
Ｍ１０を備えている。割り込み信号が発生すると、処理
を実行中のＣＰＵは状態を保持したまま停止して復帰待
ち状態になると共に割り込み処理待ちのＣＰＵが割り込
み処理を実行する。残りのＣＰＵは、ＰＣ値及びＦＳを
ＰＣ値・ＦＳ退避用バス９を介してＰＣ値・ＦＳ退避用
ＲＡＭ１０に退避し、割り込み処理待ち状態になる。こ
のため、処理を実行中のＣＰＵ以外に、割り込み処理待
ち状態のＣＰＵ及び復帰待ち状態のＣＰＵが常に存在す
る。
Description
【０００１】
【発明の属する技術分野】本発明はＣＰＵを備えた半導
体装置に関し、特に、高速な割り込み処理が実行可能で
ある半導体装置に関するものである。
体装置に関し、特に、高速な割り込み処理が実行可能で
ある半導体装置に関するものである。
【０００２】
【従来の技術】図２は従来の半導体装置の構成を示すブ
ロック図である。図２において、２１はＣＰＵであり、
プログラムカウンタ２１ａ及びフラグステイタスレジス
タ２１ｂを備えている。プログラムカウンタ２１ａはプ
ログラムカウンタ値（ＰＣ値）を保持し、フラグステイ
タスレジスタ２１ｂはフラグレジスタ（ＦＳ）を保持す
る。２２はＲＯＭ、２３はＲＡＭ、２４はアドレスバ
ス、２５はデータバスであり、アドレスバス２４及びデ
ータバス２５はそれぞれ、ＣＰＵ２１、ＲＯＭ２２及び
ＲＡＭ２３に接続されている。また、ＲＡＭ２３はスタ
ックポインタ（ＳＰ）が示すアドレスにシステムスタッ
クを持つ。２６は割り込み制御回路であり、発生した割
り込み信号に従ってＣＰＵ２１に割り込み許可信号を出
力する。
ロック図である。図２において、２１はＣＰＵであり、
プログラムカウンタ２１ａ及びフラグステイタスレジス
タ２１ｂを備えている。プログラムカウンタ２１ａはプ
ログラムカウンタ値（ＰＣ値）を保持し、フラグステイ
タスレジスタ２１ｂはフラグレジスタ（ＦＳ）を保持す
る。２２はＲＯＭ、２３はＲＡＭ、２４はアドレスバ
ス、２５はデータバスであり、アドレスバス２４及びデ
ータバス２５はそれぞれ、ＣＰＵ２１、ＲＯＭ２２及び
ＲＡＭ２３に接続されている。また、ＲＡＭ２３はスタ
ックポインタ（ＳＰ）が示すアドレスにシステムスタッ
クを持つ。２６は割り込み制御回路であり、発生した割
り込み信号に従ってＣＰＵ２１に割り込み許可信号を出
力する。
【０００３】図２に示す半導体装置において、割り込み
処理が行われる場合の動作について説明する。
処理が行われる場合の動作について説明する。
【０００４】いま、ＣＰＵ２１はメインルーチンを実行
しているとする。いずれかの割り込み信号が発生する
と、割り込み制御回路２６はＣＰＵ２１に割り込み許可
信号を出力する。割り込み許可信号を受けたＣＰＵ２１
は、プログラムカウンタ２１ａが保持しているＰＣ値及
びフラグステイタスレジスタ２１ｂが保持しているＦＳ
とをＲＡＭ２３のシステムスタックに退避させる。この
動作が終了した後、ＣＰＵ２１は割り込み処理ルーチン
の実行を開始する。割り込み処理ルーチンの実行を終了
すると、ＣＰＵ２１はＲＡＭ２３のシステムスタックか
らＰＣ値及びＦＳを読み出してＰＣ値をプログラムカウ
ンタ２１ａに復帰させると共にＦＳをフラグステイタス
レジスタ２１ｂに復帰させた後、元のメインルーチンの
実行を再開する。
しているとする。いずれかの割り込み信号が発生する
と、割り込み制御回路２６はＣＰＵ２１に割り込み許可
信号を出力する。割り込み許可信号を受けたＣＰＵ２１
は、プログラムカウンタ２１ａが保持しているＰＣ値及
びフラグステイタスレジスタ２１ｂが保持しているＦＳ
とをＲＡＭ２３のシステムスタックに退避させる。この
動作が終了した後、ＣＰＵ２１は割り込み処理ルーチン
の実行を開始する。割り込み処理ルーチンの実行を終了
すると、ＣＰＵ２１はＲＡＭ２３のシステムスタックか
らＰＣ値及びＦＳを読み出してＰＣ値をプログラムカウ
ンタ２１ａに復帰させると共にＦＳをフラグステイタス
レジスタ２１ｂに復帰させた後、元のメインルーチンの
実行を再開する。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置には以下のような問題がある。
半導体装置には以下のような問題がある。
【０００６】従来の半導体装置では、割り込み信号が発
生すると、ＣＰＵはＰＣ値及びＦＳを一旦ＲＡＭに退避
させた後に割り込み処理ルーチンを実行することにな
る。このため、割り込み信号が発生してからＣＰＵが割
り込み処理ルーチンの実行を開始するまでに、常に数マ
シンサイクルの遅延が発生するという問題があった。
生すると、ＣＰＵはＰＣ値及びＦＳを一旦ＲＡＭに退避
させた後に割り込み処理ルーチンを実行することにな
る。このため、割り込み信号が発生してからＣＰＵが割
り込み処理ルーチンの実行を開始するまでに、常に数マ
シンサイクルの遅延が発生するという問題があった。
【０００７】また、割り込み処理ルーチンが終了したと
きも、退避させていたＰＣ値及びＦＳをＲＡＭから再度
読み出した後にメインルーチンを実行することになる。
このため、割り込み処理ルーチンが終了してからメイン
ルーチンの実行を開始するまでにも、常に数マシンサイ
クルの遅延が発生するという問題があった。
きも、退避させていたＰＣ値及びＦＳをＲＡＭから再度
読み出した後にメインルーチンを実行することになる。
このため、割り込み処理ルーチンが終了してからメイン
ルーチンの実行を開始するまでにも、常に数マシンサイ
クルの遅延が発生するという問題があった。
【０００８】前記の問題に鑑み、本発明は、割り込み処
理の実行が要求されると直ちに割り込み処理を実行する
ことができる半導体装置を提供することを目的とする。
理の実行が要求されると直ちに割り込み処理を実行する
ことができる半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明は、複数のＣＰＵを備えると共に各ＣＰＵ
が保持するＰＣ値及びＦＳを退避するための専用バス及
びＲＡＭを備え、処理を実行中のＣＰＵ以外の一のＣＰ
Ｕを、保持するＰＣ値及びＦＳを前記専用バスを介して
前記専用ＲＡＭに退避させることにより割り込み処理待
ちにし、処理を実行中のＣＰＵの他に割り込み処理待ち
のＣＰＵが常に存在するようにするものである。
めに、本発明は、複数のＣＰＵを備えると共に各ＣＰＵ
が保持するＰＣ値及びＦＳを退避するための専用バス及
びＲＡＭを備え、処理を実行中のＣＰＵ以外の一のＣＰ
Ｕを、保持するＰＣ値及びＦＳを前記専用バスを介して
前記専用ＲＡＭに退避させることにより割り込み処理待
ちにし、処理を実行中のＣＰＵの他に割り込み処理待ち
のＣＰＵが常に存在するようにするものである。
【００１０】具体的に請求項１の発明が講じた解決手段
は、ＣＰＵを備えた半導体装置を対象とし、処理の実行
状態を表す状態情報を保持する状態情報保持手段をそれ
ぞれ有する複数のＣＰＵと、前記複数のＣＰＵのそれぞ
れに接続されており、各ＣＰＵから出力される状態情報
を転送する状態情報用バスと、前記状態情報用バスによ
り転送される状態情報を記憶する状態情報用ＲＡＭと、
前記複数のＣＰＵのうちの一のＣＰＵに該一のＣＰＵが
有する状態情報保持手段が保持する状態情報を前記状態
情報用バスを介して前記状態情報用ＲＡＭに記憶させる
ことにより、前記一のＣＰＵを割り込み処理待ち状態に
する機能を有する制御回路とを備えている構成とするも
のである。
は、ＣＰＵを備えた半導体装置を対象とし、処理の実行
状態を表す状態情報を保持する状態情報保持手段をそれ
ぞれ有する複数のＣＰＵと、前記複数のＣＰＵのそれぞ
れに接続されており、各ＣＰＵから出力される状態情報
を転送する状態情報用バスと、前記状態情報用バスによ
り転送される状態情報を記憶する状態情報用ＲＡＭと、
前記複数のＣＰＵのうちの一のＣＰＵに該一のＣＰＵが
有する状態情報保持手段が保持する状態情報を前記状態
情報用バスを介して前記状態情報用ＲＡＭに記憶させる
ことにより、前記一のＣＰＵを割り込み処理待ち状態に
する機能を有する制御回路とを備えている構成とするも
のである。
【００１１】請求項１の発明の構成により、複数のＣＰ
Ｕのうち処理を実行中のＣＰＵ以外の一のＣＰＵを、該
ＣＰＵが有する状態情報保持手段が保持する状態情報を
前記状態情報用バスを介して前記状態情報用ＲＡＭに記
憶させることによりいつでも割り込み処理待ち状態にす
ることができる。すなわち、処理を実行中のＣＰＵの他
に割り込み処理待ちのＣＰＵを常に存在させることがで
きる。このため、割り込み処理の実行が要求されると直
ちに割り込み処理を実行することができる。
Ｕのうち処理を実行中のＣＰＵ以外の一のＣＰＵを、該
ＣＰＵが有する状態情報保持手段が保持する状態情報を
前記状態情報用バスを介して前記状態情報用ＲＡＭに記
憶させることによりいつでも割り込み処理待ち状態にす
ることができる。すなわち、処理を実行中のＣＰＵの他
に割り込み処理待ちのＣＰＵを常に存在させることがで
きる。このため、割り込み処理の実行が要求されると直
ちに割り込み処理を実行することができる。
【００１２】具体的に請求項２の発明が講じた解決手段
は、ＣＰＵを備えた半導体装置を対象とし、処理の実行
状態を表す状態情報を保持する状態情報保持手段をそれ
ぞれ有するｎ個（ｎは３以上の整数）のＣＰＵと、前記
ｎ個のＣＰＵのそれぞれに接続されており、各ＣＰＵか
ら出力される状態情報を転送する状態情報用バスと、前
記状態情報用バスにより転送される状態情報を記憶する
状態情報用ＲＡＭと、前記ｎ個のＣＰＵのうちの一のＣ
ＰＵに該一のＣＰＵが有する状態情報保持手段が保持す
る状態情報を前記状態情報用バスを介して前記状態情報
用ＲＡＭに記憶させることにより、前記一のＣＰＵを割
り込み処理待ち状態にする機能を有する制御回路とを備
え、前記制御回路は、前記ｎ個のＣＰＵのうち第１のＣ
ＰＵが処理を実行しており且つ第２のＣＰＵが割り込み
処理待ち状態であるときに割り込み処理の実行が要求さ
れると、前記第１のＣＰＵに処理を停止させると共に前
記第２のＣＰＵに直ちに割り込み処理を実行させる一
方、前記ｎ個のＣＰＵのうち第３のＣＰＵに該第３のＣ
ＰＵが有する状態情報保持手段が保持する状態情報を前
記状態情報用バスを介して前記状態情報用ＲＡＭに記憶
させることにより、前記第３のＣＰＵを新たに割り込み
処理待ち状態にする構成とするものである。
は、ＣＰＵを備えた半導体装置を対象とし、処理の実行
状態を表す状態情報を保持する状態情報保持手段をそれ
ぞれ有するｎ個（ｎは３以上の整数）のＣＰＵと、前記
ｎ個のＣＰＵのそれぞれに接続されており、各ＣＰＵか
ら出力される状態情報を転送する状態情報用バスと、前
記状態情報用バスにより転送される状態情報を記憶する
状態情報用ＲＡＭと、前記ｎ個のＣＰＵのうちの一のＣ
ＰＵに該一のＣＰＵが有する状態情報保持手段が保持す
る状態情報を前記状態情報用バスを介して前記状態情報
用ＲＡＭに記憶させることにより、前記一のＣＰＵを割
り込み処理待ち状態にする機能を有する制御回路とを備
え、前記制御回路は、前記ｎ個のＣＰＵのうち第１のＣ
ＰＵが処理を実行しており且つ第２のＣＰＵが割り込み
処理待ち状態であるときに割り込み処理の実行が要求さ
れると、前記第１のＣＰＵに処理を停止させると共に前
記第２のＣＰＵに直ちに割り込み処理を実行させる一
方、前記ｎ個のＣＰＵのうち第３のＣＰＵに該第３のＣ
ＰＵが有する状態情報保持手段が保持する状態情報を前
記状態情報用バスを介して前記状態情報用ＲＡＭに記憶
させることにより、前記第３のＣＰＵを新たに割り込み
処理待ち状態にする構成とするものである。
【００１３】請求項２の発明の構成により、割り込み処
理の実行が要求されると、処理を実行中の第１のＣＰＵ
は処理を停止すると共に割り込み処理待ち状態である第
２のＣＰＵが直ちに割り込み処理を実行する。このた
め、第２のＣＰＵが割り込み処理を終了すると第１のＣ
ＰＵが直ちに処理を再開することができる。また、割り
込み処理の実行が要求されると、処理を実行中であった
第１のＣＰＵ及び割り込み処理待ち状態であった第２の
ＣＰＵ以外の第３のＣＰＵが新たに割り込み処理待ち状
態になる。このため、第２のＣＰＵが割り込み処理を実
行しているときに新たな割り込み処理の実行が要求され
ると、第３のＣＰＵが直ちに新たな割り込み処理を実行
することができる。すなわち、処理を実行中のＣＰＵの
他に割り込み処理待ちのＣＰＵが常に存在すると共に、
割り込み処理を実行中のときは、元の処理の実行待ちの
ＣＰＵ及び新たな割り込み処理待ちのＣＰＵが常に存在
する。このため、割り込み処理の実行が要求されると直
ちに割り込み処理を実行することができると共に、割り
込み処理が終了すると直ちに元の処理を再開することが
できる。
理の実行が要求されると、処理を実行中の第１のＣＰＵ
は処理を停止すると共に割り込み処理待ち状態である第
２のＣＰＵが直ちに割り込み処理を実行する。このた
め、第２のＣＰＵが割り込み処理を終了すると第１のＣ
ＰＵが直ちに処理を再開することができる。また、割り
込み処理の実行が要求されると、処理を実行中であった
第１のＣＰＵ及び割り込み処理待ち状態であった第２の
ＣＰＵ以外の第３のＣＰＵが新たに割り込み処理待ち状
態になる。このため、第２のＣＰＵが割り込み処理を実
行しているときに新たな割り込み処理の実行が要求され
ると、第３のＣＰＵが直ちに新たな割り込み処理を実行
することができる。すなわち、処理を実行中のＣＰＵの
他に割り込み処理待ちのＣＰＵが常に存在すると共に、
割り込み処理を実行中のときは、元の処理の実行待ちの
ＣＰＵ及び新たな割り込み処理待ちのＣＰＵが常に存在
する。このため、割り込み処理の実行が要求されると直
ちに割り込み処理を実行することができると共に、割り
込み処理が終了すると直ちに元の処理を再開することが
できる。
【００１４】
【発明の実施の形態】本発明の一実施形態について、図
面を参照しながら説明する。
面を参照しながら説明する。
【００１５】図１は本発明の一実施形態に係る半導体装
置の構成を示すブロック図である。図１において、１は
第１のＣＰＵであり、状態情報保持手段としてのプログ
ラムカウンタ１ａ及びフラグステイタスレジスタ１ｂを
備えている。２は第２のＣＰＵであり、第１のＣＰＵ１
と同様に状態情報保持手段としてのプログラムカウンタ
２ａ及びフラグステイタスレジスタ２ｂを備えている。
３は第３のＣＰＵであり、第１のＣＰＵ１及び第２のＣ
ＰＵ２と同様に状態情報保持手段としてのプログラムカ
ウンタ３ａ及びフラグステイタスレジスタ３ｂを備えて
いる。プログラムカウンタ１ａ、２ａ及び３ａは状態情
報としてのプログラムカウンタ値（ＰＣ値）をそれぞれ
保持し、フラグステイタスレジスタ１ｂ、２ｂ及び３ｂ
は状態情報としてのフラグステイタス（ＦＳ）をそれぞ
れ保持している。
置の構成を示すブロック図である。図１において、１は
第１のＣＰＵであり、状態情報保持手段としてのプログ
ラムカウンタ１ａ及びフラグステイタスレジスタ１ｂを
備えている。２は第２のＣＰＵであり、第１のＣＰＵ１
と同様に状態情報保持手段としてのプログラムカウンタ
２ａ及びフラグステイタスレジスタ２ｂを備えている。
３は第３のＣＰＵであり、第１のＣＰＵ１及び第２のＣ
ＰＵ２と同様に状態情報保持手段としてのプログラムカ
ウンタ３ａ及びフラグステイタスレジスタ３ｂを備えて
いる。プログラムカウンタ１ａ、２ａ及び３ａは状態情
報としてのプログラムカウンタ値（ＰＣ値）をそれぞれ
保持し、フラグステイタスレジスタ１ｂ、２ｂ及び３ｂ
は状態情報としてのフラグステイタス（ＦＳ）をそれぞ
れ保持している。
【００１６】４はＲＯＭ、５はＲＡＭ、６はアドレスバ
ス、７はデータバスであり、従来の半導体装置と同様の
ものである。アドレスバス６及びデータバス７はそれぞ
れ、第１のＣＰＵ１、第２のＣＰＵ２、第３のＣＰＵ
３、ＲＯＭ４及びＲＡＭ５に接続されている。８は制御
回路としての割り込み制御回路であり、発生した割り込
み信号に従って、第１のＣＰＵ１、第２のＣＰＵ２又は
第３のＣＰＵに割り込み許可信号を出力する。また、９
は状態情報用バスとしてのＰＣ値・ＦＳ退避用バス、１
０は状態情報用ＲＡＭとしてのＰＣ値・ＦＳ退避用ＲＡ
Ｍである。
ス、７はデータバスであり、従来の半導体装置と同様の
ものである。アドレスバス６及びデータバス７はそれぞ
れ、第１のＣＰＵ１、第２のＣＰＵ２、第３のＣＰＵ
３、ＲＯＭ４及びＲＡＭ５に接続されている。８は制御
回路としての割り込み制御回路であり、発生した割り込
み信号に従って、第１のＣＰＵ１、第２のＣＰＵ２又は
第３のＣＰＵに割り込み許可信号を出力する。また、９
は状態情報用バスとしてのＰＣ値・ＦＳ退避用バス、１
０は状態情報用ＲＡＭとしてのＰＣ値・ＦＳ退避用ＲＡ
Ｍである。
【００１７】図１に示す半導体装置において、割り込み
処理が行われる場合の動作について説明する。
処理が行われる場合の動作について説明する。
【００１８】図１に示す半導体装置がリセットされた直
後、第１のＣＰＵ１がプログラムのメインルーチンの実
行を開始すると共に第２のＣＰＵ２及び第３のＣＰＵ３
は待ち状態となる。このとき、第２のＣＰＵ２は割り込
み処理待ち状態となる。
後、第１のＣＰＵ１がプログラムのメインルーチンの実
行を開始すると共に第２のＣＰＵ２及び第３のＣＰＵ３
は待ち状態となる。このとき、第２のＣＰＵ２は割り込
み処理待ち状態となる。
【００１９】ここで、第１の割り込み信号が発生する
と、割り込み制御回路８は第１の割り込み許可信号を出
力する。第１の割り込み許可信号により、第１のＣＰＵ
１はＰＣ値及びＦＳを保持したままメインルーチンの実
行を停止する（すなわち復帰待ち状態となる）と同時
に、第２のＣＰＵ２が第１の割り込み処理ルーチンの実
行を開始する。また、第３のＣＰＵ３が割り込み処理待
ち状態となる。
と、割り込み制御回路８は第１の割り込み許可信号を出
力する。第１の割り込み許可信号により、第１のＣＰＵ
１はＰＣ値及びＦＳを保持したままメインルーチンの実
行を停止する（すなわち復帰待ち状態となる）と同時
に、第２のＣＰＵ２が第１の割り込み処理ルーチンの実
行を開始する。また、第３のＣＰＵ３が割り込み処理待
ち状態となる。
【００２０】さらに第２の割り込み信号が発生し、割り
込み制御回路８から第２の割り込み許可信号が出力され
ると、第２のＣＰＵ２がＰＣ値及びＦＳの状態を保持し
たまま第１の割り込み処理ルーチンの実行を停止する
（すなわち復帰待ち状態となる）と同時に、第３のＣＰ
Ｕ３が第２の割り込み処理ルーチンの実行を開始する。
またこのとき、第１のＣＰＵ１はＰＣ値及びＦＳをＰＣ
値・ＦＳ退避用バス９を介してＰＣ値・ＦＳ退避用ＲＡ
Ｍ１０に退避し、割り込み処理待ち状態になる。本実施
形態に係る半導体装置では、ＰＣ値・ＦＳ退避用バス９
及びＰＣ値・ＦＳ退避用ＲＡＭ１０を備えているので、
ＰＣ値及びＦＳを退避する動作をプログラムの実行と並
行して行うことができる。
込み制御回路８から第２の割り込み許可信号が出力され
ると、第２のＣＰＵ２がＰＣ値及びＦＳの状態を保持し
たまま第１の割り込み処理ルーチンの実行を停止する
（すなわち復帰待ち状態となる）と同時に、第３のＣＰ
Ｕ３が第２の割り込み処理ルーチンの実行を開始する。
またこのとき、第１のＣＰＵ１はＰＣ値及びＦＳをＰＣ
値・ＦＳ退避用バス９を介してＰＣ値・ＦＳ退避用ＲＡ
Ｍ１０に退避し、割り込み処理待ち状態になる。本実施
形態に係る半導体装置では、ＰＣ値・ＦＳ退避用バス９
及びＰＣ値・ＦＳ退避用ＲＡＭ１０を備えているので、
ＰＣ値及びＦＳを退避する動作をプログラムの実行と並
行して行うことができる。
【００２１】ここで、第３のＣＰＵ３が第２の割り込み
処理ルーチンの実行を終了すると、第２のＣＰＵ２は復
帰待ち状態であるので第１の割り込み処理ルーチンの実
行を直ちに再開する。また、第１のＣＰＵ１はＰＣ値・
ＦＳ退避用ＲＡＭ１０に退避していたＰＣ値及びＦＳを
再び読み込み、復帰待ち状態になる。第３のＣＰＵ３は
初期化され割り込み処理待ち状態になる。
処理ルーチンの実行を終了すると、第２のＣＰＵ２は復
帰待ち状態であるので第１の割り込み処理ルーチンの実
行を直ちに再開する。また、第１のＣＰＵ１はＰＣ値・
ＦＳ退避用ＲＡＭ１０に退避していたＰＣ値及びＦＳを
再び読み込み、復帰待ち状態になる。第３のＣＰＵ３は
初期化され割り込み処理待ち状態になる。
【００２２】さらに、第２のＣＰＵが第１の割り込み処
理ルーチンの実行を終了すると、第１のＣＰＵ１は復帰
待ち状態であるのでメインルーチンの実行を直ちに再開
する。
理ルーチンの実行を終了すると、第１のＣＰＵ１は復帰
待ち状態であるのでメインルーチンの実行を直ちに再開
する。
【００２３】このように、本実施形態に係る半導体装置
によると、１つのＣＰＵがある処理を実行しているとき
には他の２つのＣＰＵのいずれかが割り込み処理待ち状
態になっているので、割り込み処理の実行が要求される
と直ちに割り込み処理の実行を開始することができる。
また、１つのＣＰＵが割り込み処理を実行しているとき
には他の２つのＣＰＵのいずれかが復帰待ち状態になっ
ているので、割り込み処理の実行が終了すると直ちに元
の処理の実行を再開することができる。
によると、１つのＣＰＵがある処理を実行しているとき
には他の２つのＣＰＵのいずれかが割り込み処理待ち状
態になっているので、割り込み処理の実行が要求される
と直ちに割り込み処理の実行を開始することができる。
また、１つのＣＰＵが割り込み処理を実行しているとき
には他の２つのＣＰＵのいずれかが復帰待ち状態になっ
ているので、割り込み処理の実行が終了すると直ちに元
の処理の実行を再開することができる。
【００２４】なお、ここでは、半導体装置は３つのＣＰ
Ｕを備えているものとしたが、３個以上のＣＰＵを備え
ていても同等の効果が得られる。
Ｕを備えているものとしたが、３個以上のＣＰＵを備え
ていても同等の効果が得られる。
【００２５】また、ＣＰＵが２個の場合でも、ＰＣ値・
ＦＳ退避用バス及びＰＣ値・ＦＳ退避用ＲＡＭを設ける
ことにより、一のＣＰＵが処理を実行しているときに他
のＣＰＵを常に割り込み処理待ち状態にすることは可能
である。
ＦＳ退避用バス及びＰＣ値・ＦＳ退避用ＲＡＭを設ける
ことにより、一のＣＰＵが処理を実行しているときに他
のＣＰＵを常に割り込み処理待ち状態にすることは可能
である。
【００２６】
【発明の効果】請求項１の発明に係る半導体装置による
と、処理を実行中のＣＰＵの他に割り込み処理待ちのＣ
ＰＵを常に存在させることができるので、割り込み処理
の実行が要求されると直ちに割り込み処理を実行するこ
とができる。
と、処理を実行中のＣＰＵの他に割り込み処理待ちのＣ
ＰＵを常に存在させることができるので、割り込み処理
の実行が要求されると直ちに割り込み処理を実行するこ
とができる。
【００２７】請求項２の発明に係る半導体装置による
と、処理を実行中のＣＰＵの他に割り込み処理待ちのＣ
ＰＵが常に存在すると共に、割り込み処理を実行中のと
きは、元の処理の実行待ちのＣＰＵ及び新たな割り込み
処理待ちのＣＰＵが常に存在するので、割り込み処理の
実行が要求されると直ちに割り込み処理を実行すること
ができると共に割り込み処理が終了すると直ちに元の処
理を再開することができる。
と、処理を実行中のＣＰＵの他に割り込み処理待ちのＣ
ＰＵが常に存在すると共に、割り込み処理を実行中のと
きは、元の処理の実行待ちのＣＰＵ及び新たな割り込み
処理待ちのＣＰＵが常に存在するので、割り込み処理の
実行が要求されると直ちに割り込み処理を実行すること
ができると共に割り込み処理が終了すると直ちに元の処
理を再開することができる。
【図１】本発明の実施形態に係る半導体装置の構成を示
すブロック図である。
すブロック図である。
【図２】従来の半導体装置の構成を示すブロック図であ
る。
る。
１ 第１のＣＰＵ ２ 第２のＣＰＵ ３ 第３のＣＰＵ １ａ，２ａ，３ａ プログラムカウンタ（状態情報保持
手段） １ｂ，２ｂ，３ｂ フラグステイタスレジスタ（状態情
報保持手段） ４ ＲＯＭ ５ ＲＡＭ ６ アドレスバス ７ データバス ８ 割り込み制御回路（制御回路） ９ ＰＣ値・ＦＳ退避用バス（状態情報用バス） １０ ＰＣ値・ＦＳ退避用ＲＡＭ（状態情報用ＲＡＭ） ２１ ＣＰＵ ２１ａ プログラムカウンタ ２１ｂ フラグステイタスレジスタ ２２ ＲＯＭ ２３ ＲＡＭ ２４ アドレスバス ２５ データバス ２６ 割り込み制御回路
手段） １ｂ，２ｂ，３ｂ フラグステイタスレジスタ（状態情
報保持手段） ４ ＲＯＭ ５ ＲＡＭ ６ アドレスバス ７ データバス ８ 割り込み制御回路（制御回路） ９ ＰＣ値・ＦＳ退避用バス（状態情報用バス） １０ ＰＣ値・ＦＳ退避用ＲＡＭ（状態情報用ＲＡＭ） ２１ ＣＰＵ ２１ａ プログラムカウンタ ２１ｂ フラグステイタスレジスタ ２２ ＲＯＭ ２３ ＲＡＭ ２４ アドレスバス ２５ データバス ２６ 割り込み制御回路
Claims (2)
- 【請求項１】 処理の実行状態を表す状態情報を保持す
る状態情報保持手段をそれぞれ有する複数のＣＰＵと、 前記複数のＣＰＵのそれぞれに接続されており、各ＣＰ
Ｕから出力される状態情報を転送する状態情報用バス
と、 前記状態情報用バスにより転送される状態情報を記憶す
る状態情報用ＲＡＭと、 前記複数のＣＰＵのうちの一のＣＰＵに該一のＣＰＵが
有する状態情報保持手段が保持する状態情報を前記状態
情報用バスを介して前記状態情報用ＲＡＭに記憶させる
ことにより、前記一のＣＰＵを割り込み処理待ち状態に
する機能を有する制御回路とを備えていることを特徴と
する半導体装置。 - 【請求項２】 処理の実行状態を表す状態情報を保持す
る状態情報保持手段をそれぞれ有するｎ個（ｎは３以上
の整数）のＣＰＵと、 前記ｎ個のＣＰＵのそれぞれに接続されており、各ＣＰ
Ｕから出力される状態情報を転送する状態情報用バス
と、 前記状態情報用バスにより転送される状態情報を記憶す
る状態情報用ＲＡＭと、 前記ｎ個のＣＰＵのうちの一のＣＰＵに該一のＣＰＵが
有する状態情報保持手段が保持する状態情報を前記状態
情報用バスを介して前記状態情報用ＲＡＭに記憶させる
ことにより、前記一のＣＰＵを割り込み処理待ち状態に
する機能を有する制御回路とを備え、 前記制御回路は、 前記ｎ個のＣＰＵのうち第１のＣＰＵが処理を実行して
おり且つ第２のＣＰＵが割り込み処理待ち状態であると
きに割り込み処理の実行が要求されると、前記第１のＣ
ＰＵに処理を停止させると共に前記第２のＣＰＵに直ち
に割り込み処理を実行させる一方、前記ｎ個のＣＰＵの
うち第３のＣＰＵに該第３のＣＰＵが有する状態情報保
持手段が保持する状態情報を前記状態情報用バスを介し
て前記状態情報用ＲＡＭに記憶させることにより、前記
第３のＣＰＵを新たに割り込み処理待ち状態にすること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22527495A JPH0973399A (ja) | 1995-09-01 | 1995-09-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22527495A JPH0973399A (ja) | 1995-09-01 | 1995-09-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0973399A true JPH0973399A (ja) | 1997-03-18 |
Family
ID=16826764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22527495A Withdrawn JPH0973399A (ja) | 1995-09-01 | 1995-09-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0973399A (ja) |
-
1995
- 1995-09-01 JP JP22527495A patent/JPH0973399A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |