JPH0968715A - 液晶表示装置 - Google Patents
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Abstract
(57)【要約】
【目的】バンプ配置密度の不均一性に起因する駆動用Ｉ
Ｃの実装時の傾き、ずれの発生を低減し、駆動用ＩＣの
電気的接続信頼性の高いフリップチップ方式の液晶表示
素子を有する液晶表示装置を提供する。 【構成】液晶層を介して重ね合わせた２枚の透明絶縁基
板の一方の前記基板面上に駆動用ＩＣを搭載し、かつ、
前記基板面上に前記駆動用ＩＣの入力バンプＩＢ、出力
バンプＯＢと接続される端子を設けたフリップチップ方
式の液晶表示素子を有する液晶表示装置において、前記
駆動用ＩＣに、電気的接続に関与しないダミーバンプＤ
Ｂを設けた。
Ｃの実装時の傾き、ずれの発生を低減し、駆動用ＩＣの
電気的接続信頼性の高いフリップチップ方式の液晶表示
素子を有する液晶表示装置を提供する。 【構成】液晶層を介して重ね合わせた２枚の透明絶縁基
板の一方の前記基板面上に駆動用ＩＣを搭載し、かつ、
前記基板面上に前記駆動用ＩＣの入力バンプＩＢ、出力
バンプＯＢと接続される端子を設けたフリップチップ方
式の液晶表示素子を有する液晶表示装置において、前記
駆動用ＩＣに、電気的接続に関与しないダミーバンプＤ
Ｂを設けた。
Description
【０００１】
【産業上の利用分野】本発明は、液晶層を介して重ね合
わせた２枚の透明絶縁基板の一方の基板面上に、駆動用
ＩＣを直接搭載したフリップチップ方式の液晶表示素子
を有する液晶表示装置に関する。
わせた２枚の透明絶縁基板の一方の基板面上に、駆動用
ＩＣを直接搭載したフリップチップ方式の液晶表示素子
を有する液晶表示装置に関する。
【０００２】
【従来の技術】例えばアクティブ・マトリクス方式の液
晶表示装置の液晶表示素子では、液晶層を介して互いに
対向配置されるガラス等からなる２枚の透明絶縁基板の
うち、その一方のガラス基板の液晶層側の面に、そのｘ
方向に延在し、ｙ方向に並設されるゲート線群と、この
ゲート線群と絶縁されてｙ方向に延在し、ｘ方向に並設
されるドレイン線群とが形成されている。
晶表示装置の液晶表示素子では、液晶層を介して互いに
対向配置されるガラス等からなる２枚の透明絶縁基板の
うち、その一方のガラス基板の液晶層側の面に、そのｘ
方向に延在し、ｙ方向に並設されるゲート線群と、この
ゲート線群と絶縁されてｙ方向に延在し、ｘ方向に並設
されるドレイン線群とが形成されている。
【０００３】これらのゲート線群とドレイン線群とで囲
まれた各領域がそれぞれ画素領域となり、この画素領域
にスイッチング素子として例えば薄膜トランジスタ（Ｔ
ＦＴ）と透明画素電極とが形成されている。
まれた各領域がそれぞれ画素領域となり、この画素領域
にスイッチング素子として例えば薄膜トランジスタ（Ｔ
ＦＴ）と透明画素電極とが形成されている。
【０００４】ゲート線に走査信号が供給されることによ
り、薄膜トランジスタがオンされ、このオンされた薄膜
トランジスタを介してドレイン線からの映像信号が画素
電極に供給される。
り、薄膜トランジスタがオンされ、このオンされた薄膜
トランジスタを介してドレイン線からの映像信号が画素
電極に供給される。
【０００５】なお、ドレイン線群の各ドレイン線はもち
ろんのこと、ゲート線群の各ゲート線においても、それ
ぞれ透明絶縁基板の周辺にまで延在されて外部端子を構
成し、この外部端子にそれぞれ接続されて映像駆動回
路、ゲート走査駆動回路、すなわち、これらを構成する
複数個の駆動用ＩＣ（半導体集積回路）が該透明絶縁基
板の周辺に外付けされるようになっている。つまり、こ
れらの各駆動用ＩＣを搭載したテープキャリアパッケー
ジ（ＴＣＰ）を基板の周辺に複数個外付けする。
ろんのこと、ゲート線群の各ゲート線においても、それ
ぞれ透明絶縁基板の周辺にまで延在されて外部端子を構
成し、この外部端子にそれぞれ接続されて映像駆動回
路、ゲート走査駆動回路、すなわち、これらを構成する
複数個の駆動用ＩＣ（半導体集積回路）が該透明絶縁基
板の周辺に外付けされるようになっている。つまり、こ
れらの各駆動用ＩＣを搭載したテープキャリアパッケー
ジ（ＴＣＰ）を基板の周辺に複数個外付けする。
【０００６】しかし、このように透明絶縁基板は、その
周辺に駆動用ＩＣが搭載されたＴＣＰが外付けされる構
成となっているので、これらの回路によって、透明絶縁
基板のゲート線群とドレイン線群との交差領域によって
構成される表示領域の輪郭と、該透明絶縁基板の外枠の
輪郭との間の領域（通常、額縁と称している）の占める
面積が大きくなってしまい、液晶表示モジュールの外形
寸法を小さくしたいという要望に反する。
周辺に駆動用ＩＣが搭載されたＴＣＰが外付けされる構
成となっているので、これらの回路によって、透明絶縁
基板のゲート線群とドレイン線群との交差領域によって
構成される表示領域の輪郭と、該透明絶縁基板の外枠の
輪郭との間の領域（通常、額縁と称している）の占める
面積が大きくなってしまい、液晶表示モジュールの外形
寸法を小さくしたいという要望に反する。
【０００７】それゆえ、このような問題を少しでも解消
するために、すなわち、液晶表示素子の高密度化と液晶
表示モジュールの外形をできる限り縮小したいとの要求
から、ＴＣＰ部品を使用せず、映像駆動用ＩＣおよびゲ
ート走査駆動用ＩＣを透明絶縁基板上に直接搭載する構
成が提案された。このような実装方式をフリップチップ
方式、あるいはチップ・オン・ガラス（ＣＯＧ）方式と
いう。
するために、すなわち、液晶表示素子の高密度化と液晶
表示モジュールの外形をできる限り縮小したいとの要求
から、ＴＣＰ部品を使用せず、映像駆動用ＩＣおよびゲ
ート走査駆動用ＩＣを透明絶縁基板上に直接搭載する構
成が提案された。このような実装方式をフリップチップ
方式、あるいはチップ・オン・ガラス（ＣＯＧ）方式と
いう。
【０００８】また、公知例ではないが、フリップチップ
方式の液晶表示装置に関しては、同一出願人であるが、
モジュール実装方法について先願がある（特願平６−２
５６４２６号）。
方式の液晶表示装置に関しては、同一出願人であるが、
モジュール実装方法について先願がある（特願平６−２
５６４２６号）。
【０００９】このフリップチップ方式の接続方法を図１
２を参照して説明する。図１２（ａ）に示すように、駆
動用ＩＣの下面にはバンプ（突起電極）ＢＵＭＰが形成
されており、まず、駆動用ＩＣをボンディングヘッドＨ
ＥＡＤの加圧面に、真空吸着等により保持する。一方、
例えばガラスからなる透明絶縁基板ＳＵＢ１上には、バ
ンプＢＵＭＰと接合させられる配線パターンＤＴＭ（映
像信号線の場合。走査信号線の場合はＧＴＭ）が形成さ
れている。さらに、配線パターンＤＴＭ上には、あらか
じめ異方性導電膜ＡＣＦが貼り付けられている。
２を参照して説明する。図１２（ａ）に示すように、駆
動用ＩＣの下面にはバンプ（突起電極）ＢＵＭＰが形成
されており、まず、駆動用ＩＣをボンディングヘッドＨ
ＥＡＤの加圧面に、真空吸着等により保持する。一方、
例えばガラスからなる透明絶縁基板ＳＵＢ１上には、バ
ンプＢＵＭＰと接合させられる配線パターンＤＴＭ（映
像信号線の場合。走査信号線の場合はＧＴＭ）が形成さ
れている。さらに、配線パターンＤＴＭ上には、あらか
じめ異方性導電膜ＡＣＦが貼り付けられている。
【００１０】つぎに、透明絶縁基板ＳＵＢ１の下側に撮
像面ＦＡＣＥを上方に向けて配置した撮像カメラＣＡＭ
ＥＲＡからの信号に基づいて、透明絶縁基板ＳＵＢ１を
ＸＹ方向に駆動し、バンプＢＵＭＰと配線パターンＤＴ
Ｍとを位置合せする。
像面ＦＡＣＥを上方に向けて配置した撮像カメラＣＡＭ
ＥＲＡからの信号に基づいて、透明絶縁基板ＳＵＢ１を
ＸＹ方向に駆動し、バンプＢＵＭＰと配線パターンＤＴ
Ｍとを位置合せする。
【００１１】つぎに、図１２（ｂ）に示すように、ボン
ディングヘッドＨＥＡＤを下方に駆動し、駆動用ＩＣの
バンプＢＵＭＰを異方性導電膜ＡＣＦの上面に接触させ
て仮付けし、再度、確実に位置決めされているかを撮像
カメラＣＡＭＥＲＡにより確認し、位置合せが良好なら
ば、ボンディングヘッドＨＥＡＤにより加熱圧着する。
ディングヘッドＨＥＡＤを下方に駆動し、駆動用ＩＣの
バンプＢＵＭＰを異方性導電膜ＡＣＦの上面に接触させ
て仮付けし、再度、確実に位置決めされているかを撮像
カメラＣＡＭＥＲＡにより確認し、位置合せが良好なら
ば、ボンディングヘッドＨＥＡＤにより加熱圧着する。
【００１２】このようにして、異方性導電膜ＡＣＦ内の
導電性粒子が、バンプＢＵＭＰと配線パターンＤＴＭと
の間で押しつぶされた状態、またはバンプＢＵＭＰにな
かばめり込む状態となり、電気的に接続が可能となる。
導電性粒子が、バンプＢＵＭＰと配線パターンＤＴＭと
の間で押しつぶされた状態、またはバンプＢＵＭＰにな
かばめり込む状態となり、電気的に接続が可能となる。
【００１３】さらに、図１２には示していないが、駆動
用ＩＣへの入力配線パターンと電気的に接続され、外部
からの信号を送るフレキシブル基板（ＦＰＣ）について
も、同様なボンディング方法により、ＦＰＣ上の配線パ
ターン（通常は銅パターン上に金メッキされている）と
透明絶縁基板ＳＵＢ１上の配線パターン（入力配線Ｔ
ｄ）とを異方性導電膜ＡＣＦを用いて、電気的に接続が
可能となる。
用ＩＣへの入力配線パターンと電気的に接続され、外部
からの信号を送るフレキシブル基板（ＦＰＣ）について
も、同様なボンディング方法により、ＦＰＣ上の配線パ
ターン（通常は銅パターン上に金メッキされている）と
透明絶縁基板ＳＵＢ１上の配線パターン（入力配線Ｔ
ｄ）とを異方性導電膜ＡＣＦを用いて、電気的に接続が
可能となる。
【００１４】
【発明が解決しようとする課題】従来のフリップチップ
方式の液晶表示素子においては、ガラス等からなる透明
絶縁基板の面上に実装される駆動用ＩＣの下面には、電
気的接続に必要な数だけ金等からなるバンプ（突起電
極）を設け、該バンプに対応して、該基板面上に電気的
接続に必要な数だけ該バンプが接続される端子を設けて
いた。
方式の液晶表示素子においては、ガラス等からなる透明
絶縁基板の面上に実装される駆動用ＩＣの下面には、電
気的接続に必要な数だけ金等からなるバンプ（突起電
極）を設け、該バンプに対応して、該基板面上に電気的
接続に必要な数だけ該バンプが接続される端子を設けて
いた。
【００１５】ところで、駆動用ＩＣの下面には、複数個
のバンプが均一に配置形成されているとは限らない。す
なわち、駆動用ＩＣチップの対となる辺（つまり、対向
する辺）との複数個のバンプの総面積の差、あるいは同
一辺におけるバンプの配置のばらつきが大きい駆動用Ｉ
Ｃもあり、このような駆動用ＩＣにおいては、バンプ配
置密度の不均一性に起因して、駆動用ＩＣの実装圧着時
に、バンプ毎にかかる圧力がばらつき、あるいは、異方
性導電膜の接着剤樹脂の流れやすさの差により樹脂フィ
レットの高さがばらつき、チップが傾いたり、位置ずれ
が生じたりし、駆動用ＩＣの電気的接続が良好に行われ
ない問題があった。
のバンプが均一に配置形成されているとは限らない。す
なわち、駆動用ＩＣチップの対となる辺（つまり、対向
する辺）との複数個のバンプの総面積の差、あるいは同
一辺におけるバンプの配置のばらつきが大きい駆動用Ｉ
Ｃもあり、このような駆動用ＩＣにおいては、バンプ配
置密度の不均一性に起因して、駆動用ＩＣの実装圧着時
に、バンプ毎にかかる圧力がばらつき、あるいは、異方
性導電膜の接着剤樹脂の流れやすさの差により樹脂フィ
レットの高さがばらつき、チップが傾いたり、位置ずれ
が生じたりし、駆動用ＩＣの電気的接続が良好に行われ
ない問題があった。
【００１６】すなわち、異方性導電膜を使ってチップを
接着する場合、基板端子とバンプとの間で導電性粒子が
押しつぶされるか、バンプに導電性粒子がなかばめり込
む機械的接触により導通を取っている。圧着時のバンプ
にかかる圧力に差があると、この粒子の接続状態がばら
つき、接続信頼性が低下する。極端な場合には、一部の
バンプがつぶれて、高さに差が生じ、傾きによりチップ
がずれることもある。また、異方性導電膜の樹脂フィレ
ットの高さにチップの辺毎にばらつきが生じることによ
り、耐湿性の低い部分、基板界面での接着剤樹脂のはが
れ、基板クラック、基板上端子破壊などが生じ、端子接
続信頼性がそこなわれる。この結果、雰囲気温度等の環
境変化や外力により、チップの接着力の弱い部分が生じ
ることがある。
接着する場合、基板端子とバンプとの間で導電性粒子が
押しつぶされるか、バンプに導電性粒子がなかばめり込
む機械的接触により導通を取っている。圧着時のバンプ
にかかる圧力に差があると、この粒子の接続状態がばら
つき、接続信頼性が低下する。極端な場合には、一部の
バンプがつぶれて、高さに差が生じ、傾きによりチップ
がずれることもある。また、異方性導電膜の樹脂フィレ
ットの高さにチップの辺毎にばらつきが生じることによ
り、耐湿性の低い部分、基板界面での接着剤樹脂のはが
れ、基板クラック、基板上端子破壊などが生じ、端子接
続信頼性がそこなわれる。この結果、雰囲気温度等の環
境変化や外力により、チップの接着力の弱い部分が生じ
ることがある。
【００１７】本発明の目的は、バンプ配置密度の不均一
性に起因する駆動用ＩＣの実装時の傾き、ずれの発生を
低減し、駆動用ＩＣの電気的接続信頼性の高いフリップ
チップ方式の液晶表示素子を有する液晶表示装置を提供
することにある。
性に起因する駆動用ＩＣの実装時の傾き、ずれの発生を
低減し、駆動用ＩＣの電気的接続信頼性の高いフリップ
チップ方式の液晶表示素子を有する液晶表示装置を提供
することにある。
【００１８】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、液晶層を介して重ね合わせた２枚の透明
絶縁基板の一方の前記基板面上に駆動用ＩＣを搭載し、
かつ、前記基板面上に前記駆動用ＩＣ下面のバンプと接
続される端子を設けたフリップチップ方式の液晶表示素
子を有する液晶表示装置において、前記駆動用ＩＣに、
電気的接続に関与しないダミーバンプを設けたことを特
徴とする。
に、本発明は、液晶層を介して重ね合わせた２枚の透明
絶縁基板の一方の前記基板面上に駆動用ＩＣを搭載し、
かつ、前記基板面上に前記駆動用ＩＣ下面のバンプと接
続される端子を設けたフリップチップ方式の液晶表示素
子を有する液晶表示装置において、前記駆動用ＩＣに、
電気的接続に関与しないダミーバンプを設けたことを特
徴とする。
【００１９】また、液晶層を介して重ね合わせた２枚の
透明絶縁基板のうち、駆動用ＩＣを搭載した前記基板面
上に形成された、前記駆動用ＩＣ下面の出力バンプと有
効表示部とを接続する出力配線を有し、前記駆動用ＩＣ
の１長辺から前記出力配線が引き出されたフリップチッ
プ方式の液晶表示素子を有する液晶表示装置において、
前記駆動用ＩＣの長辺、短辺のうち少なくとも短辺に、
電気的接続に関与しないダミーバンプを設けたことを特
徴とする。
透明絶縁基板のうち、駆動用ＩＣを搭載した前記基板面
上に形成された、前記駆動用ＩＣ下面の出力バンプと有
効表示部とを接続する出力配線を有し、前記駆動用ＩＣ
の１長辺から前記出力配線が引き出されたフリップチッ
プ方式の液晶表示素子を有する液晶表示装置において、
前記駆動用ＩＣの長辺、短辺のうち少なくとも短辺に、
電気的接続に関与しないダミーバンプを設けたことを特
徴とする。
【００２０】さらに、電気的接続に関与するバンプと前
記ダミーバンプとを均一に配置する、すなわち、その面
積、形状、ピッチ、間隔の少なくとも１つにおいて、均
一に設けたことを特徴とする。
記ダミーバンプとを均一に配置する、すなわち、その面
積、形状、ピッチ、間隔の少なくとも１つにおいて、均
一に設けたことを特徴とする。
【００２１】
【作用】本発明では、駆動用ＩＣ下面に電気的接続に関
与しないダミーバンプを設けることにより、特に、電気
的接続に関与するバンプと均一に配置して設けることに
より、対となる辺とのバンプ総面積差、あるいは同一辺
におけるバンプの配置のばらつきを改善し、駆動用ＩＣ
の実装圧着時に、個々のバンプにかかる圧力、異方性導
電膜の樹脂の流れ、チップの辺毎の樹脂フィレット高さ
を均一化し、かつ、バンプ総面積つまり有効接着面積を
増加することができる。この結果、バンプの片寄ったつ
ぶれの発生によるチップの傾き、位置ずれの発生を減少
でき、バンプ配置密度の不均一性に起因する駆動用ＩＣ
と基板との電気的および機械的な接続ばらつきを解消で
きる。したがって、駆動用ＩＣの電気的接続信頼性を向
上し、信頼性の高い製品を提供できるとともに、不良率
を低減し、製造歩留りを向上できる。
与しないダミーバンプを設けることにより、特に、電気
的接続に関与するバンプと均一に配置して設けることに
より、対となる辺とのバンプ総面積差、あるいは同一辺
におけるバンプの配置のばらつきを改善し、駆動用ＩＣ
の実装圧着時に、個々のバンプにかかる圧力、異方性導
電膜の樹脂の流れ、チップの辺毎の樹脂フィレット高さ
を均一化し、かつ、バンプ総面積つまり有効接着面積を
増加することができる。この結果、バンプの片寄ったつ
ぶれの発生によるチップの傾き、位置ずれの発生を減少
でき、バンプ配置密度の不均一性に起因する駆動用ＩＣ
と基板との電気的および機械的な接続ばらつきを解消で
きる。したがって、駆動用ＩＣの電気的接続信頼性を向
上し、信頼性の高い製品を提供できるとともに、不良率
を低減し、製造歩留りを向上できる。
【００２２】また、チップの１長辺に入力バンプを設
け、それと対向する１長辺に出力バンプを設け、短辺に
電気的接続に関与するバンプを設けない構造では、圧着
時の短辺を横切る方向の接着剤樹脂の流れが大きく、短
辺側のフィレットの高さが高くなり、この高さにむらが
生じやすい。短辺にダミーバンプを設けることにより、
この高さを制御することができる。また、短辺にダミー
バンプを設けると、チップの有効接着面積つまり支持面
積が増えるので、圧着ヘッドの傾きがある場合等に生じ
る大きなチップの傾きが発生しにくい。また、２長辺の
みにバンプを設ける場合に比べ、短辺にバンプを設ける
ことにより支持面積を拡大し、接着力を増加すること
で、応力、外力方向に対する力学的強度を増大させるこ
とができる。
け、それと対向する１長辺に出力バンプを設け、短辺に
電気的接続に関与するバンプを設けない構造では、圧着
時の短辺を横切る方向の接着剤樹脂の流れが大きく、短
辺側のフィレットの高さが高くなり、この高さにむらが
生じやすい。短辺にダミーバンプを設けることにより、
この高さを制御することができる。また、短辺にダミー
バンプを設けると、チップの有効接着面積つまり支持面
積が増えるので、圧着ヘッドの傾きがある場合等に生じ
る大きなチップの傾きが発生しにくい。また、２長辺の
みにバンプを設ける場合に比べ、短辺にバンプを設ける
ことにより支持面積を拡大し、接着力を増加すること
で、応力、外力方向に対する力学的強度を増大させるこ
とができる。
【００２３】
【実施例】以下、図面を用いて本発明の実施例について
詳細に説明する。なお、以下で説明する図面で、同一機
能を有するものは同一符号を付け、その繰返しの説明は
省略する。
詳細に説明する。なお、以下で説明する図面で、同一機
能を有するものは同一符号を付け、その繰返しの説明は
省略する。
【００２４】《駆動用ＩＣチップ搭載部近傍の平面およ
び断面構成》図２、図３は、それぞれ例えばガラスから
なる透明絶縁基板ＳＵＢ１上に駆動用ＩＣを搭載した様
子を示す平面図である。さらに、各図のＡ−Ａ切断線に
おける断面図を図４に示す。図２は駆動用ＩＣチップか
らの出力バンプが、該チップの１長辺と２短辺の３辺か
ら引き出される例を示し、図３は該チップの１長辺のみ
から引き出される例を示す。図２、３において、一方の
透明絶縁基板ＳＵＢ２は、一点鎖線で示すが、透明絶縁
基板ＳＵＢ１の上方に重なって位置し、シールパターン
ＳＬ（図３参照）により、有効表示部（有効画面エリ
ア）ＡＲを含んで液晶ＬＣを封入している。透明絶縁基
板ＳＵＢ１上の電極ＣＯＭは、導電ビーズや銀ペースト
等を介して、透明絶縁基板ＳＵＢ２側の共通電極パター
ンに電気的に接続させる配線である。配線ＤＴＭ（ある
いはＧＴＭ）は、駆動用ＩＣからの出力信号を有効表示
部ＡＲ内の配線（ドレイン線あるいはゲート線）に供給
するものである。入力配線Ｔｄ（あるいはＴｇ）は、駆
動用ＩＣへ入力信号を供給するものである。異方性導電
膜ＡＣＦは、一列に並んだ複数個の駆動用ＩＣ部分に共
通して細長い形状となったものＡＣＦ２と上記複数個の
駆動用ＩＣへの入力配線パターン部分に共通して細長い
形状となったものＡＣＦ１を別々に貼り付ける。パッシ
ベーション膜（保護膜）ＰＳＶ１は、図４にも示すが、
電食防止のため、できる限り配線部を被覆し、露出部分
は、異方性導電膜ＡＣＦ１にて覆うようにする。
び断面構成》図２、図３は、それぞれ例えばガラスから
なる透明絶縁基板ＳＵＢ１上に駆動用ＩＣを搭載した様
子を示す平面図である。さらに、各図のＡ−Ａ切断線に
おける断面図を図４に示す。図２は駆動用ＩＣチップか
らの出力バンプが、該チップの１長辺と２短辺の３辺か
ら引き出される例を示し、図３は該チップの１長辺のみ
から引き出される例を示す。図２、３において、一方の
透明絶縁基板ＳＵＢ２は、一点鎖線で示すが、透明絶縁
基板ＳＵＢ１の上方に重なって位置し、シールパターン
ＳＬ（図３参照）により、有効表示部（有効画面エリ
ア）ＡＲを含んで液晶ＬＣを封入している。透明絶縁基
板ＳＵＢ１上の電極ＣＯＭは、導電ビーズや銀ペースト
等を介して、透明絶縁基板ＳＵＢ２側の共通電極パター
ンに電気的に接続させる配線である。配線ＤＴＭ（ある
いはＧＴＭ）は、駆動用ＩＣからの出力信号を有効表示
部ＡＲ内の配線（ドレイン線あるいはゲート線）に供給
するものである。入力配線Ｔｄ（あるいはＴｇ）は、駆
動用ＩＣへ入力信号を供給するものである。異方性導電
膜ＡＣＦは、一列に並んだ複数個の駆動用ＩＣ部分に共
通して細長い形状となったものＡＣＦ２と上記複数個の
駆動用ＩＣへの入力配線パターン部分に共通して細長い
形状となったものＡＣＦ１を別々に貼り付ける。パッシ
ベーション膜（保護膜）ＰＳＶ１は、図４にも示すが、
電食防止のため、できる限り配線部を被覆し、露出部分
は、異方性導電膜ＡＣＦ１にて覆うようにする。
【００２５】さらに、駆動用ＩＣの側面周辺は、エポキ
シ樹脂あるいはシリコーン樹脂ＳＩＬが充填され（図４
参照）、保護が多重化されている。
シ樹脂あるいはシリコーン樹脂ＳＩＬが充填され（図４
参照）、保護が多重化されている。
【００２６】《駆動用ＩＣのダミーバンプ》図１
（ａ）、（ｂ）はそれぞれ本発明の一実施例を示す駆動
用ＩＣの（透明ガラス基板の端子接続面側の）概略下面
図である。（ａ）は出力バンプの１長辺および２短辺の
３辺引き出しの駆動用ＩＣの場合、（ｂ）は出力バンプ
の１長辺引き出しの駆動用ＩＣの場合を示す。（ｂ）図
のみ、基板側の端子を一点鎖線で図示した。
（ａ）、（ｂ）はそれぞれ本発明の一実施例を示す駆動
用ＩＣの（透明ガラス基板の端子接続面側の）概略下面
図である。（ａ）は出力バンプの１長辺および２短辺の
３辺引き出しの駆動用ＩＣの場合、（ｂ）は出力バンプ
の１長辺引き出しの駆動用ＩＣの場合を示す。（ｂ）図
のみ、基板側の端子を一点鎖線で図示した。
【００２７】ＩＣはドレインあるいはゲート走査駆動用
ＩＣ、ＩＢは入力バンプ、ＯＢは出力バンプ、ＤＢは電
気的接続に関与しないダミーバンプ、（ｂ）において、
ＩＴは透明ガラス基板（図２、３の符号ＳＵＢ１）の面
上の入力端子、ＯＴは出力端子である。
ＩＣ、ＩＢは入力バンプ、ＯＢは出力バンプ、ＤＢは電
気的接続に関与しないダミーバンプ、（ｂ）において、
ＩＴは透明ガラス基板（図２、３の符号ＳＵＢ１）の面
上の入力端子、ＯＴは出力端子である。
【００２８】駆動用ＩＣの電気的な接続および機械的支
持は、駆動用ＩＣの下面の外縁部に設けた入力バンプＩ
Ｂおよび出力バンプＯＢによって行われている。通常、
バンプは電気的接続の便宜のみを考慮して設計、配置さ
れるので、対となる辺とのバンプ総面積差または同一辺
内でのバンプの配置ばらつきが大きい。このため、駆動
用ＩＣを、透明ガラス基板（ＳＵＢ１）の面上に設けた
入力端子ＩＴ（図２、３、７のＴｄ、Ｔｇ）および出力
端子ＯＴ（図２、図３のＤＴＭ、ＧＴＭ）に熱圧着する
際に、バンプにかかる圧力が不均一となり、バンプ毎に
電気および機械的な接続ばらつきや、駆動用ＩＣの傾
き、位置ずれが発生する問題があった。
持は、駆動用ＩＣの下面の外縁部に設けた入力バンプＩ
Ｂおよび出力バンプＯＢによって行われている。通常、
バンプは電気的接続の便宜のみを考慮して設計、配置さ
れるので、対となる辺とのバンプ総面積差または同一辺
内でのバンプの配置ばらつきが大きい。このため、駆動
用ＩＣを、透明ガラス基板（ＳＵＢ１）の面上に設けた
入力端子ＩＴ（図２、３、７のＴｄ、Ｔｇ）および出力
端子ＯＴ（図２、図３のＤＴＭ、ＧＴＭ）に熱圧着する
際に、バンプにかかる圧力が不均一となり、バンプ毎に
電気および機械的な接続ばらつきや、駆動用ＩＣの傾
き、位置ずれが発生する問題があった。
【００２９】図１（ａ）、（ｂ）に示すように、電気的
接続に関与しないダミーバンプＤＢを、バンプ密度の疎
なところに設けることにより、対となる辺とのバンプ総
面積差、または同一辺内でのバンプ配置ばらつきが補正
され、熱圧着時のバンプにかかる圧力差が緩和される。
したがって、バンプ毎の電気的および機械的な接続ばら
つきやチップの傾き、位置ずれが防止でき、駆動用ＩＣ
と液晶表示素子との間の接続信頼性が向上する。
接続に関与しないダミーバンプＤＢを、バンプ密度の疎
なところに設けることにより、対となる辺とのバンプ総
面積差、または同一辺内でのバンプ配置ばらつきが補正
され、熱圧着時のバンプにかかる圧力差が緩和される。
したがって、バンプ毎の電気的および機械的な接続ばら
つきやチップの傾き、位置ずれが防止でき、駆動用ＩＣ
と液晶表示素子との間の接続信頼性が向上する。
【００３０】なお、（ｂ）に示すように、ダミーバンプ
ＤＢを同一辺内での入力バンプＩＢと均一に配置する、
すなわち、電気的接続に関与するバンプと前記ダミーバ
ンプとを、その面積、形状、ピッチ、間隔の少なくとも
１つにおいて、均一に設けてもよい。また、（ｂ）に示
す駆動用ＩＣは、１長辺引き出しであり、チップの短辺
には、電気的接続に関与するバンプが存在しないが、ダ
ミーバンプＤＢをチップの短辺に配置することにより、
バンプ毎の電気的および機械的な接続ばらつきやチップ
の傾き、位置ずれが防止でき、駆動用ＩＣと液晶表示素
子との間の接続信頼性が向上する。
ＤＢを同一辺内での入力バンプＩＢと均一に配置する、
すなわち、電気的接続に関与するバンプと前記ダミーバ
ンプとを、その面積、形状、ピッチ、間隔の少なくとも
１つにおいて、均一に設けてもよい。また、（ｂ）に示
す駆動用ＩＣは、１長辺引き出しであり、チップの短辺
には、電気的接続に関与するバンプが存在しないが、ダ
ミーバンプＤＢをチップの短辺に配置することにより、
バンプ毎の電気的および機械的な接続ばらつきやチップ
の傾き、位置ずれが防止でき、駆動用ＩＣと液晶表示素
子との間の接続信頼性が向上する。
【００３１】なお、ダミーバンプＤＢの面積、形状、ピ
ッチ、間隔は、電気的接続に関与するバンプと同一でも
よいし、少なくとも１つが異なってもよい。（ａ）に示
した例では、ダミーバンプＤＢは長方形で、バンプＩ
Ｂ、ＯＢと面積、形状が異なっている。また、透明ガラ
ス基板ＳＵＢ１面上に形成され、バンプと接続される端
子は、電食が発生しにくい例えばＩＴＯ（インジウム
チン オキサイド）膜からなり、異方性導電膜ＡＣＦの
樹脂接着剤はＩＴＯ膜よりガラスに対する接着力が大き
いので、ダミーバンプに対応する端子は基板上に設け
ず、駆動用ＩＣチップの下面にダミーバンプのみ設ける
方が望ましいが、ダミーバンプの下に端子を設けてもよ
い。
ッチ、間隔は、電気的接続に関与するバンプと同一でも
よいし、少なくとも１つが異なってもよい。（ａ）に示
した例では、ダミーバンプＤＢは長方形で、バンプＩ
Ｂ、ＯＢと面積、形状が異なっている。また、透明ガラ
ス基板ＳＵＢ１面上に形成され、バンプと接続される端
子は、電食が発生しにくい例えばＩＴＯ（インジウム
チン オキサイド）膜からなり、異方性導電膜ＡＣＦの
樹脂接着剤はＩＴＯ膜よりガラスに対する接着力が大き
いので、ダミーバンプに対応する端子は基板上に設け
ず、駆動用ＩＣチップの下面にダミーバンプのみ設ける
方が望ましいが、ダミーバンプの下に端子を設けてもよ
い。
【００３２】《液晶表示モジュール》図５は、液晶表示
モジュールＭＤＬの組立完成図で液晶表示素子の表面側
からみた斜視図である。
モジュールＭＤＬの組立完成図で液晶表示素子の表面側
からみた斜視図である。
【００３３】モジュールＭＤＬは、シールドケースＳＨ
Ｄ、下側ケースの２種の収納・保持部材を有する。
Ｄ、下側ケースの２種の収納・保持部材を有する。
【００３４】ＨＬＤは、当該モジュールＭＤＬを表示部
としてパソコン、ワープロ等の情報処理装置に実装する
ために設けた４個の取付穴である。下側ケースＭＣＡの
取付穴に一致する位置にシールドケースＳＨＤの取付穴
ＳＨ１〜４が形成されており、両者の取付穴にねじ等を
通して情報処理装置に固定、実装する。当該モジュール
ＭＤＬには、輝度調整用のボリュームＶＲが設けられて
おり、バックライト用のインバーターをＭＩ部分に配置
し、接続コネクタＬＣＴ、ランプケーブルＬＰＣを介し
てバックライトに電源を供給する。本体コンピュータ
（ホスト）からの信号および必要な電源は、モジュール
裏面に位置するインターフェイスコネクタＣＴを介し
て、液晶表示モジュールＭＤＬのコントローラ部および
電源部に供給する。
としてパソコン、ワープロ等の情報処理装置に実装する
ために設けた４個の取付穴である。下側ケースＭＣＡの
取付穴に一致する位置にシールドケースＳＨＤの取付穴
ＳＨ１〜４が形成されており、両者の取付穴にねじ等を
通して情報処理装置に固定、実装する。当該モジュール
ＭＤＬには、輝度調整用のボリュームＶＲが設けられて
おり、バックライト用のインバーターをＭＩ部分に配置
し、接続コネクタＬＣＴ、ランプケーブルＬＰＣを介し
てバックライトに電源を供給する。本体コンピュータ
（ホスト）からの信号および必要な電源は、モジュール
裏面に位置するインターフェイスコネクタＣＴを介し
て、液晶表示モジュールＭＤＬのコントローラ部および
電源部に供給する。
【００３５】《液晶表示素子とその外周部に配置された
回路》図６は、薄膜トランジスタＴＦＴをスイッチング
素子として用いたアクティブ・マトリクス方式ＴＦＴ液
晶表示モジュールのＴＦＴ液晶表示素子とその外周部に
配置された回路を示すブロック図である。本例では、そ
れぞれ液晶表示素子の片側のみに配置されたドレインド
ライバＩＣ1〜ＩＣMおよびゲートドライバＩＣ1〜ＩＣN
は、図４に示したように、液晶表示素子の一方の透明絶
縁基板ＳＵＢ１上に形成されたドレイン側引き出し線Ｄ
ＴＭおよびゲート側引き出し線ＧＴＭと異方性導電膜Ａ
ＣＦ２あるいは紫外線硬化樹脂ＳＩＬ等でチップ・オン
・ガラス実装（ＣＯＧ実装）されている。本例では、Ｘ
ＧＡ仕様である８００×３×６００の有効ドットを有す
る液晶表示素子に適用している。このため、液晶表示素
子の透明絶縁基板上には、２４０出力のドレインドライ
バＩＣを長辺に１０個（Ｍ＝１０）と、１０１出力のゲ
ートドライバＩＣを短辺に６個（Ｎ＝６）とをＣＯＧ実
装している。画素数からは、ゲートドライバの出力は、
合計６００出力あれば足りるが、後述するように、有効
画素部の上下に追加ゲート線を形成するため、最上部１
０１出力、中央部１００出力×４、および最下部１０１
出力の構成をとっている。なお、同一のゲートドライバ
ＩＣにて、１００、１０１出力の使い分けができる。液
晶表示素子の上側にはドレインドライバ部１０３が配置
され、また、側面部には、ゲートドライバ部１０４、他
方の側面部には、コントローラ部１０１、電源部１０２
が配置されている。コントローラ部１０１および電源部
１０２、ドレインドライバ部１０３、ゲートドライバ部
１０４は、それぞれ電気的接続手段ＪＮ１、３により相
互接続されている。
回路》図６は、薄膜トランジスタＴＦＴをスイッチング
素子として用いたアクティブ・マトリクス方式ＴＦＴ液
晶表示モジュールのＴＦＴ液晶表示素子とその外周部に
配置された回路を示すブロック図である。本例では、そ
れぞれ液晶表示素子の片側のみに配置されたドレインド
ライバＩＣ1〜ＩＣMおよびゲートドライバＩＣ1〜ＩＣN
は、図４に示したように、液晶表示素子の一方の透明絶
縁基板ＳＵＢ１上に形成されたドレイン側引き出し線Ｄ
ＴＭおよびゲート側引き出し線ＧＴＭと異方性導電膜Ａ
ＣＦ２あるいは紫外線硬化樹脂ＳＩＬ等でチップ・オン
・ガラス実装（ＣＯＧ実装）されている。本例では、Ｘ
ＧＡ仕様である８００×３×６００の有効ドットを有す
る液晶表示素子に適用している。このため、液晶表示素
子の透明絶縁基板上には、２４０出力のドレインドライ
バＩＣを長辺に１０個（Ｍ＝１０）と、１０１出力のゲ
ートドライバＩＣを短辺に６個（Ｎ＝６）とをＣＯＧ実
装している。画素数からは、ゲートドライバの出力は、
合計６００出力あれば足りるが、後述するように、有効
画素部の上下に追加ゲート線を形成するため、最上部１
０１出力、中央部１００出力×４、および最下部１０１
出力の構成をとっている。なお、同一のゲートドライバ
ＩＣにて、１００、１０１出力の使い分けができる。液
晶表示素子の上側にはドレインドライバ部１０３が配置
され、また、側面部には、ゲートドライバ部１０４、他
方の側面部には、コントローラ部１０１、電源部１０２
が配置されている。コントローラ部１０１および電源部
１０２、ドレインドライバ部１０３、ゲートドライバ部
１０４は、それぞれ電気的接続手段ＪＮ１、３により相
互接続されている。
【００３６】本例では、ＸＧＡパネルとして８００×３
×６００ドットの１０．４インチ画面サイズのＴＦＴ液
晶表示モジュールを設計した。このため、赤（Ｒ）、緑
（Ｇ）、青（Ｂ）の各ドットの大きさは、２６４μｍ
（ゲート線ピッチ）×８８μｍ（ドレイン線ピッチ）と
なっており、１画素は、赤色（Ｒ）、緑色（Ｇ）、青色
（Ｂ）の３ドットの組合わせで、２６４μｍ角となって
いる。このため、ドレイン線引き出し配線ＤＴＭを８０
０×３本とすると、引き出し線ピッチは１００μｍ以下
となってしまい、現在使用可能なテープキャリアパッケ
ージ（ＴＣＰ）実装の接続ピッチ限界以下となる。ＣＯ
Ｇ実装では、使用する異方性導電膜等の材料にも依存す
るが、おおよそ駆動用ＩＣチップのバンプＢＵＭＰのピ
ッチで約７０μｍおよび下地配線との交叉面積で約４０
μｍ角が現在使用可能な最小値といえる。このため、本
例では、液晶パネルの１個の長辺側にドレインドライバ
ＩＣを一列に並べ、ドレイン線を該長辺側に引き出し
て、ドレイン線引き出し配線ＤＴＭのピッチを８８μｍ
とした。したがって、駆動用ＩＣチップのバンプＢＵＭ
Ｐ（図４参照）ピッチを約７０μｍおよび下地配線との
交叉面積を約４０μｍ角に設計でき、下地配線とより高
い信頼性で接続するのが可能となった。ゲート線ピッチ
は２６４μｍと十分大きいため、片側の短辺側にてゲー
ト線引き出しＧＴＭを引き出しているが、さらに高精細
になると、ドレイン線と同様に対向する２個の短辺側に
ゲート線引き出し線ＧＴＭを交互に引き出すことも可能
である。
×６００ドットの１０．４インチ画面サイズのＴＦＴ液
晶表示モジュールを設計した。このため、赤（Ｒ）、緑
（Ｇ）、青（Ｂ）の各ドットの大きさは、２６４μｍ
（ゲート線ピッチ）×８８μｍ（ドレイン線ピッチ）と
なっており、１画素は、赤色（Ｒ）、緑色（Ｇ）、青色
（Ｂ）の３ドットの組合わせで、２６４μｍ角となって
いる。このため、ドレイン線引き出し配線ＤＴＭを８０
０×３本とすると、引き出し線ピッチは１００μｍ以下
となってしまい、現在使用可能なテープキャリアパッケ
ージ（ＴＣＰ）実装の接続ピッチ限界以下となる。ＣＯ
Ｇ実装では、使用する異方性導電膜等の材料にも依存す
るが、おおよそ駆動用ＩＣチップのバンプＢＵＭＰのピ
ッチで約７０μｍおよび下地配線との交叉面積で約４０
μｍ角が現在使用可能な最小値といえる。このため、本
例では、液晶パネルの１個の長辺側にドレインドライバ
ＩＣを一列に並べ、ドレイン線を該長辺側に引き出し
て、ドレイン線引き出し配線ＤＴＭのピッチを８８μｍ
とした。したがって、駆動用ＩＣチップのバンプＢＵＭ
Ｐ（図４参照）ピッチを約７０μｍおよび下地配線との
交叉面積を約４０μｍ角に設計でき、下地配線とより高
い信頼性で接続するのが可能となった。ゲート線ピッチ
は２６４μｍと十分大きいため、片側の短辺側にてゲー
ト線引き出しＧＴＭを引き出しているが、さらに高精細
になると、ドレイン線と同様に対向する２個の短辺側に
ゲート線引き出し線ＧＴＭを交互に引き出すことも可能
である。
【００３７】ドレイン線あるいはゲート線を交互に引き
出す方式では、前述したように、引き出し配線ＤＴＭあ
るいはＧＴＭと駆動用ＩＣの出力側ＢＵＭＰとの接続は
容易になるが、周辺回路基板を液晶パネルＰＮＬの対向
する２長辺の外周部に配置する必要が生じ、このため、
外形寸法が片側引き出しの場合よりも大きくなるという
問題があった。特に、表示色数が増えると表示データの
データ線数が増加し、情報処理装置の最外形が大きくな
る。このため、本例では、多層フレキシブル基板を使用
することで、従来の問題を解決した。また、ＸＧＡパネ
ルとして、１０インチ以上の画面サイズとなると、ドレ
イン線引き出し配線ＤＴＭのピッチは、約１００μｍ以
上と大きくなり、１個の長辺側にドレインドライバＩＣ
をＣＯＧ実装にて片側配置できる。
出す方式では、前述したように、引き出し配線ＤＴＭあ
るいはＧＴＭと駆動用ＩＣの出力側ＢＵＭＰとの接続は
容易になるが、周辺回路基板を液晶パネルＰＮＬの対向
する２長辺の外周部に配置する必要が生じ、このため、
外形寸法が片側引き出しの場合よりも大きくなるという
問題があった。特に、表示色数が増えると表示データの
データ線数が増加し、情報処理装置の最外形が大きくな
る。このため、本例では、多層フレキシブル基板を使用
することで、従来の問題を解決した。また、ＸＧＡパネ
ルとして、１０インチ以上の画面サイズとなると、ドレ
イン線引き出し配線ＤＴＭのピッチは、約１００μｍ以
上と大きくなり、１個の長辺側にドレインドライバＩＣ
をＣＯＧ実装にて片側配置できる。
【００３８】本例で採用した駆動用ＩＣは、図２、３に
おおよその外観を示すが、モジュール外形をできる限り
小さくするため、非常に細長い形状であり、例えば、ゲ
ート側の駆動用ＩＣでは、長辺寸法は、約１１〜１７ｍ
ｍ、短辺寸法は、約１．０〜１．５ｍｍ、ドレイン側の
駆動用ＩＣでは、長辺寸法は、約１１〜２０ｍｍ、短辺
寸法は、約１．０〜２．０ｍｍである。また、本例で
は、有効表示部ＡＲと駆動用ＩＣの出力側バンプＢＵＭ
Ｐ部との間のゲート出力配線パターンＧＴＭは、駆動用
ＩＣの長辺方向と短辺方向との３方向から延在してい
る。一方、ドレイン出力配線パターンＧＴＭは、駆動用
ＩＣの長辺方向の１方向から延在している。
おおよその外観を示すが、モジュール外形をできる限り
小さくするため、非常に細長い形状であり、例えば、ゲ
ート側の駆動用ＩＣでは、長辺寸法は、約１１〜１７ｍ
ｍ、短辺寸法は、約１．０〜１．５ｍｍ、ドレイン側の
駆動用ＩＣでは、長辺寸法は、約１１〜２０ｍｍ、短辺
寸法は、約１．０〜２．０ｍｍである。また、本例で
は、有効表示部ＡＲと駆動用ＩＣの出力側バンプＢＵＭ
Ｐ部との間のゲート出力配線パターンＧＴＭは、駆動用
ＩＣの長辺方向と短辺方向との３方向から延在してい
る。一方、ドレイン出力配線パターンＧＴＭは、駆動用
ＩＣの長辺方向の１方向から延在している。
【００３９】例えば、本例では、ゲート側の駆動用ＩＣ
では、１０１出力のうち２１本を２短辺側から、残り、
約８０本を１長辺側から出力配線する。ドレイン側の駆
動用ＩＣでは、駆動用ＩＣを細長く設計し、長辺方向の
みの出力配線とし、２４０出力を１長辺側から出力配線
している。
では、１０１出力のうち２１本を２短辺側から、残り、
約８０本を１長辺側から出力配線する。ドレイン側の駆
動用ＩＣでは、駆動用ＩＣを細長く設計し、長辺方向の
みの出力配線とし、２４０出力を１長辺側から出力配線
している。
【００４０】《透明絶縁基板ＳＵＢ１の製造方法》つぎ
に、上述した液晶表示装置の第１の透明絶縁基板ＳＵＢ
１側の製造方法について、図８〜図１０を参照して説明
する。なお、同図において、中央の文字は工程名の略称
であり、左側は画素部分、右側はゲ−ト端子付近の断面
形状で見た加工の流れを示す。工程ＢおよびＤを除き、
工程Ａ〜Ｇの工程は各写真（ホト）処理に対応して区分
けしたもので、各工程のいずれの断面図もホト処理後の
加工が終わり、ホトレジストを除去した段階を示してい
る。なお、上記写真（ホト）処理とは本説明ではホトレ
ジストの塗布からマスクを使用した選択露光を経て、そ
れを現像するまでの一連の作業を示すものとし、繰り返
しの説明は避ける。以下区分した工程にしたがって、説
明する。
に、上述した液晶表示装置の第１の透明絶縁基板ＳＵＢ
１側の製造方法について、図８〜図１０を参照して説明
する。なお、同図において、中央の文字は工程名の略称
であり、左側は画素部分、右側はゲ−ト端子付近の断面
形状で見た加工の流れを示す。工程ＢおよびＤを除き、
工程Ａ〜Ｇの工程は各写真（ホト）処理に対応して区分
けしたもので、各工程のいずれの断面図もホト処理後の
加工が終わり、ホトレジストを除去した段階を示してい
る。なお、上記写真（ホト）処理とは本説明ではホトレ
ジストの塗布からマスクを使用した選択露光を経て、そ
れを現像するまでの一連の作業を示すものとし、繰り返
しの説明は避ける。以下区分した工程にしたがって、説
明する。
【００４１】工程Ａ、図８ ７０５９ガラス（商品名）からなる第１の透明絶縁基板
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けた後、５００℃、６０分間のベ−クを行な
う。なお、このＳＩＯ膜は透明絶縁基板ＳＵＢ１の表面
凹凸を緩和するために形成するが、凹凸が少ない場合、
省略できる工程である。膜厚が２８００ÅのＡｌ−Ｔ
ａ、Ａｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等からなる第１導電
膜ｇ１をスパッタリングにより設ける。ホト処理後、リ
ン酸と硝酸と氷酢酸との混酸液で第１導電膜ｇ１を選択
的にエッチングする。
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けた後、５００℃、６０分間のベ−クを行な
う。なお、このＳＩＯ膜は透明絶縁基板ＳＵＢ１の表面
凹凸を緩和するために形成するが、凹凸が少ない場合、
省略できる工程である。膜厚が２８００ÅのＡｌ−Ｔ
ａ、Ａｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等からなる第１導電
膜ｇ１をスパッタリングにより設ける。ホト処理後、リ
ン酸と硝酸と氷酢酸との混酸液で第１導電膜ｇ１を選択
的にエッチングする。
【００４２】工程Ｂ、図８ レジスト直描後（前述した陽極酸化パタ−ン形成後）、
３％酒石酸をアンモニヤによりＰＨ６．２５±０．０５
に調整した溶液をエチレングリコ−ル液で１：９に稀釈
した液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、
化成電流密度が０．５ｍＡ／ｃｍ2になるように調整す
る（定電流化成）。つぎに、所定のＡｌ2Ｏ3膜厚が得ら
れるのに必要な化成電圧１２５Ｖに達するまで陽極酸化
（陽極化成）を行なう。その後、この状態で数１０分保
持することが望ましい（定電圧化成）。これは均一なＡ
ｌ2Ｏ3膜を得る上で大事なことである。それによって、
導電膜ｇ１が陽極酸化され、走査信号線（ゲ−トライ
ン）ＧＬ上および側面に自己整合的に膜厚が１８００Å
の陽極酸化膜ＡＯＦが形成され、薄膜トランジストＴＦ
Ｔのゲ−ト絶縁膜の一部となる。
３％酒石酸をアンモニヤによりＰＨ６．２５±０．０５
に調整した溶液をエチレングリコ−ル液で１：９に稀釈
した液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、
化成電流密度が０．５ｍＡ／ｃｍ2になるように調整す
る（定電流化成）。つぎに、所定のＡｌ2Ｏ3膜厚が得ら
れるのに必要な化成電圧１２５Ｖに達するまで陽極酸化
（陽極化成）を行なう。その後、この状態で数１０分保
持することが望ましい（定電圧化成）。これは均一なＡ
ｌ2Ｏ3膜を得る上で大事なことである。それによって、
導電膜ｇ１が陽極酸化され、走査信号線（ゲ−トライ
ン）ＧＬ上および側面に自己整合的に膜厚が１８００Å
の陽極酸化膜ＡＯＦが形成され、薄膜トランジストＴＦ
Ｔのゲ−ト絶縁膜の一部となる。
【００４３】工程Ｃ、図８ 膜厚が１４００ÅのＩＴＯ膜からなる導電膜ｄ１をスパ
ッタリングにより設ける。ホト処理後、エッチング液と
して塩酸と硝酸の混酸液で導電膜ｄ１を選択的にエッチ
ングすることにより、ゲ−ト端子ＧＴＭ、ドレイン端子
ＤＴＭの最上層および透明画素電極ＩＴＯ１を形成す
る。
ッタリングにより設ける。ホト処理後、エッチング液と
して塩酸と硝酸の混酸液で導電膜ｄ１を選択的にエッチ
ングすることにより、ゲ−ト端子ＧＴＭ、ドレイン端子
ＤＴＭの最上層および透明画素電極ＩＴＯ１を形成す
る。
【００４４】工程Ｄ、図９ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して膜厚が３００ÅのＮ+型の非晶質Ｓｉ膜ｄ０を
設ける。この成膜は同一ＣＶＤ装置で反応室を変え連続
して行なう。
素ガスを導入して、膜厚２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して膜厚が３００ÅのＮ+型の非晶質Ｓｉ膜ｄ０を
設ける。この成膜は同一ＣＶＤ装置で反応室を変え連続
して行なう。
【００４５】工程Ｅ、図９ ホト処理後、ドライエッチングガスとしてＳＦ6、ＢＣ
ｌを使用してＮ+型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ
膜ＡＳをエッチングする。続けて、ＳＦ6を使用して窒
化Ｓｉ膜ＧＩをエッチングする。もちろん、ＳＦ6ガス
でＮ+型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳおよ
び窒化Ｓｉ膜ＧＩを連続してエッチングしても良い。
ｌを使用してＮ+型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ
膜ＡＳをエッチングする。続けて、ＳＦ6を使用して窒
化Ｓｉ膜ＧＩをエッチングする。もちろん、ＳＦ6ガス
でＮ+型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳおよ
び窒化Ｓｉ膜ＧＩを連続してエッチングしても良い。
【００４６】このように３層のＣＶＤ膜をＳＦ6を主成
分とするガスで連続的にエッチングすることが本実施例
の製造工程の特徴である。すなわち、ＳＦ6ガスに対す
るエッチング速度はＮ+型非晶質Ｓｉ膜ｄ０、ｉ型非晶
質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩの順に大きい。したがっ
て、Ｎ+型非晶質Ｓｉ膜ｄ０がエッチング完了し、ｉ型
非晶質Ｓｉ膜ＡＳがエッチングされ始めると上部のＮ+
型非晶質Ｓｉ膜ｄ０がサイドエッチされ結果的にｉ型非
晶質Ｓｉ膜ＡＳが約７０度のテ−パに加工される。ま
た、ｉ型非晶質Ｓｉ膜ＡＳのエッチングが完了し、窒化
Ｓｉ膜ＧＩがエッチングされ始めると、上部のＮ+型非
晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳの順にサイドエ
ッチされ、結果的にｉ型非晶質Ｓｉ膜ＡＳが約５０度、
窒化シリコン膜ＧＩが２０度にテ−パ加工される。上記
テ−パ形状のため、その上部にソ−ス電極ＳＤ１が形成
された場合も断線の確率は著しく低減される。Ｎ+型非
晶質Ｓｉ膜ｄ０のテ−パ角度は９０度に近いが、厚さが
３００Åと薄いために、この段差での断線の確率は非常
に小さい。したがって、Ｎ+型非晶質Ｓｉ膜ｄ０、ｉ型
非晶質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩの平面パタ−ンは厳
密には同一パタ−ンではなく、断面が順テ−パ形状とな
るため、Ｎ+型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜Ａ
Ｓ、窒化Ｓｉ膜ＧＩの順に大きなパタ−ンとなる。
分とするガスで連続的にエッチングすることが本実施例
の製造工程の特徴である。すなわち、ＳＦ6ガスに対す
るエッチング速度はＮ+型非晶質Ｓｉ膜ｄ０、ｉ型非晶
質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩの順に大きい。したがっ
て、Ｎ+型非晶質Ｓｉ膜ｄ０がエッチング完了し、ｉ型
非晶質Ｓｉ膜ＡＳがエッチングされ始めると上部のＮ+
型非晶質Ｓｉ膜ｄ０がサイドエッチされ結果的にｉ型非
晶質Ｓｉ膜ＡＳが約７０度のテ−パに加工される。ま
た、ｉ型非晶質Ｓｉ膜ＡＳのエッチングが完了し、窒化
Ｓｉ膜ＧＩがエッチングされ始めると、上部のＮ+型非
晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳの順にサイドエ
ッチされ、結果的にｉ型非晶質Ｓｉ膜ＡＳが約５０度、
窒化シリコン膜ＧＩが２０度にテ−パ加工される。上記
テ−パ形状のため、その上部にソ−ス電極ＳＤ１が形成
された場合も断線の確率は著しく低減される。Ｎ+型非
晶質Ｓｉ膜ｄ０のテ−パ角度は９０度に近いが、厚さが
３００Åと薄いために、この段差での断線の確率は非常
に小さい。したがって、Ｎ+型非晶質Ｓｉ膜ｄ０、ｉ型
非晶質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩの平面パタ−ンは厳
密には同一パタ−ンではなく、断面が順テ−パ形状とな
るため、Ｎ+型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜Ａ
Ｓ、窒化Ｓｉ膜ＧＩの順に大きなパタ−ンとなる。
【００４７】工程Ｆ、図１０ 膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッ
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等か
らなる第３導電膜ｄ３をスパッタリングにより設ける。
ホト処理後、第３導電膜ｄ３を工程Ａと同様な液でエッ
チングし、第２導電膜ｄ２を硝酸第２セリウムアンモニ
ウム溶液でエッチングし、映像信号線ＤＬ、ソ−ス電極
ＳＤ１、ドレイン電極ＳＤ２を形成する。
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等か
らなる第３導電膜ｄ３をスパッタリングにより設ける。
ホト処理後、第３導電膜ｄ３を工程Ａと同様な液でエッ
チングし、第２導電膜ｄ２を硝酸第２セリウムアンモニ
ウム溶液でエッチングし、映像信号線ＤＬ、ソ−ス電極
ＳＤ１、ドレイン電極ＳＤ２を形成する。
【００４８】ここで本実施例では、工程Ｅに示すよう
に、Ｎ+型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、
窒化Ｓｉ膜ＧＩが順テ−パとなっているため、映像信号
線ＤＬの抵抗の許容度の大きい液晶表示装置では第２導
電膜ｄ２のみで形成することも可能である。
に、Ｎ+型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、
窒化Ｓｉ膜ＧＩが順テ−パとなっているため、映像信号
線ＤＬの抵抗の許容度の大きい液晶表示装置では第２導
電膜ｄ２のみで形成することも可能である。
【００４９】つぎに、ドライエッチング装置にＳＦ6、
ＢＣｌを導入して、Ｎ+型非晶質Ｓｉ膜ｄ０をエッチン
グすることにより、ソ−スとドレイン間のＮ+型半導体
層ｄ０を選択的に除去する。
ＢＣｌを導入して、Ｎ+型非晶質Ｓｉ膜ｄ０をエッチン
グすることにより、ソ−スとドレイン間のＮ+型半導体
層ｄ０を選択的に除去する。
【００５０】工程Ｇ、図１０ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が０．６μｍの窒化Ｓｉ膜を設
ける。ホト処理後、ドライエッチングガスとしてＳＦ6
を使用してエッチングすることにより、保護膜ＰＳＶ１
を形成する。保護膜としてはＣＶＤで形成したＳｉＮ膜
のみならず、有機材料を用いたものも使用できる。
素ガスを導入して、膜厚が０．６μｍの窒化Ｓｉ膜を設
ける。ホト処理後、ドライエッチングガスとしてＳＦ6
を使用してエッチングすることにより、保護膜ＰＳＶ１
を形成する。保護膜としてはＣＶＤで形成したＳｉＮ膜
のみならず、有機材料を用いたものも使用できる。
【００５１】《ゲート入力側の端子間の距離とバンプＢ
ＵＭＰ間の距離との関係》図７において、ＤＢは図１に
示したダミーバンプである。図７に示すように、ゲート
入力側、すなわち、ゲート走査駆動用ＩＣへの入力端子
Ｔｇにおいて、端子Ｔｇ間の距離Ｌ4よりも、該端子Ｔ
ｇに接続されるバンプＢＵＭＰ間の距離Ｌ3が小さくな
っている。例えば、Ｌ3は２８０μｍ、Ｌ4は３００μｍ
である。したがって、上述のドレイン入力側と同様の理
由により、駆動用ＩＣと透明絶縁基板ＳＵＢ１上の配線
Ｔｇ間の低抵抗化と、端子Ｔｇの耐電食性の向上を両立
できる。大きい電圧がかかるため、電食が発生しやすい
ゲート入力側の端子Ｔｇとドレイン出力側の端子ＤＴＭ
にこのような構成をとって耐電食性の向上を図ってい
る。
ＵＭＰ間の距離との関係》図７において、ＤＢは図１に
示したダミーバンプである。図７に示すように、ゲート
入力側、すなわち、ゲート走査駆動用ＩＣへの入力端子
Ｔｇにおいて、端子Ｔｇ間の距離Ｌ4よりも、該端子Ｔ
ｇに接続されるバンプＢＵＭＰ間の距離Ｌ3が小さくな
っている。例えば、Ｌ3は２８０μｍ、Ｌ4は３００μｍ
である。したがって、上述のドレイン入力側と同様の理
由により、駆動用ＩＣと透明絶縁基板ＳＵＢ１上の配線
Ｔｇ間の低抵抗化と、端子Ｔｇの耐電食性の向上を両立
できる。大きい電圧がかかるため、電食が発生しやすい
ゲート入力側の端子Ｔｇとドレイン出力側の端子ＤＴＭ
にこのような構成をとって耐電食性の向上を図ってい
る。
【００５２】なお、図７において、端子Ｔｇ間に例示さ
れる２個のバンプＢＵＭＰは、駆動用ＩＣチップの基板
ＳＵＢ１からのはがれ防止のために設けたダミーバンプ
であり、該ダミーバンプも異方性導電膜ＡＣＦ２を介し
て基板ＳＵＢ１上に接続される。また、バンプＢＵＭＰ
が接続される部分の近傍の端子Ｔｇ上には、低抵抗導電
膜ｄ２、ｄ３が形成され、この近傍で端子Ｔｇとバンプ
ＢＵＭＰとのコンタクトをとるレイアウトになってお
り、低抵抗化が図られている。
れる２個のバンプＢＵＭＰは、駆動用ＩＣチップの基板
ＳＵＢ１からのはがれ防止のために設けたダミーバンプ
であり、該ダミーバンプも異方性導電膜ＡＣＦ２を介し
て基板ＳＵＢ１上に接続される。また、バンプＢＵＭＰ
が接続される部分の近傍の端子Ｔｇ上には、低抵抗導電
膜ｄ２、ｄ３が形成され、この近傍で端子Ｔｇとバンプ
ＢＵＭＰとのコンタクトをとるレイアウトになってお
り、低抵抗化が図られている。
【００５３】《ＴＦＴ基板製造とフレキシブル基板実装
までの製造フロー》つぎに、薄膜トランジスタを形成す
る側の基板（以下、ＴＦＴ基板と略称する）ＳＵＢ１の
製造フローについて説明する。
までの製造フロー》つぎに、薄膜トランジスタを形成す
る側の基板（以下、ＴＦＴ基板と略称する）ＳＵＢ１の
製造フローについて説明する。
【００５４】１．まず、図８〜図１０を参照して前記
《透明絶縁基板ＳＵＢ１の製造方法》のところで説明し
たように、ＴＦＴ基板ＳＵＢ１を製造する（保護膜ＰＳ
Ｖ１まで）。
《透明絶縁基板ＳＵＢ１の製造方法》のところで説明し
たように、ＴＦＴ基板ＳＵＢ１を製造する（保護膜ＰＳ
Ｖ１まで）。
【００５５】２．つぎに、保護膜（図１０（Ｇ）の符号
ＰＳＶ１）の上に、配向膜を印刷した後、この配向膜に
ラビング処理を施す。
ＰＳＶ１）の上に、配向膜を印刷した後、この配向膜に
ラビング処理を施す。
【００５６】３．つぎに、透明絶縁基板ＳＵＢ１、ＳＵ
Ｂ２のいずれか一方の基板面の縁周囲部にシール材を印
刷し、かつ、いずれか一方の基板面に両基板の間隔を規
定する小さな球状のビーズ等からなる多数個のスペーサ
を散布した後、２枚の基板ＳＵＢ１、ＳＵＢ２を重ね合
わせてシール材により貼り付け組み立てる。その後、基
板ＳＵＢ１の周辺部を切断する。
Ｂ２のいずれか一方の基板面の縁周囲部にシール材を印
刷し、かつ、いずれか一方の基板面に両基板の間隔を規
定する小さな球状のビーズ等からなる多数個のスペーサ
を散布した後、２枚の基板ＳＵＢ１、ＳＵＢ２を重ね合
わせてシール材により貼り付け組み立てる。その後、基
板ＳＵＢ１の周辺部を切断する。
【００５７】４．つぎに、シール材で囲まれた領域の両
基板ＳＵＢ１、ＳＵＢ２間に、シール材を一部設けてな
い液晶封入口から液晶を封入した後、封入口を樹脂等か
らなる封止材で封止する。
基板ＳＵＢ１、ＳＵＢ２間に、シール材を一部設けてな
い液晶封入口から液晶を封入した後、封入口を樹脂等か
らなる封止材で封止する。
【００５８】５．つぎに、検査用プローブを用いて点灯
検査を行い、ゲート線、ドレイン線の断線、短絡等の不
良を有するものについては修理を行なう。
検査を行い、ゲート線、ドレイン線の断線、短絡等の不
良を有するものについては修理を行なう。
【００５９】６．点灯検査の結果、良品と判断されたも
のには異方性導電膜（図４の符号ＡＣＦ２）を貼り付け
る。
のには異方性導電膜（図４の符号ＡＣＦ２）を貼り付け
る。
【００６０】７．つぎに、透明絶縁基板ＳＵＢ１上に、
異方性導電膜を介して駆動用ＩＣを仮付けした後、加熱
圧着し、搭載する（図２、３、図４参照）。
異方性導電膜を介して駆動用ＩＣを仮付けした後、加熱
圧着し、搭載する（図２、３、図４参照）。
【００６１】８．つぎに、駆動用ＩＣを搭載した状態
で、検査用プローブを用いて点灯検査を行い、不良の駆
動用ＩＣは交換して再搭載する。
で、検査用プローブを用いて点灯検査を行い、不良の駆
動用ＩＣは交換して再搭載する。
【００６２】９．点灯検査の結果、良品と判断されたも
のには異方性導電膜（図４の符号ＡＣＦ１）を貼り付け
る。
のには異方性導電膜（図４の符号ＡＣＦ１）を貼り付け
る。
【００６３】１０．つぎに、透明絶縁基板ＳＵＢ１上
に、異方性導電膜を介してフレキシブル基板（図４の符
号ＦＰＣ）を実装する。
に、異方性導電膜を介してフレキシブル基板（図４の符
号ＦＰＣ）を実装する。
【００６４】《駆動用ＩＣへの入力配線Ｔｇ》図７はゲ
ート走査駆動用ＩＣへの入力配線Ｔｇの拡大平面図であ
る。
ート走査駆動用ＩＣへの入力配線Ｔｇの拡大平面図であ
る。
【００６５】駆動用ＩＣへの入力配線Ｔｇは、図７に示
すように、透明絶縁基板ＳＵＢ１上に、下層から、ゲー
ト電極・ゲート線と同一工程で形成され、Ａｌ−Ｔａ、
Ａｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等の低抵抗金属からなる
第１導電膜ｇ１、表示部の透明画素電極と同一工程で形
成され、ＩＴＯ（インジウム チン オキサイド）膜から
なる導電膜ｄ１、薄膜トランジスタのソース・ドレイン
電極と同一工程で形成され、Ｃｒ等の低抵抗金属からな
る第２導電膜ｄ２、Ａｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔ
ａ、Ａｌ−Ｔｉ−Ｔａ等の低抵抗金属からなる第３導電
膜ｄ３から構成され、その上に電食防止のため、ＳｉＮ
等からなる保護膜（パッシベーション膜）ＰＳＶ１が設
けられている。
すように、透明絶縁基板ＳＵＢ１上に、下層から、ゲー
ト電極・ゲート線と同一工程で形成され、Ａｌ−Ｔａ、
Ａｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等の低抵抗金属からなる
第１導電膜ｇ１、表示部の透明画素電極と同一工程で形
成され、ＩＴＯ（インジウム チン オキサイド）膜から
なる導電膜ｄ１、薄膜トランジスタのソース・ドレイン
電極と同一工程で形成され、Ｃｒ等の低抵抗金属からな
る第２導電膜ｄ２、Ａｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔ
ａ、Ａｌ−Ｔｉ−Ｔａ等の低抵抗金属からなる第３導電
膜ｄ３から構成され、その上に電食防止のため、ＳｉＮ
等からなる保護膜（パッシベーション膜）ＰＳＶ１が設
けられている。
【００６６】図７において、駆動用ＩＣが搭載される位
置を符号ＩＣを付した破線で示す。なお、符号ＢＰは駆
動用ＩＣのバンプＢＵＭＰ（図４参照）がボンディング
されるバンプ接続部である。また、外部から駆動用ＩＣ
へ信号、電源電圧を供給するフレキシブル基板（図４の
符号ＦＰＣ）が接続、実装される位置（一端部）を符号
ＦＰＣを付した破線で示す。入力配線Ｔｇのフレキシブ
ル基板の出力端子と接続される部分は、図７の破線ＦＰ
Ｃの左側（表示部と反対側）の部分である。
置を符号ＩＣを付した破線で示す。なお、符号ＢＰは駆
動用ＩＣのバンプＢＵＭＰ（図４参照）がボンディング
されるバンプ接続部である。また、外部から駆動用ＩＣ
へ信号、電源電圧を供給するフレキシブル基板（図４の
符号ＦＰＣ）が接続、実装される位置（一端部）を符号
ＦＰＣを付した破線で示す。入力配線Ｔｇのフレキシブ
ル基板の出力端子と接続される部分は、図７の破線ＦＰ
Ｃの左側（表示部と反対側）の部分である。
【００６７】フレキシブル基板の出力端子と接続される
入力配線Ｔｇの部分において、第２導電膜ｄ２と第３導
電膜ｄ３とは、図７に示すように、いわゆる、梯子形に
形成されている。また、保護膜ＰＳＶ１も梯子形の第
２、第３導電膜ｄ２、ｄ３に沿ってそれより少し大きめ
に梯子形に形成されている。すなわち、表面に露出した
梯子形の保護膜ＰＳＶ１の梯子の間は、透明導電膜ｄ１
が露出しており、この露出した透明導電膜ｄ１の一部は
面積が広く形成されており、この広い面積の部分を検査
用端子（パッド）とし、また、この露出した全ての透明
導電膜ｄ１とフレキシブル基板の出力端子とが直接接続
される。図７から明らかなように、入力配線Ｔｇを構成
する各導電膜の寸法については、下層の第１導電膜ｇ１
は一番小さい寸法に、すなわち、一番内側に形成され、
つぎに、上層の第２、第３導電膜ｄ２、ｄ３が２番目の
寸法に形成され（梯子の間は除く）、透明導電膜ｄ１が
一番大きい寸法に、すなわち、外側に形成されている。
図７のバンプ接続部ＢＰは表面が露出した透明導電膜ｄ
１単層で構成されている。
入力配線Ｔｇの部分において、第２導電膜ｄ２と第３導
電膜ｄ３とは、図７に示すように、いわゆる、梯子形に
形成されている。また、保護膜ＰＳＶ１も梯子形の第
２、第３導電膜ｄ２、ｄ３に沿ってそれより少し大きめ
に梯子形に形成されている。すなわち、表面に露出した
梯子形の保護膜ＰＳＶ１の梯子の間は、透明導電膜ｄ１
が露出しており、この露出した透明導電膜ｄ１の一部は
面積が広く形成されており、この広い面積の部分を検査
用端子（パッド）とし、また、この露出した全ての透明
導電膜ｄ１とフレキシブル基板の出力端子とが直接接続
される。図７から明らかなように、入力配線Ｔｇを構成
する各導電膜の寸法については、下層の第１導電膜ｇ１
は一番小さい寸法に、すなわち、一番内側に形成され、
つぎに、上層の第２、第３導電膜ｄ２、ｄ３が２番目の
寸法に形成され（梯子の間は除く）、透明導電膜ｄ１が
一番大きい寸法に、すなわち、外側に形成されている。
図７のバンプ接続部ＢＰは表面が露出した透明導電膜ｄ
１単層で構成されている。
【００６８】なお、第１導電膜ｇ１と第２導電膜ｄ２と
はスルーホールＴＨ１、ＴＨ２、ＴＨ３を介して接続さ
れている。
はスルーホールＴＨ１、ＴＨ２、ＴＨ３を介して接続さ
れている。
【００６９】また、図７において、符号Ｐは端子（入力
配線Ｔｇ）ピッチ（約０．８〜１．３ｍｍ）、符号Ｇは
端子ギャップ（間隔）（約０．６〜１．１ｍｍ）であ
る。
配線Ｔｇ）ピッチ（約０．８〜１．３ｍｍ）、符号Ｇは
端子ギャップ（間隔）（約０．６〜１．１ｍｍ）であ
る。
【００７０】ここでは、フレキシブル基板と駆動用ＩＣ
とを接続する入力配線Ｔｇを、低抵抗金属からなる第１
導電膜ｇ１、第２、第３導電膜ｄ２、ｄ３を含んで構成
し、かつ、低抵抗金属とは接触抵抗の高い透明導電膜ｄ
１を介在する第１導電膜ｇ１と第２導電膜ｄ２とを、ス
ルーホールＴＨ１〜３を介して接続したので、入力配線
Ｔｇを低抵抗化でき、フレキシブル基板から駆動用ＩＣ
間の低抵抗化を実現できる。
とを接続する入力配線Ｔｇを、低抵抗金属からなる第１
導電膜ｇ１、第２、第３導電膜ｄ２、ｄ３を含んで構成
し、かつ、低抵抗金属とは接触抵抗の高い透明導電膜ｄ
１を介在する第１導電膜ｇ１と第２導電膜ｄ２とを、ス
ルーホールＴＨ１〜３を介して接続したので、入力配線
Ｔｇを低抵抗化でき、フレキシブル基板から駆動用ＩＣ
間の低抵抗化を実現できる。
【００７１】また、第２導電膜ｄ２と第３導電膜ｄ３と
を梯子形に形成し、該梯子の間に、安定性が高く、汚
染、酸化されにくく、電食の生じにくい透明導電膜ｄ１
が露出され、この露出した広い面積を有する透明導電膜
ｄ１の部分で、フレキシブル基板の出力端子が接続され
るので、フレキシブル基板の端子との接触抵抗が低減
し、低抵抗化を実現できるとともに、フレキシブル基板
の縦方向あるいは横方向の位置ずれが生じたときでも、
安定した抵抗を得ることができる。
を梯子形に形成し、該梯子の間に、安定性が高く、汚
染、酸化されにくく、電食の生じにくい透明導電膜ｄ１
が露出され、この露出した広い面積を有する透明導電膜
ｄ１の部分で、フレキシブル基板の出力端子が接続され
るので、フレキシブル基板の端子との接触抵抗が低減
し、低抵抗化を実現できるとともに、フレキシブル基板
の縦方向あるいは横方向の位置ずれが生じたときでも、
安定した抵抗を得ることができる。
【００７２】また、電食が進行しやすい低抵抗化のため
の梯子形の第２、第３導電膜ｄ２、ｄ３の上は、電食防
止のため、保護膜ＰＳＶ１で覆い、フレキシブル基板の
端子と接続する部分は、安定性が高く、汚染、酸化され
にくく、電食の生じにくい透明導電膜ｄ１を露出して構
成したので、フレキシブル基板と駆動用ＩＣとを接続す
る入力配線Ｔｇの耐電食性を向上できる。その結果、製
品の信頼性を向上できる。
の梯子形の第２、第３導電膜ｄ２、ｄ３の上は、電食防
止のため、保護膜ＰＳＶ１で覆い、フレキシブル基板の
端子と接続する部分は、安定性が高く、汚染、酸化され
にくく、電食の生じにくい透明導電膜ｄ１を露出して構
成したので、フレキシブル基板と駆動用ＩＣとを接続す
る入力配線Ｔｇの耐電食性を向上できる。その結果、製
品の信頼性を向上できる。
【００７３】さらに、フレキシブル基板の出力端子と接
続される入力配線Ｔｇの部分の第２、第３導電膜ｄ２、
ｄ３は一部を除去して梯子形に形成し、梯子の間は透明
導電膜ｄ１を露出させたので、前記《製造フロー》の８
で説明したように、駆動用ＩＣ搭載後、フレキシブル基
板実装前に、透明導電膜ｄ１の露出部分に検査用プロー
ブを当て、点灯検査を行い、駆動用ＩＣの良否の判断を
行なうことができる。
続される入力配線Ｔｇの部分の第２、第３導電膜ｄ２、
ｄ３は一部を除去して梯子形に形成し、梯子の間は透明
導電膜ｄ１を露出させたので、前記《製造フロー》の８
で説明したように、駆動用ＩＣ搭載後、フレキシブル基
板実装前に、透明導電膜ｄ１の露出部分に検査用プロー
ブを当て、点灯検査を行い、駆動用ＩＣの良否の判断を
行なうことができる。
【００７４】なお、ドレイン側の入力配線（図２、図３
の符号Ｔｄ）の構成も、図７に示した入力配線Ｔｇと同
様に形成してある。ただし、前述のように、入力配線Ｔ
ｄとドレイン短絡配線ＳＨｄとは接続されている。
の符号Ｔｄ）の構成も、図７に示した入力配線Ｔｇと同
様に形成してある。ただし、前述のように、入力配線Ｔ
ｄとドレイン短絡配線ＳＨｄとは接続されている。
【００７５】《液晶表示モジュールＭＤＬを実装した情
報機器》図１１は、液晶表示モジュールＭＤＬを実装し
たノートブック型のパソコンあるいはワープロの斜視図
である。
報機器》図１１は、液晶表示モジュールＭＤＬを実装し
たノートブック型のパソコンあるいはワープロの斜視図
である。
【００７６】駆動ＩＣの液晶パネルＰＮＬ上へのＣＯＧ
実装と外周部のドレインおよびゲートドライバ用周辺回
路としての多層フレキシブル基板に折り曲げ実装を採用
することで、従来に比べ大幅に外形サイズ縮小ができ
る。本例では、片側実装されたドレインドライバ用周辺
回路を情報機器のヒンジ上方の表示部の上側に配置でき
るため、コンパクトな実装が可能となった。
実装と外周部のドレインおよびゲートドライバ用周辺回
路としての多層フレキシブル基板に折り曲げ実装を採用
することで、従来に比べ大幅に外形サイズ縮小ができ
る。本例では、片側実装されたドレインドライバ用周辺
回路を情報機器のヒンジ上方の表示部の上側に配置でき
るため、コンパクトな実装が可能となった。
【００７７】情報機器からの信号は、まず、図では、左
側のインターフェイス基板ＰＣＢのほぼ中央に位置する
コネクタから表示制御集積回路素子（ＴＣＯＮ）へ行
き、ここでデータ変換された表示データが、ドレインド
ライバ用周辺回路へ流れる。このように、フリップチッ
プ方式と多層フレキシブル基板とを使用することで、情
報機器の横幅の外形の制約が解消でき、小型で低消費電
力の情報機器を提供できた。
側のインターフェイス基板ＰＣＢのほぼ中央に位置する
コネクタから表示制御集積回路素子（ＴＣＯＮ）へ行
き、ここでデータ変換された表示データが、ドレインド
ライバ用周辺回路へ流れる。このように、フリップチッ
プ方式と多層フレキシブル基板とを使用することで、情
報機器の横幅の外形の制約が解消でき、小型で低消費電
力の情報機器を提供できた。
【００７８】以上本発明を実施例に基づいて具体的に説
明したが、本発明は、上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることは勿論である。
明したが、本発明は、上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることは勿論である。
【００７９】
【発明の効果】以上説明したように、本発明によれば、
電気的および機械的な接続ばらつきや駆動用ＩＣの傾
き、ずれを防止でき、接続信頼性を向上できる。この結
果、製品の信頼性、製造歩留りを向上できる。
電気的および機械的な接続ばらつきや駆動用ＩＣの傾
き、ずれを防止でき、接続信頼性を向上できる。この結
果、製品の信頼性、製造歩留りを向上できる。
【図１】（ａ）、（ｂ）はそれぞれ本発明の一実施例を
示す駆動用ＩＣの（透明ガラス基板の端子接続面側の）
概略下面図である。
示す駆動用ＩＣの（透明ガラス基板の端子接続面側の）
概略下面図である。
【図２】液晶表示素子の透明絶縁基板ＳＵＢ１上に駆動
用ＩＣを搭載した様子を示す平面図である。
用ＩＣを搭載した様子を示す平面図である。
【図３】別の液晶表示素子の透明絶縁基板ＳＵＢ１上に
駆動用ＩＣを搭載した様子を示す平面図である。
駆動用ＩＣを搭載した様子を示す平面図である。
【図４】図２、図３のＡ−Ａ切断線に対応する断面図で
ある。
ある。
【図５】液晶表示モジュールの表面側から見た組立て完
成後の斜視図である。
成後の斜視図である。
【図６】液晶表示パネルとその周辺に配置された回路を
示すブロック図である。
示すブロック図である。
【図７】ゲート走査駆動用ＩＣへの入力配線Ｔｇの拡大
平面図である。
平面図である。
【図８】基板ＳＵＢ１側の工程Ａ〜Ｃの製造工程を示す
画素部とゲ−ト端子部の断面図のフロ−チャ−トであ
る。
画素部とゲ−ト端子部の断面図のフロ−チャ−トであ
る。
【図９】基板ＳＵＢ１側の工程Ｄ〜Ｅの製造工程を示す
画素部とゲ−ト端子部の断面図のフロ−チャ−トであ
る。
画素部とゲ−ト端子部の断面図のフロ−チャ−トであ
る。
【図１０】基板ＳＵＢ１側の工程Ｆ〜Ｇの製造工程を示
す画素部とゲ−ト端子部の断面図のフロ−チャ−トであ
る。
す画素部とゲ−ト端子部の断面図のフロ−チャ−トであ
る。
【図１１】液晶表示モジュールを実装したノートブック
型のパソコンあるいはワープロの斜視図である。
型のパソコンあるいはワープロの斜視図である。
【図１２】駆動用ＩＣを透明絶縁基板ＳＵＢ１に搭載す
る製造工程の一部を示す図である。
る製造工程の一部を示す図である。
ＩＣ…駆動用ＩＣ、ＤＢ…ダミーバンプ、ＩＢ…入力バ
ンプ、ＯＢ…出力バンプ、ＩＴ…入力端子、ＯＴ…出力
端子。
ンプ、ＯＢ…出力バンプ、ＩＴ…入力端子、ＯＴ…出力
端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 辻田 嘉之 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内
Claims (3)
- 【請求項１】液晶層を介して重ね合わせた２枚の透明絶
縁基板の一方の前記基板面上に駆動用ＩＣを搭載し、か
つ、前記基板面上に前記駆動用ＩＣ下面のバンプと接続
される端子を設けたフリップチップ方式の液晶表示素子
を有する液晶表示装置において、前記駆動用ＩＣに、電
気的接続に関与しないダミーバンプを設けたことを特徴
とする液晶表示装置。 - 【請求項２】液晶層を介して重ね合わせた２枚の透明絶
縁基板のうち、駆動用ＩＣを搭載した前記基板面上に形
成された、前記駆動用ＩＣ下面の出力バンプと有効表示
部とを接続する出力配線を有し、前記駆動用ＩＣの１長
辺から前記出力配線が引き出されたフリップチップ方式
の液晶表示素子を有する液晶表示装置において、前記駆
動用ＩＣの長辺、短辺のうち少なくとも短辺に、電気的
接続に関与しないダミーバンプを設けたことを特徴とす
る請求項１記載の液晶表示装置。 - 【請求項３】電気的接続に関与するバンプと前記ダミー
バンプとを、その面積、形状、ピッチ、間隔の少なくと
も１つにおいて、均一に設けたことを特徴とする請求項
１または２記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22487895A JPH0968715A (ja) | 1995-09-01 | 1995-09-01 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22487895A JPH0968715A (ja) | 1995-09-01 | 1995-09-01 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0968715A true JPH0968715A (ja) | 1997-03-11 |
Family
ID=16820590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22487895A Pending JPH0968715A (ja) | 1995-09-01 | 1995-09-01 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0968715A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001026910A1 (en) * | 1999-10-08 | 2001-04-19 | Dai Nippon Printing Co., Ltd. | Non-contact data carrier and ic chip |
| JP2002107754A (ja) * | 2000-09-29 | 2002-04-10 | Optrex Corp | 液晶表示パネルのフレキシブル回路基板実装構造 |
| JP2004004738A (ja) * | 2002-04-30 | 2004-01-08 | Samsung Electronics Co Ltd | 駆動集積回路パッケージ及びこれを利用したチップオンガラス液晶表示装置 |
| US6822164B2 (en) | 2002-01-25 | 2004-11-23 | Seiko Epson Corporation | Semiconductor device and electro-optical device including the same |
| KR100480860B1 (ko) * | 1997-03-28 | 2005-08-05 | 삼성전자주식회사 | 액정표시장치 |
| KR100508058B1 (ko) * | 1998-01-21 | 2005-11-01 | 삼성전자주식회사 | 액정 표시 장치 |
| US6963385B2 (en) | 2001-05-09 | 2005-11-08 | Seiko Epson Corporation | Electrooptic device, driving IC, and electronic apparatus |
| JP2006072372A (ja) * | 2005-09-02 | 2006-03-16 | Seiko Epson Corp | 液晶パネル用基板及び液晶パネル |
| JP2006098496A (ja) * | 2004-09-28 | 2006-04-13 | Kyocera Corp | 表示装置 |
| JP2007194427A (ja) * | 2006-01-19 | 2007-08-02 | Sanyo Electric Co Ltd | 半導体装置 |
| KR100803778B1 (ko) * | 2005-06-24 | 2008-02-15 | 엘지전자 주식회사 | 반도체 장치 및 플라즈마 디스플레이 모듈 |
| JP2008158461A (ja) * | 2006-12-26 | 2008-07-10 | Optrex Corp | 光学表示装置 |
| US8786814B2 (en) | 2011-09-22 | 2014-07-22 | Samsung Display Co., Ltd. | Liquid crystal display apparatus |
| CN106842656A (zh) * | 2015-09-17 | 2017-06-13 | 乐金显示有限公司 | 显示装置及测量显示装置的接触电阻的方法 |
| JP2020190588A (ja) * | 2019-05-20 | 2020-11-26 | 株式会社ジャパンディスプレイ | 表示装置 |
| CN114520206A (zh) * | 2020-11-20 | 2022-05-20 | 敦泰电子股份有限公司 | 集成电路的脚位配置方法以及内嵌式触控显示驱动集成电路 |
-
1995
- 1995-09-01 JP JP22487895A patent/JPH0968715A/ja active Pending
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480860B1 (ko) * | 1997-03-28 | 2005-08-05 | 삼성전자주식회사 | 액정표시장치 |
| KR100508058B1 (ko) * | 1998-01-21 | 2005-11-01 | 삼성전자주식회사 | 액정 표시 장치 |
| WO2001026910A1 (en) * | 1999-10-08 | 2001-04-19 | Dai Nippon Printing Co., Ltd. | Non-contact data carrier and ic chip |
| US6686650B1 (en) | 1999-10-08 | 2004-02-03 | Dai Nippon Printing Co., Ltd. | Non-contact data carrier and IC chip |
| KR100455748B1 (ko) * | 1999-10-08 | 2004-11-06 | 다이니폰 인사츠 가부시키가이샤 | 비접촉식 데이터 캐리어 및 집적회로칩 |
| JP2002107754A (ja) * | 2000-09-29 | 2002-04-10 | Optrex Corp | 液晶表示パネルのフレキシブル回路基板実装構造 |
| US7167227B2 (en) | 2001-05-09 | 2007-01-23 | Seiko Epson Corporation | Electrooptic device, driving IC, and electronic apparatus |
| US6963385B2 (en) | 2001-05-09 | 2005-11-08 | Seiko Epson Corporation | Electrooptic device, driving IC, and electronic apparatus |
| KR100544002B1 (ko) * | 2001-05-09 | 2006-01-20 | 세이코 엡슨 가부시키가이샤 | 전기 광학 장치, 구동용 ｉｃ 및 전자 기기 |
| US6822164B2 (en) | 2002-01-25 | 2004-11-23 | Seiko Epson Corporation | Semiconductor device and electro-optical device including the same |
| JP4572060B2 (ja) * | 2002-04-30 | 2010-10-27 | サムスン エレクトロニクス カンパニー リミテッド | 駆動集積回路パッケージ及びこれを利用したチップオンガラス液晶表示装置 |
| JP2004004738A (ja) * | 2002-04-30 | 2004-01-08 | Samsung Electronics Co Ltd | 駆動集積回路パッケージ及びこれを利用したチップオンガラス液晶表示装置 |
| KR100857494B1 (ko) * | 2002-04-30 | 2008-09-08 | 삼성전자주식회사 | 구동 집적 회로 패키지 및 이를 이용한 칩 온 글래스액정표시장치 |
| JP2006098496A (ja) * | 2004-09-28 | 2006-04-13 | Kyocera Corp | 表示装置 |
| CN100416351C (zh) * | 2004-09-28 | 2008-09-03 | 京瓷株式会社 | 显示装置 |
| KR100803778B1 (ko) * | 2005-06-24 | 2008-02-15 | 엘지전자 주식회사 | 반도체 장치 및 플라즈마 디스플레이 모듈 |
| JP2006072372A (ja) * | 2005-09-02 | 2006-03-16 | Seiko Epson Corp | 液晶パネル用基板及び液晶パネル |
| JP2007194427A (ja) * | 2006-01-19 | 2007-08-02 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2008158461A (ja) * | 2006-12-26 | 2008-07-10 | Optrex Corp | 光学表示装置 |
| US8786814B2 (en) | 2011-09-22 | 2014-07-22 | Samsung Display Co., Ltd. | Liquid crystal display apparatus |
| CN106842656A (zh) * | 2015-09-17 | 2017-06-13 | 乐金显示有限公司 | 显示装置及测量显示装置的接触电阻的方法 |
| CN106842656B (zh) * | 2015-09-17 | 2020-08-21 | 乐金显示有限公司 | 显示装置及测量显示装置的接触电阻的方法 |
| JP2020190588A (ja) * | 2019-05-20 | 2020-11-26 | 株式会社ジャパンディスプレイ | 表示装置 |
| CN114520206A (zh) * | 2020-11-20 | 2022-05-20 | 敦泰电子股份有限公司 | 集成电路的脚位配置方法以及内嵌式触控显示驱动集成电路 |
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