JPH0926586A

JPH0926586A - 液晶表示装置

Info

Publication number: JPH0926586A
Application number: JP17510395A
Authority: JP
Inventors: Kimitoshi Ougiichi; 公俊扇一; Masahiko Suzuki; 雅彦鈴木; Yukihiro Sato; 幸宏佐藤; Hideo Kawamura; 英夫川村
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1995-07-11
Filing date: 1995-07-11
Publication date: 1997-01-28

Abstract

(57)【要約】【目的】駆動用ＩＣチップの種類変更に対応できるフリ
ップチップ方式の液晶表示素子を有する液晶表示装置を
提供する。【構成】駆動用ＩＣを搭載する透明絶縁基板ＳＵＢ１の
面上に、異なる複数種の駆動用ＩＣが実装できるよう
に、該駆動用ＩＣのバンプが接続される配線ＤＴＭを配
置形成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶層を介して重ね合
わせた２枚の透明絶縁基板の一方の基板上に、駆動用Ｉ
Ｃを直接搭載したフリップチップ方式の液晶表示素子を
有する液晶表示装置に関する。

【０００２】

【従来の技術】例えばアクティブ・マトリクス方式の液
晶表示装置の液晶表示素子（すなわち、液晶表示モジュ
ール）では、液晶層を介して互いに対向配置されるガラ
ス等からなる２枚の透明絶縁基板のうち、その一方のガ
ラス基板の液晶層側の面に、そのｘ方向に延在し、ｙ方
向に並設されるゲート線群と、このゲート線群と絶縁さ
れてｙ方向に延在し、ｘ方向に並設されるドレイン線群
とが形成されている。

【０００３】これらのゲート線群とドレイン線群とで囲
まれた各領域がそれぞれ画素領域となり、この画素領域
にスイッチング素子として例えば薄膜トランジスタ（Ｔ
ＦＴ）と透明画素電極とが形成されている。

【０００４】ゲート線に走査信号が供給されることによ
り、薄膜トランジスタがオンされ、このオンされた薄膜
トランジスタを介してドレイン線からの映像信号が画素
電極に供給される。

【０００５】なお、ドレイン線群の各ドレイン線はもち
ろんのこと、ゲート線群の各ゲート線においても、それ
ぞれ透明絶縁基板の周辺にまで延在されて外部端子を構
成し、この外部端子にそれぞれ接続されて映像駆動回
路、ゲート走査駆動回路、すなわち、これらを構成する
複数個の駆動用ＩＣ（半導体集積回路）が該透明絶縁基
板の周辺に外付けされるようになっている。つまり、こ
れらの各駆動用ＩＣを搭載したテープキャリアパッケー
ジ（ＴＣＰ）を基板の周辺に複数個外付けする。

【０００６】しかし、このように透明絶縁基板は、その
周辺に駆動用ＩＣが搭載されたＴＣＰが外付けされる構
成となっているので、これらの回路によって、透明絶縁
基板のゲート線群とドレイン線群との交差領域によって
構成される表示領域の輪郭と、該透明絶縁基板の外枠の
輪郭との間の領域（通常、額縁と称している）の占める
面積が大きくなってしまい、液晶表示モジュールの外形
寸法を小さくしたいという要望に反する。

【０００７】それゆえ、このような問題を少しでも解消
するために、すなわち、液晶表示素子の高密度化と液晶
表示モジュールの外形をできる限り縮小したいとの要求
から、ＴＣＰ部品を使用せず、映像駆動用ＩＣおよびゲ
ート走査駆動用ＩＣを透明絶縁基板上に直接搭載する構
成が提案された。このような実装方式をフリップチップ
方式、あるいはチップ・オン・ガラス（ＣＯＧ）方式と
いう。

【０００８】また、公知例ではないが、フリップチップ
方式の液晶表示装置に関しては、同一出願人であるが、
モジュール実装方法について先願がある（特願平６−２
５６４２６号）。

【０００９】

【発明が解決しようとする課題】従来のフリップチップ
方式の液晶表示素子では、駆動用ＩＣが実装される１種
類の透明絶縁基板に対して、ゲート走査駆動用ＩＣ、ド
レイン駆動用ＩＣをそれぞれ１種類しか実装できなかっ
た。

【００１０】したがって、駆動用ＩＣチップが入手でき
なくなった場合やその他の理由で、該チップの種類を変
更する場合は、該チップを搭載する該透明絶縁基板の配
線レイアウトを変更する必要があり、設計し直さなけれ
ばならず、製造コストが増加する問題があった。

【００１１】また、液晶表示素子の製造工程中に発生す
る静電気（静電破壊）対策に関して、は、従来の方法で
は不十分であった。すなわち、配向膜塗布後のラビング
処理工程においては、基板面上をラビング布が接触する
ため、静電気が発生し、静電気に対して極めて弱いスイ
ッチング素子である薄膜トランジスタ（ＴＦＴ）のしき
い値電圧等の特性変化不良が生じ、画面上における表示
むらの発生の原因となる。また、基板切断工程において
は、ダイヤモンドカッター等の機械的接触を伴う方法を
用いると、切断作業自体により静電気が発生し、同様の
不良発生の原因となる。さらに、シール材の塗布工程や
２枚の対向透明絶縁基板の貼り合わせ工程、あるいは液
晶の封入や封止工程においても、静電気が発生し、薄膜
トランジスタを設けた側の基板に侵入し、同様の不良発
生の原因となる。

【００１２】さらに、従来のフリップチップ方式の液晶
表示素子では、透明絶縁基板上の配線パターン上に、駆
動用ＩＣを実装するために貼り付ける異方性導電膜が導
電粒子を含むため、半透明であり、このため、視認性が
低下し、バンプや透明絶縁基板上の配線パターンの位置
を誤認識することもあり、正確な実装ができないという
問題があった。

【００１３】本発明の第１の目的は、駆動用ＩＣチップ
の種類変更に対応できるフリップチップ方式の液晶表示
素子を有する液晶表示装置を提供することにある。

【００１４】本発明の第２の目的は、スイッチング素子
を形成する側の基板の配線形成後から駆動用ＩＣを搭載
する前までの工程において、静電気対策を行い、生産性
の向上と製造コストの低減を図ることができるフリップ
チップ方式の液晶表示素子を有する液晶表示装置を提供
することにある。

【００１５】本発明の第３の目的は、駆動用ＩＣを位置
精度良く、透明絶縁基板上の配線パターンに電気的に接
続できるフリップチップ方式の液晶表示素子を有する液
晶表示装置を提供することにある。

【００１６】

【課題を解決するための手段】上記第１の課題を解決す
るために、本発明は、液晶層を介して重ね合わせた２枚
の透明絶縁基板の一方の前記基板面上に、駆動用ＩＣを
搭載したフリップチップ方式の液晶表示素子を有する液
晶表示装置において、異なる複数種の前記駆動用ＩＣが
実装できるように、前記駆動用ＩＣのバンプが接続され
る配線を前記基板上に配置形成したことを特徴とする。

【００１７】また、前記駆動用ＩＣの入力バンプが接続
されるダミーの入力端子およびその配線を設けたことを
特徴とする。

【００１８】また、前記駆動用ＩＣのバンプが接続され
る入力配線、出力配線の少なくとも一方を、該配線伸張
方向の幅が異なる複数種の前記駆動用ＩＣが実装できる
ように、それぞれ平行に所定の長さにわたって形成した
ことを特徴とする。

【００１９】また、上記第２の課題を解決するために、
本発明は、液晶層を介して重ね合わせた２枚の透明絶縁
基板のうち、第１の前記透明絶縁基板の前記液晶層側の
面上に、複数本の走査信号線と、これと絶縁膜を介して
交差する複数本の映像信号線とをそれぞれ並設し、前記
走査信号線と前記映像信号線との各交点近傍にスイッチ
ング素子を設け、かつ、同一基板面上に駆動用ＩＣを搭
載したフリップチップ方式の液晶表示素子を有する液晶
表示装置において、少なくとも前記駆動用ＩＣが搭載さ
れる領域の前記基板面上に、該駆動用ＩＣにおける前記
映像信号線または前記走査信号線とを短絡する短絡配線
を設けたことを特徴とする。

【００２０】また、前記駆動用ＩＣにおける前記映像信
号線または前記走査信号線が１本置きに、前記短絡配線
に接続されていることを特徴とする。

【００２１】また、前記駆動用ＩＣにおける前記映像信
号線または前記走査信号線が１本置きに前記短絡配線に
接続され、１本置きに前記駆動用ＩＣ搭載側と反対側の
前記基板の切断線の外側に設けた共通短絡配線に接続さ
れていることを特徴とする。

【００２２】また、前記駆動用ＩＣにおける前記映像信
号線または前記走査信号線とを短絡する短絡配線が、該
駆動用ＩＣへの入力配線を介して、前記基板の切断線の
外側に設けた共通短絡配線に接続されていることを特徴
とする。

【００２３】また、前記駆動用ＩＣの１辺側のみから前
記映像信号線または前記走査信号線が出力し、前記短絡
配線と前記映像信号線または前記走査信号線とを短絡解
除する切断線が、前記映像信号線または前記走査信号線
を横切る１本の線であることを特徴とする。

【００２４】また、上記第３の課題を解決するために、
本発明は、液晶層を介して重ね合わせた２枚の透明絶縁
基板の一方の前記基板面上に、駆動用ＩＣを搭載したフ
リップチップ方式の液晶表示素子を有する液晶表示装置
において、前記駆動用ＩＣが前記基板と重なる領域内の
該基板上に、前記駆動用ＩＣとの第１の位置合わせマー
クを設けたことを特徴とする。

【００２５】また、前記基板との前記駆動用ＩＣの対向
面に、前記第１の位置合わせマークと対になる第２の位
置合わせマークが設けられ、該第２の位置合わせマーク
が前記第１の位置合わせマークよりも小さく、かつ、前
記基板上に前記駆動用ＩＣを搭載したとき、前記第１の
位置合わせマークが、前記第２の位置合わせマークを囲
む形状をしていることを特徴とする。

【００２６】

【作用】本発明では、異なる複数種の前記駆動用ＩＣが
実装できるように、前記駆動用ＩＣのバンプが接続され
る配線を前記基板上に配置形成したので、複数種のチッ
プに対し、透明絶縁基板が共用でき、チップを変更する
場合も、透明絶縁基板の変更が不要である。

【００２７】また、本発明では、少なくとも駆動用ＩＣ
が搭載される領域の基板面上に、該駆動用ＩＣにおける
映像信号線（または走査信号線）を短絡する短絡配線を
設け、映像信号線（または走査信号線）を駆動用ＩＣ毎
に短絡した該短絡配線を、入力配線を介して、基板の切
断線の外側に設けた共通短絡配線と接続する。なお、短
絡配線は、駆動用ＩＣを基板面上に搭載する前に、レー
ザまたはホトエッチング等により切断する。これによ
り、駆動用ＩＣの通常動作に影響を与えることなく、侵
入した静電気が速やかに分散され、基板面上の配線形成
後から駆動用ＩＣを搭載する前までの工程において、静
電気による影響を抑制できる。

【００２８】さらに、本発明では、前記駆動用ＩＣが前
記基板と重なる領域内の該基板上に、前記駆動用ＩＣと
の位置合わせマークを設けたので、駆動用ＩＣを位置精
度良く、透明絶縁基板上の配線パターンに電気的に接続
できる。

【００２９】

【実施例】以下、図面を用いて本発明の実施例について
詳細に説明する。

【００３０】《駆動用ＩＣチップ搭載部近傍の平面およ
び断面構成》図１は、例えばガラスからなる透明絶縁基
板ＳＵＢ１上に駆動用ＩＣを搭載した様子を示す平面図
である。さらに、Ａ−Ａ切断線における断面図を図１３
に示す。図１において、一方の透明絶縁基板ＳＵＢ２
は、一点鎖線で示すが、透明絶縁基板ＳＵＢ１の上方に
重なって位置し、シールパターンＳＬ（図１参照）によ
り、有効表示部（有効画面エリア）ＡＲを含んで液晶Ｌ
Ｃを封入している。透明絶縁基板ＳＵＢ１上の電極ＣＯ
Ｍは、導電ビーズや銀ペースト等を介して、透明絶縁基
板ＳＵＢ２側の共通電極パターンに電気的に接続させる
配線である。配線ＤＴＭ（あるいはＧＴＭ）は、駆動用
ＩＣからの出力信号を有効表示部ＡＲ内の配線に供給す
るものである。入力配線Ｔｄは、駆動用ＩＣへ入力信号
を供給するものである。異方性導電膜ＡＣＦは、一列に
並んだ複数個の駆動用ＩＣ部分に共通して細長い形状と
なったものＡＣＦ２と上記複数個の駆動用ＩＣへの入力
配線パターン部分に共通して細長い形状となったものＡ
ＣＦ１を別々に貼り付ける。パッシベーション膜（保護
膜）ＰＳＶ１、ＰＳＶは、図１３にも示すが、電食防止
のため、できる限り配線部を被覆し、露出部分は、異方
性導電膜ＡＣＦ１にて覆うようにする。

【００３１】さらに、駆動用ＩＣの側面周辺は、シリコ
ーン樹脂ＳＩＬが充填され（図１３参照）、保護が多重
化されている。

【００３２】《液晶表示素子とその外周部に配置された
回路》図１９は、薄膜トランジスタＴＦＴをスイッチン
グ素子として用いたアクティブ・マトリクス方式ＴＦＴ
液晶表示モジュールのＴＦＴ液晶表示素子とその外周部
に配置された回路を示すブロック図である。本例では、
それぞれ液晶表示素子の片側のみに配置されたドレイン
ドライバＩＣ₁〜ＩＣ_MおよびゲートドライバＩＣ₁〜Ｉ
Ｃ_Nは、図１３に示したように、液晶表示素子の一方の
透明絶縁基板ＳＵＢ１上に形成されたドレイン側引き出
し線ＤＴＭおよびゲート側引き出し線ＧＴＭと異方性導
電膜ＡＣＦ２あるいは紫外線硬化樹脂ＳＩＬ等でチップ
・オン・ガラス実装（ＣＯＧ実装）されている。本例で
は、ＸＧＡ仕様である８００×３×６００の有効ドット
を有する液晶表示素子に適用している。このため、液晶
表示素子の透明絶縁基板上には、２４０出力のドレイン
ドライバＩＣを長辺に１０個（Ｍ＝１０）と、１０１出
力のゲートドライバＩＣを短辺に６個（Ｎ＝６）とをＣ
ＯＧ実装している。画素数からは、ゲートドライバの出
力は、合計６００出力あれば足りるが、後述するよう
に、有効画素部の上下に追加ゲート線を形成するため、
最上部１０１出力、中央部１００出力×４、および最下
部１０１出力の構成をとっている。なお、同一のゲート
ドライバＩＣにて、１００、１０１出力の使い分けがで
きる。液晶表示素子の上側にはドレインドライバ部１０
３が配置され、また、側面部には、ゲートドライバ部１
０４、他方の側面部には、コントローラ部１０１、電源
部１０２が配置されている。コントローラ部１０１およ
び電源部１０２、ドレインドライバ部１０３、ゲートド
ライバ部１０４は、それぞれ電気的接続手段ＪＮ１、３
により相互接続されている。

【００３３】本例では、ＸＧＡパネルとして８００×３
×６００ドットの１０．４インチ画面サイズのＴＦＴ液
晶表示モジュールを設計した。このため、赤（Ｒ）、緑
（Ｇ）、青（Ｂ）の各ドットの大きさは、２６４μｍ
（ゲート線ピッチ）×８８μｍ（ドレイン線ピッチ）と
なっており、１画素は、赤色（Ｒ）、緑色（Ｇ）、青色
（Ｂ）の３ドットの組合わせで、２６４μｍ角となって
いる。このため、ドレイン線引き出し配線ＤＴＭを８０
０×３本とすると、引き出し線ピッチは１００μｍ以下
となってしまい、現在使用可能なテープキャリアパッケ
ージ（ＴＣＰ）実装の接続ピッチ限界以下となる。ＣＯ
Ｇ実装では、使用する異方性導電膜等の材料にも依存す
るが、おおよそ駆動用ＩＣチップのバンプＢＵＭＰのピ
ッチで約７０μｍおよび下地配線との交叉面積で約４０
μｍ角が現在使用可能な最小値といえる。このため、本
例では、液晶パネルの１個の長辺側にドレインドライバ
ＩＣを一列に並べ、ドレイン線を該長辺側に引き出し
て、ドレイン線引き出し配線ＤＴＭのピッチを８８μｍ
とした。したがって、駆動用ＩＣチップのバンプＢＵＭ
Ｐ（図１３参照）ピッチを約７０μｍおよび下地配線と
の交叉面積を約４０μｍ角に設計でき、下地配線とより
高い信頼性で接続するのが可能となった。ゲート線ピッ
チは２６４μｍと十分大きいため、片側の短辺側にてゲ
ート線引き出しＧＴＭを引き出しているが、さらに高精
細になると、ドレイン線と同様に対向する２個の短辺側
にゲート線引き出し線ＧＴＭを交互に引き出すことも可
能である。

【００３４】ドレイン線あるいはゲート線を交互に引き
出す方式では、前述したように、引き出し配線ＤＴＭあ
るいはＧＴＭと駆動用ＩＣの出力側ＢＵＭＰとの接続は
容易になるが、周辺回路基板を液晶パネルＰＮＬの対向
する２長辺の外周部に配置する必要が生じ、このため、
外形寸法が片側引き出しの場合よりも大きくなるという
問題があった。特に、表示色数が増えると表示データの
データ線数が増加し、情報処理装置の最外形が大きくな
る。このため、本例では、多層フレキシブル基板を使用
することで、従来の問題を解決した。また、ＸＧＡパネ
ルとして、１０インチ以上の画面サイズとなると、ドレ
イン線引き出し配線ＤＴＭのピッチは、約１００μｍ以
上と大きくなり、１個の長辺側にドレインドライバＩＣ
をＣＯＧ実装にて片側配置できる。

【００３５】本例で採用した駆動用ＩＣは、図１におお
よその外観を示すが、モジュール外形をできる限り小さ
くするため、非常に細長い形状であり、例えば、ゲート
側の駆動用ＩＣでは、長辺寸法は、約１１〜１７ｍｍ、
短辺寸法は、約１．０〜１．５ｍｍ、ドレイン側の駆動
用ＩＣでは、長辺寸法は、約１１〜２０ｍｍ、短辺寸法
は、約１．０〜２．０ｍｍである。また、本例では、有
効表示部ＡＲと駆動用ＩＣの出力側バンプＢＵＭＰ部と
の間のゲート出力配線パターンＧＴＭは、駆動用ＩＣの
長辺方向と短辺方向との３方向から延在している。一
方、ドレイン出力配線パターンＧＴＭは、駆動用ＩＣの
長辺方向の１方向から延在している。

【００３６】例えば、本例では、ゲート側の駆動用ＩＣ
では、１０１出力のうち２１本を２短辺側から、残り、
約８０本を１長辺側から出力配線する。ドレイン側の駆
動用ＩＣでは、駆動用ＩＣを細長く設計し、長辺方向の
みの出力配線とし、２４０出力を１長辺側から出力配線
している。

【００３７】図２１に、コモン電極に印加されるコモン
電圧、ドレインに印加されるドレイン電圧、ゲート電極
に印加されるゲート電圧のレベル、および、その波形を
示す。なお、ドレイン波形は黒を表示しているときのド
レイン波形を示す。

【００３８】ゲートオンレベル波形（直流）とゲートオ
フレベル波形は、−９〜−１４ボルトの間でレベル変化
し、１０ボルトでゲートオンする。ドレイン波形（黒表
示時）とコモン電圧Ｖｃｏｍ波形は、０〜３ボルトの間
でレベル変化する。例えば、黒レベルのドレイン波形を
１水平期間（１Ｈ）毎に変化させるため、論理処理回路
で１ビットずつ論理反転を行ない、ドレインドレイバに
入力している。ゲートのオフレベル波形は、コモン電圧
Ｖｃｏｍ波形と略同振幅、同位相で動作する。

【００３９】図２０は、本例のＴＦＴ液晶表示モジュー
ルにおける、ゲートドライバ１０４、ドレインドライバ
１０３に対する表示用データとクロック信号の流れを示
す図である。

【００４０】表示制御装置１０１は、本体コンピュータ
からの制御信号（クロック、表示タイミング信号、同期
信号）を受けて、ドレインドライバ１０３への制御信号
として、クロックＤ１（ＣＬ１）、シフトクロックＤ２
（ＣＬ２）および表示データを生成し、同時に、ゲート
ドライバ１０４への制御信号として、フレーム開始指示
信号ＦＬＭ、クロックＧ（ＣＬ３）および表示データを
生成する。

【００４１】また、ドレインドライバ１０３の前段のキ
ャリー出力は、そのまま次段のドレインドライバ１０３
のキャリー入力に入力される。

【００４２】《透明絶縁基板ＳＵＢ１の製造方法》つぎ
に、上述した液晶表示装置の第１の透明絶縁基板ＳＵＢ
１側の製造方法について、図１６〜図１８を参照して説
明する。なお、同図において、中央の文字は工程名の略
称であり、左側は画素部分、右側はゲ−ト端子付近の断
面形状で見た加工の流れを示す。工程ＢおよびＤを除
き、工程Ａ〜Ｇの工程は各写真（ホト）処理に対応して
区分けしたもので、各工程のいずれの断面図もホト処理
後の加工が終わり、ホトレジストを除去した段階を示し
ている。なお、上記写真（ホト）処理とは本説明ではホ
トレジストの塗布からマスクを使用した選択露光を経
て、それを現像するまでの一連の作業を示すものとし、
繰り返しの説明は避ける。以下区分した工程にしたがっ
て、説明する。

【００４３】工程Ａ、図１６７０５９ガラス（商品名）からなる第１の透明絶縁基板
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けた後、５００℃、６０分間のベ−クを行な
う。なお、このＳＩＯ膜は透明絶縁基板ＳＵＢ１の表面
凹凸を緩和するために形成するが、凹凸が少ない場合、
省略できる工程である。膜厚が２８００ÅのＡｌ−Ｔ
ａ、Ａｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等からなる第１導電
膜ｇ１をスパッタリングにより設ける。ホト処理後、リ
ン酸と硝酸と氷酢酸との混酸液で第１導電膜ｇ１を選択
的にエッチングする。

【００４４】工程Ｂ、図１６レジスト直描後（前述した陽極酸化パタ−ン形成後）、
３％酒石酸をアンモニヤによりＰＨ６．２５±０．０５
に調整した溶液をエチレングリコ−ル液で１：９に稀釈
した液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、
化成電流密度が０．５ｍＡ／ｃｍ²になるように調整す
る（定電流化成）。つぎに、所定のＡｌ₂Ｏ₃膜厚が得ら
れるのに必要な化成電圧１２５Ｖに達するまで陽極酸化
（陽極化成）を行なう。その後、この状態で数１０分保
持することが望ましい（定電圧化成）。これは均一なＡ
ｌ₂Ｏ₃膜を得る上で大事なことである。それによって、
導電膜ｇ１が陽極酸化され、走査信号線（ゲ−トライ
ン）ＧＬ上および側面に自己整合的に膜厚が１８００Å
の陽極酸化膜ＡＯＦが形成され、薄膜トランジストＴＦ
Ｔのゲ−ト絶縁膜の一部となる。

【００４５】工程Ｃ、図１６膜厚が１４００ÅのＩＴＯ膜からなる導電膜ｄ１をスパ
ッタリングにより設ける。ホト処理後、エッチング液と
して塩酸と硝酸の混酸液で導電膜ｄ１を選択的にエッチ
ングすることにより、ゲ−ト端子ＧＴＭ、ドレイン端子
ＤＴＭの最上層および透明画素電極ＩＴＯ１を形成す
る。

【００４６】工程Ｄ、図１７プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して膜厚が３００ÅのＮ⁺型の非晶質Ｓｉ膜ｄ０を
設ける。この成膜は同一ＣＶＤ装置で反応室を変え連続
して行なう。

【００４７】工程Ｅ、図１７ホト処理後、ドライエッチングガスとしてＳＦ₆、ＢＣ
ｌを使用してＮ⁺型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ
膜ＡＳをエッチングする。続けて、ＳＦ₆を使用して窒
化Ｓｉ膜ＧＩをエッチングする。もちろん、ＳＦ₆ガス
でＮ⁺型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳおよ
び窒化Ｓｉ膜ＧＩを連続してエッチングしても良い。

【００４８】このように３層のＣＶＤ膜をＳＦ₆を主成
分とするガスで連続的にエッチングすることが本実施例
の製造工程の特徴である。すなわち、ＳＦ₆ガスに対す
るエッチング速度はＮ⁺型非晶質Ｓｉ膜ｄ０、ｉ型非晶
質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩの順に大きい。したがっ
て、Ｎ⁺型非晶質Ｓｉ膜ｄ０がエッチング完了し、ｉ型
非晶質Ｓｉ膜ＡＳがエッチングされ始めると上部のＮ⁺
型非晶質Ｓｉ膜ｄ０がサイドエッチされ結果的にｉ型非
晶質Ｓｉ膜ＡＳが約７０度のテ−パに加工される。ま
た、ｉ型非晶質Ｓｉ膜ＡＳのエッチングが完了し、窒化
Ｓｉ膜ＧＩがエッチングされ始めると、上部のＮ⁺型非
晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳの順にサイドエ
ッチされ、結果的にｉ型非晶質Ｓｉ膜ＡＳが約５０度、
窒化シリコン膜ＧＩが２０度にテ−パ加工される。上記
テ−パ形状のため、その上部にソ−ス電極ＳＤ１が形成
された場合も断線の確率は著しく低減される。Ｎ⁺型非
晶質Ｓｉ膜ｄ０のテ−パ角度は９０度に近いが、厚さが
３００Åと薄いために、この段差での断線の確率は非常
に小さい。したがって、Ｎ⁺型非晶質Ｓｉ膜ｄ０、ｉ型
非晶質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩの平面パタ−ンは厳
密には同一パタ−ンではなく、断面が順テ−パ形状とな
るため、Ｎ⁺型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜Ａ
Ｓ、窒化Ｓｉ膜ＧＩの順に大きなパタ−ンとなる。

【００４９】工程Ｆ、図１８膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッ
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等か
らなる第３導電膜ｄ３をスパッタリングにより設ける。
ホト処理後、第３導電膜ｄ３を工程Ａと同様な液でエッ
チングし、第２導電膜ｄ２を硝酸第２セリウムアンモニ
ウム溶液でエッチングし、映像信号線ＤＬ、ソ−ス電極
ＳＤ１、ドレイン電極ＳＤ２を形成する。

【００５０】ここで本実施例では、工程Ｅに示すよう
に、Ｎ⁺型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、
窒化Ｓｉ膜ＧＩが順テ−パとなっているため、映像信号
線ＤＬの抵抗の許容度の大きい液晶表示装置では第２導
電膜ｄ２のみで形成することも可能である。

【００５１】つぎに、ドライエッチング装置にＳＦ₆、
ＢＣｌを導入して、Ｎ⁺型非晶質Ｓｉ膜ｄ０をエッチン
グすることにより、ソ−スとドレイン間のＮ⁺型半導体
層ｄ０を選択的に除去する。

【００５２】工程Ｇ、図１８プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が０．６μｍの窒化Ｓｉ膜を設
ける。ホト処理後、ドライエッチングガスとしてＳＦ₆
を使用してエッチングすることにより、保護膜ＰＳＶ１
を形成する。保護膜としてはＣＶＤで形成したＳｉＮ膜
のみならず、有機材料を用いたものも使用できる。

【００５３】《短絡配線ＳＨｇ、ＳＨｄ、ＳＨａによる
静電気対策》図２は透明絶縁基板ＳＵＢ１の駆動用ＩＣ
の搭載部周辺と、該基板の切断線ＣＴ１付近の要部平面
図、図１４は切断線ＣＴ１における切断前の、表面加工
する過程における透明絶縁基板ＳＵＢ１の全体平面図で
ある。

【００５４】図１４において、液晶表示素子を構成する
一方の下部透明絶縁基板ＳＵＢ１は図１３に示した上部
透明絶縁基板ＳＵＢ２よりも大きな面積を有し、後の切
断工程により、図中点線で示した切断線ＣＴ１において
切断され、その外方部は放棄される。

【００５５】透明絶縁基板ＳＵＢ１の面上には、まず、
その表面の周辺を除く中央部に、ｘ方向に延在し、ｙ方
向に並設されるゲート線ＧＬからなるゲート線群と、ｙ
方向に延在し、ｘ方向に並設されるドレイン線ＤＬから
なるドレイン線群とが形成されている。

【００５６】なお、図示は省略しているが、このゲート
線群とドレイン線群とは、層間絶縁膜を介して互いに絶
縁されている。

【００５７】また、ゲート線群とドレイン線群とが交差
している領域によって、表示領域が構成され、互いに隣
接する２本のゲート線ＧＬと２本のドレイン線ＤＬとで
囲まれる領域により、画素領域が形成されている。

【００５８】すなわち、それぞれの画素領域には、スイ
ッチング素子としての薄膜トランジスタ（ＴＦＴ）と、
透明電極からなる画素電極とが形成され、ゲート線ＧＬ
に走査信号が供給されることにより、薄膜トランジスタ
がオンし、このオンされた薄膜トランジスタを介してド
レイン線ＤＬからの映像信号が画素電極に供給されるよ
うになっている。

【００５９】これらゲート線群の各ゲート線ＧＬ、およ
びドレイン線群の各ドレイン線ＤＬはいずれも、表示領
域を間にして、片側のみに端子が引き出されている。す
なわち、図１４に示すように、ゲート線ＧＬは一端（図
の上側）がゲート走査駆動用ＩＣと接続され、他端（図
の下側）が点線で示した切断線ＣＴ１を越えた延在部に
おいて、ゲート短絡配線ＳＨｇと短絡されている。これ
により、各ゲート線ＧＬに発生した静電気は、後の工程
で切断線ＣＴ１で切断破棄される透明絶縁基板ＳＵＢ１
の面に形成されたゲート短絡配線ＳＨｇを介して分散さ
れる。

【００６０】また、ドレイン線ＤＬも、一端（図の右
側）がドレイン駆動用ＩＣと接続され、他端（図の左
側）は１本置きに切断線ＣＴ１を越えた延在部におい
て、ドレイン短絡配線ＳＨｄと短絡され、また、１本置
きにＩＣ搭載部近傍においてドレイン短絡配線ＳＨｃと
短絡されている（図２参照）。これにより、各ドレイン
線ＤＬに発生した静電気は、後の工程で切断線ＣＴ１で
切断破棄される透明絶縁基板ＳＵＢ１の面に形成された
ドレイン短絡配線ＳＨｄを介して分散される。

【００６１】また、このように形成したゲート短絡配線
ＳＨｇ、ＳＨａおよび２本のドレイン短絡配線ＳＨｄ
は、やはり後の工程で切断破棄される透明絶縁基板ＳＵ
Ｂ１の面において、コンデンサＥＳＤを介して容量結合
されている。このため、該２本のドレイン短絡配線ＳＨ
ｄに、検査用プローブを当接することで、ドレイン線間
に短絡不良があるかを容易に検査することができる。

【００６２】このコンデンサＥＳＤは、各画素領域に形
成されている薄膜トランジスタが静電気によって破壊さ
れるのを防止するためのものであり、したがって、コン
デンサＥＳＤの容量値は、薄膜トランジスタの容量値よ
りも小さく形成されている。

【００６３】また、図中、ＡＯはゲート線ＧＬの表面に
陽極酸化膜を形成するため、電流を供給するための陽極
化成配線である。陽極化成配線ＡＯの両端、ここでは、
透明絶縁基板ＳＵＢ１の上部に、陽極化成用パッドＰＡ
Ｄが２個形成されている。この陽極化成用パッドＰＡＤ
は、例えばアルミニウム（Ａｌ）からなるゲート線ＧＬ
の表面を陽極酸化させることにより、この場合、酸化ア
ルミニウム（アルミナ）からなる絶縁膜を形成する際
に、電流を供給するための電極である。

【００６４】さらに、このように構成された透明絶縁基
板ＳＵＢ１では、ゲート線ＧＬが断線して形成されてい
るか否かの検査がなされるようになっており、その検査
用端子（パッド）ＴＥＳＴが、ゲート走査駆動用ＩＣの
搭載領域の近傍における表示領域側の端部に、すなわ
ち、ゲート短絡配線ＳＨｇとつながっていない方の各ゲ
ート線ＧＬの端部に形成されている。これにより、各ゲ
ート線ＧＬが共通短絡された方のゲート短絡配線ＳＨｇ
の側に、一方の検査用プローブを当接し、各ゲート線Ｇ
Ｌのそれぞれの検査用端子ＴＥＳＴに他方の検査用プロ
ーブを順次当接することによって、ゲート線ＧＬの断線
の有無が検査できる。なお、陽極化成を行なう際、後で
プローブを当接し、ゲート線の断線検査が可能なよう
に、ゲート短絡配線ＳＨｇ（ＡＯ）上にはディスペンサ
によりレジスト膜を塗布して、陽極酸化膜が形成される
のを防止する。このレジスト膜は検査の前に除去する。

【００６５】また、ドレイン線ＤＬが断線して形成され
ているか否かの検査がなされるようになっている。すな
わち、図の左側のドレイン短絡配線ＳＨｄに短絡されて
いる方のドレイン線ＤＬには、ＩＣ搭載側（右側）の端
部に検査用端子ＴＥＳＴ（図７参照）が設けられ、図の
右側のドレイン短絡配線ＳＨｃを介してドレイン短絡配
線ＳＨｄに短絡されている方のドレイン線ＤＬには、Ｉ
Ｃ搭載側と反対側（左側）の端部に検査用端子ＴＥＳＴ
が設けられている。これにより、各ドレイン線ＤＬが共
通短絡された方のドレイン短絡配線ＳＨｄの側に、一方
の検査用プローブを当接させ、各ドレイン線ＤＬのそれ
ぞれの検査用端子ＴＥＳＴに他方の検査用プローブを順
次当接させることによって、ドレイン線ＤＬの断線の有
無が検査できる。

【００６６】《駆動用ＩＣ下の短絡配線ＳＨｃによる静
電気対策》図２に示されるように、ドレイン駆動用ＩＣ
の入力および出力は、共に該ＩＣチップの１辺から出て
いる。図１４を用いて既に説明したように、各ドレイン
線ＤＬは１本置きに互い違いの方向に、一方は、切断線
ＣＴ１を越えて延在され、図中ｙ方向に延在するドレイ
ン短絡配線ＳＨｄに接続されて短絡され、他方は図２に
示すように短絡配線ＳＨｃおよび（ドレイン線駆動用Ｉ
Ｃへの）入力配線Ｔｄを介して切断線ＣＴ１を越えて延
在され、ドレイン短絡配線ＳＨｄに接続されて短絡され
ている。すなわち、ドレイン線ＤＬは１本置きに短絡配
線ＳＨｃに接続され、駆動用ＩＣ毎に短絡され、該短絡
配線ＳＨｃはドレイン線駆動用ＩＣへの２本の入力配線
Ｔｄとに接続され、該２本の入力配線Ｔｄを介してドレ
イン短絡配線ＳＨｄに短絡されている。このように、各
ドレイン線ＤＬや入力配線Ｔｄに発生した静電気を、短
絡配線ＳＨｃとドレイン短絡配線ＳＨｄを介して分散す
るようになっている。なお、液晶表示素子完成後は、も
ちろん短絡を解除しなければ動作しないので、ドレイン
短絡配線ＳＨｄはそれぞれ後の工程で切断破棄される切
断線ＣＴ１の外側の透明絶縁基板ＳＵＢ１の面に形成さ
れている。ドレイン短絡配線ＳＨｄと直接接続されたド
レイン線ＤＬの短絡解除は、切断線ＣＴ１での基板ＳＵ
Ｂ１の切断によりなされる。一方、短絡配線ＳＨｃおよ
び入力配線Ｔｄを介してドレイン短絡配線ＳＨｄと接続
されたドレイン線ＤＬの短絡解除は、短絡配線ＳＨｃの
存在により、切断線ＣＴ１での基板ＳＵＢ１の切断では
なされない。この短絡解除については後述する。

【００６７】一方、図１４において、各ゲート線ＧＬの
形成領域のうち、切断線ＣＴ１の内側の領域で、図中上
側の切断線ＣＴ１と近接する部分において、ゲート線駆
動用ＩＣの搭載領域（図１４では、符号ＩＣを付した点
線で１つを例示する）が設けられている。各ゲート線Ｇ
Ｌは、その延在方向における該搭載領域と反対側で、切
断線ＣＴ１を越えたその延在部が、図中ｙ方向に延在す
るゲート短絡配線ＳＨｇ（陽極化成用配線ＡＯを兼ね
る）を介して接続されている。なお、液晶表示素子完成
後は、短絡を解除しなければ動作しないので、ゲート短
絡配線ＳＨｇ、ＳＨａはそれぞれ後の工程で切断破棄さ
れる切断線ＣＴ１の外側の透明絶縁基板ＳＵＢ１の面に
形成されている。本例では、上記ドレイン線ＤＬ側とは
異なり、ゲート線ＧＬ側では、ＩＣ毎の短絡配線ＳＨｃ
は設けていない。この理由は、ゲート線駆動用ＩＣが片
側だけに配置され、反対側（ゲート線駆動用ＩＣを配置
していない側）のゲート短絡配線ＳＨｇによって、ゲー
ト線ＧＬを相互に短絡させることができるためである。
ただし、ゲート線駆動用ＩＣを両側に配置する場合や、
ゲート短絡配線ＳＨｇを配置しない場合は、ゲート線Ｇ
Ｌを短絡配線ＳＨｃを介して、ゲート短絡配線ＳＨｇに
つなげる必要がある。

【００６８】なお、図２、図３に示すように、短絡配線
ＳＨｃと、１本置きのドレイン端子ＤＴＭおよび入力配
線Ｔｄとは、駆動用ＩＣを基板ＳＵＢ１面上に搭載する
前に、１本の切断線Ｃ１でレーザまたはホトエッチング
等により切断する。したがって、この切断のため、図２
に示すように、切断線Ｃ１のある領域（ＩＣ搭載領域）
には、パッシベーション膜ＰＡＳ１（すなわち、保護膜
ＰＳＶ１）が形成されていない。本例では、切断線Ｃ１
における１本のカットで容易に短絡解除できる。

【００６９】なお、切断線Ｃ１の箇所の配線ＤＴＭはレ
ーザ切断においても汚染の少ない透明導電膜ＩＴＯで形
成してあるので、汚染を抑制することができる。また、
この切断は、ホトエッチングによって行なってもよい。

【００７０】なお、図２には、ドレイン駆動用ＩＣ側に
ついて図示されているが、この短絡配線ＳＨｃを有する
構造は、ゲート走査駆動用ＩＣ側にもＩＣチップの１辺
から出力および入力が出ている場合に適用できることは
言うまでもない。

【００７１】《ゲート端子Ｔｇとゲート短絡配線ＳＨａ
との分離による静電気対策》図８は、ゲート走査駆動用
ＩＣ搭載部の端部の拡大詳細平面図である。図中、Ｔｇ
は基板ＳＵＢ１上に形成され、該基板ＳＵＢ１上に搭載
されるゲート走査駆動用ＩＣへの入力配線、ＩＰは入力
配線ＴｇのＩＣ側端部にあり、ＩＣの入力バンプが接続
される入力端子（パッド）、ＯＰはＩＣの出力バンプが
接続される出力端子、ＯＬ１、ＯＬ２は出力端子ＯＰか
らゲート線へとつながる出力配線、ＴＥＳＴは出力端子
ＯＰとゲート線ＧＬとの間に設けられたゲート線断線検
査用端子、ｄｔは短絡配線ＳＨａと入力配線Ｔｇとの最
小距離、ｄ２は入力端子ＩＰと出力端子ＯＰとの最小距
離である。

【００７２】図１４から明らかなように、駆動用ＩＣを
基板ＳＵＢ１上に直接搭載するフリップチップ方式の透
明絶縁基板ＳＵＢ１では、ゲート走査駆動用ＩＣが実装
される側には、該ＩＣへの入力用配線Ｔｇおよび入力端
子（図８の符号ＩＰ）を設ける必要がある。さらに、出
力端子ＯＰからの出力配線ＯＬには、断線検査用端子Ｔ
ＥＳＴを途中に形成し、短絡配線ＳＨｇとの間で各ゲー
ト線ＧＬの断線検査を行なう必要がある。このため、従
来構成では、あらかじめ、入力端子ＩＰと出力端子ＯＰ
とは、電気的に開放とする必要があり、静電気対策のた
め、各入力配線Ｔｇを短絡配線ＳＨａに接続し、さら
に、周囲の陽極化成用配線ＡＯと短絡させていた。

【００７３】しかし、入力端子ＩＰとゲート短絡配線Ｓ
Ｈａと接続した場合、図８において、駆動用ＩＣの搭載
領域に存在する各ゲート線ＧＬの出力端子ＯＰと、ゲー
ト短絡配線ＳＨａと従来接続されていた（本構造では接
続されていない）該ＩＣへの入力配線Ｔｇの入力端子Ｉ
Ｐとの間（ｄ２で示す箇所）で静電気スパークが発生す
ることがわかった。これは、従来構成では、静電気が、
例えば保護膜ＰＳＶ１を介して、有効画面領域内に侵入
した場合、ゲート線ＧＬに負荷されている電気インピー
ダンスにより、静電気による電位差がゲート線ＧＬ上で
生じ、電気的に開放となっている該入力端子ＩＰと該出
力端子ＯＰとの間に集中して印加されるためと考える。
これにより、例えばＩＴＯ（インジウムチンオキサイ
ド）膜からなる入力端子ＩＰあるいは出力端子ＯＰが破
壊され、駆動用ＩＣを実装することができなくなる。

【００７４】このため、入力端子ＩＰを有する入力配線
Ｔｇを、ゲート短絡配線ＳＨａと接続せず、すなわち、
ゲート短絡配線ＳＨａから電気的に分離する（電気的に
浮かせる）ことにより、出力端子ＯＰとゲート短絡配線
ＳＨａとの距離が拡大し、電界強度が低減し、静電気ス
パークの発生による端子の破壊を防止することができ
る。

【００７５】すなわち、ゲート短絡配線ＳＨａとゲート
走査駆動用ＩＣへの各入力配線Ｔｇの端部との最小距離
ｄｔを、入力端子ＩＰと出力端子ＯＰとの最小距離ｄ２
よりも短かくすることにより、静電気スパークが発生し
たとしてもｄｔの箇所で発生させ、ｄ２の箇所での発生
を防止する。

【００７６】《ゴムクッションＧＣ》図２２（ａ）、
（ｂ）はそれぞれ液晶表示モジュールの要部断面図であ
る。

【００７７】ゴムクッションＧＣ１は、図２２に示すよ
うに、表示パネルＰＮＬの基板ＳＵＢ１の額縁周辺上の
フレキシブル基板ＦＰＣとモールド成形品である下側ケ
ースＭＣＡとの間に介在される。これにより、フレキシ
ブル基板に圧力を加え固定し、基板ＳＵＢ１の配線パタ
ーンとの接続信頼性の向上を行なう。また、駆動用ＩＣ
や基板ＳＵＢ１が下側ケースＭＣＡに接触して機械的破
損を生じることを防止している。

【００７８】ゴムクッションＧＣ２は、表示パネルＰＮ
Ｌの基板ＳＵＢ２と導光板ＧＬＢ上の反射シートＬＳと
の間に介在される。ゴムクッションＧＣ２の弾性を利用
して、金属製シールドケースＳＨＤを装置内部方向に押
し込むことによりシールドケースＳＨＤの側面に一体に
設けた固定用フックが下側ケースＭＣＡの側面に一体に
設けた固定用突起にひっかかり、また、シールドケース
ＳＨＤの側面に一体に設けた固定用爪が折り曲げられ、
下側ケースＭＣＡの側面に一体に設けた固定用凹部に挿
入されて、各固定用部材がストッパとして機能し、シー
ルドケースＳＨＤと下側ケースＭＣＡとが固定され、モ
ジュール全体が一体となってしっかりと保持され、他の
固定用部材が不要である。従って、組立が容易で製造コ
ストを低減できる。また、機械的強度が大きく、耐振動
衝撃性が高く、装置の信頼性を向上できる。なお、ゴム
クッションＧＣ１、ＧＣ２には、片側に粘着材が付いて
おり、フレキシブル基板ＦＰＣおよび基板ＳＵＢ１、Ｓ
ＵＢ２の所定個所に貼られる。

【００７９】《ゴムクッションＧＣ１の実装時の静電気
対策》図１５は、図１４のＧ部の拡大詳細平面図であ
る。

【００８０】図２２（ｂ）を用いて既に説明したよう
に、液晶表示素子の下面の表示に影響を与えない四方の
縁周囲には、薄く細長い形状の弾性体スペーサとしてゴ
ムクッションＧＣ１が設けられている。すなわち、液晶
表示素子端部の１枚板部における透明絶縁基板ＳＵＢ１
の下面と、導光板ＧＬＢや蛍光管ＬＰ（（ａ）図）等を
収納・保持するためのモールド成形品である下側ケース
ＭＣＡの上面との間には、ゴムクッションＧＣ１が介在
され、液晶表示素子、下側ケースＭＣＡ、金属製シール
ドケースＳＨＤ等の各部材がそれぞれ保持されるように
なっている。

【００８１】図１４に示すような、ドレイン線ＤＬの片
側のみが駆動用ＩＣと接続される、いわゆる片側引き出
しのフリップチップ方式の液晶表示素子においては、駆
動用ＩＣと接続されない側のドレイン線ＤＬの端部は、
基板ＳＵＢ１の切断線ＣＴ１を越え、その外側に形成さ
れたドレイン短絡配線ＳＨｄに接続されている。したが
って、切断線ＣＴ１での基板ＳＵＢ１切断後も、映像信
号線ＤＬは、基板ＳＵＢ１端部にまで存在する。なお、
従来、この駆動用ＩＣが実装されない側の映像信号線Ｄ
Ｌの端部は透明導電膜ｄ１がむき出し状態で、該端部上
には図２２（ｂ）に示したように、ゴムクッションＧＣ
１が接触している。したがって、ゴムクッションＧＣ１
を実装あるいは製品完成後に修理等のため再実装する場
合において、ゴムクッションＧＣを載せたり、あるいは
再実装や位置を直すためにはがすときに、ゴムクッショ
ンＧＣの帯電や基板ＳＵＢ１の電位状態により、静電気
が発生し、該液晶表示素子内に侵入し、液晶表示素子の
薄膜トランジスタのしきい値電圧がシフトするという不
良が発生した。

【００８２】このため、図２２（ｂ）に示す液晶表示素
子端部の１枚板部、すなわち、基板ＳＵＢ１端部におけ
る、ゴムクッションＧＣ１が接触する部分の透明絶縁基
板ＳＵＢ１の面上に存在する映像信号線ＤＬの透明導電
膜ｄ１の上に、図１５に示すように、保護膜（パッシベ
ーション膜）ＰＳＶ１が形成されている。保護膜ＰＳＶ
１は表示部の保護膜ＰＳＶ１と同時に形成し、例えばプ
ラズマＣＶＤ装置で形成した酸化シリコン膜や窒化シリ
コン膜で、０．６μｍ程度の膜厚で形成する。これによ
り、ゴムクッションＧＣと映像信号線ＤＬの透明導電膜
ｄ１とが直接接触しなくなり、かつ、保護膜ＰＳＶ１に
よる絶縁抵抗が生じるので、ゴムクッションＧＣ実装時
に静電気が発生し、映像信号線ＤＬに侵入するのを防止
でき、静電破壊を防止できる。なお、切断線ＣＴ１の箇
所でカッタを用いて切断するときに、切断線ＣＴ１の箇
所にも形成されている保護膜ＰＳＶ１にクラックが発生
しやすいが、該保護膜ＰＳＶ１にクラックが発生して
も、保護膜ＰＳＶ１は、表示領域に形成された保護膜Ｐ
ＳＶ１と分離して形成されているので、表示部の絶縁膜
にクラックが進行しない。保護膜ＰＳＶ１は、基板切断
前は、図１５に示すように、切断線ＣＴ１の外側のドレ
イン短絡配線ＳＨｄの上にまで延在して形成されてい
る。したがって、基板切断後は、保護膜ＰＳＶ１は、基
板ＳＵＢ１の端部まで存在するので、静電破壊防止に有
効であるとともに、映像信号線ＤＬの透明導電膜ｄ１の
耐電食性を向上できる。なお、静電破壊防止と耐電食性
の向上のためには、保護膜ＰＳＶ１は切断後の基板ＳＵ
Ｂ端部に存在させるために、カッタによるダイシング誤
差約３００μｍを考慮して、切断線ＣＴ１と形成する保
護膜ＰＳＶ１の位置を決める。なお、本例では、保護膜
ＰＳＶ１は、基板ＳＵＢ１端部一面に形成せず、映像信
号線ＤＬの透明導電膜ｄ１のパターンに沿ってそれより
少し大きめに形成されている。これにより、基板ＳＵＢ
１切断時に切断線ＣＴ１の箇所に存在する保護膜ＰＳＶ
１にクラックが発生、進行する率を低くできる。したが
って、耐電食性を向上できる。ただし、保護膜ＰＳＶ１
は、端部一面を被覆し、切断部のみ形成しない構成も考
えられ、特に本例のパターンに限定されない。なお、保
護膜ＰＳＶ１を設けたのと反対側の映像信号線ＤＬの端
部は、図１４に示したように、駆動用ＩＣと接続されて
いる。なお、図１５中、ＥＰＸは基板ＳＵＢ１、ＳＵＢ
２の接着強度の補強のためのエポキシ樹脂である（図１
３参照）。切断線ＣＴ１から上部基板ＳＵＢ２までの距
離は約１ｍｍである。

【００８３】《駆動用ＩＣチップずれ検知用不透明膜パ
ターン》図３は図２の要部（ドレイン入力側コーナー
部）の拡大詳細図、図４は図２の要部（ドレイン出力側
コーナー部）の拡大詳細図である。

【００８４】図２、３、４において、ＢＡＲは搭載後の
駆動用ＩＣの位置ずれ検知用パターンである。すなわ
ち、駆動用ＩＣのバンプＢＵＭＰと接続される配線ｄ１
および該バンプＢＵＭＰの近傍の基板ＳＵＢ１面上に、
該駆動用ＩＣの位置ずれ検知用の不透明膜を含むパター
ンＢＡＲが設けてある。この位置ずれ検知用パターンＢ
ＡＲは、図３、４に示されるように、前記《透明絶縁基
板ＳＵＢ１の製造方法》のところで述べたＩＴＯ膜から
なる導電膜ｄ１、Ｃｒからなる第２導電膜ｄ２、Ａｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等か
らなる第３導電膜ｄ３、保護膜ＰＳＶ１から構成されて
いる。すなわち、不透明な膜ｄ２、ｄ３を含む。また、
このパターンＢＡＲは、配線およびバンプＢＵＭＰと等
しいピッチで設けられている。なお、透明絶縁基板ＳＵ
Ｂ１面上に実装される駆動用ＩＣの金（Ａｕ）等からな
るバンプと接続される該基板ＳＵＢ１面上に形成された
配線は、従来、透明導電膜ｄ１単層で形成されている。
このため、駆動用ＩＣの実装後、駆動用ＩＣを搭載した
側と反対の透明絶縁基板面側から、該配線ｄ１に対する
駆動用ＩＣの実装位置ずれを判断するのが困難であった
が、本構造では、不透明膜を有するパターンＢＡＲを設
けたので、駆動用ＩＣの実装後、駆動用ＩＣを搭載した
側と反対の透明絶縁基板ＳＵＢ１面側から、目視によ
り、あるいは顕微鏡を用いて、該配線ｄ１に対する駆動
用ＩＣの実装位置ずれを容易に確認できる。したがっ
て、その結果、製造歩留りおよびスループットを向上で
きる。なお、パターンＢＡＲの最上層の保護膜ＰＳＶ１
は、導電膜ｄ２、ｄ３の電食を防止するために設けられ
ている。

【００８５】なお、位置ずれ検知用パターンＢＡＲは少
なくとも１層の不透明膜を含んでいればよく、前記導電
膜ｄ２、ｄ３の他、ｉ型非晶質Ｓｉ膜ＡＳ等の色の着い
た膜を使用してもよい。

【００８６】《複数種の駆動用ＩＣチップに対応》図２
に示す透明絶縁基板ＳＵＢ１では、異なる複数種の駆動
用ＩＣチップが実装できるように予め考慮されて、該駆
動用ＩＣの入力および出力バンプが接続される入力およ
び出力端子およびそれらの配線が該基板ＳＵＢ１上に配
置形成されている。図中の符号ＩＣ１、ＩＣ２は、ｘ方
向の幅が異なる２種の駆動用ＩＣが搭載される位置を示
す。すなわち、駆動用ＩＣの入力バンプが接続される入
力端子ＩＰおよびその配線には、異なる複数種のチップ
に対応するようダミーの入力端子およびその配線を含ま
せて設けられている。つまり、チップの種類によって所
定の信号あるいは電源が入力されるバンプの配置が異な
るが、複数種のチップのバンプ配置に対応できるように
入力端子および配線を予め設けておく。また、駆動用Ｉ
Ｃのバンプが接続される出力配線ＯＬが、該配線伸張方
向（図のｘ方向）の幅が異なる複数種の駆動用ＩＣが実
装できるように、それぞれ平行に所定の長さにわたって
形成されている。従来では、１種類の透明絶縁基板ＳＵ
Ｂ１に対して、駆動用ＩＣをそれぞれ１種類しか実装で
きなかった。したがって、駆動用ＩＣチップが入手でき
なくなった場合やその他の理由で、該チップの種類を変
更する場合は、該チップを搭載する該透明絶縁基板の配
線レイアウトを変更する必要があり、設計し直さなけれ
ばならず、製造コストが増加する問題があった。しか
し、図２に示す基板ＳＵＢ１では、異なる複数種のチッ
プが実装できるように、該チップのバンプが接続される
配線を基板ＳＵＢ１上に配置形成したので、複数種のチ
ップに対し、透明絶縁基板ＳＵＢ１が共用でき、チップ
を変更する場合も、透明絶縁基板ＳＵＢ１の変更が不要
である。したがって、製造コストを低減できる。

【００８７】《駆動用ＩＣと基板ＳＵＢ１との位置合わ
せマーク》図２に示す透明絶縁基板ＳＵＢ１の面上に
は、駆動用ＩＣが該基板ＳＵＢ１と重なる領域内、つま
り、符号ＩＣ１、ＩＣ２を付した点線の領域内の、該基
板ＳＵＢ１上に、駆動用ＩＣとの位置合わせマークＡＬ
Ｄが設けられている。また、駆動用ＩＣの基板ＳＵＢ１
との対向面に、図３に示すように、位置合わせマークＡ
ＬＤと対になる位置合わせマークとしてのダミーのバン
プＢＵＭＰが設けられ、該バンプＢＵＭＰは位置合わせ
マークＡＬＤよりも小さく、かつ、基板ＳＵＢ１上に駆
動用ＩＣを搭載したとき、位置合わせマークＡＬＤが、
該バンプＢＵＭＰを囲む形状をしている。位置合わせマ
ークＡＬＤは、図３から明らかなように、ＩＴＯ膜から
なる導電膜ｄ１、Ｃｒからなる第２導電膜ｄ２、Ａｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等か
らなる第３導電膜ｄ３、保護膜ＰＳＶ１から構成されて
いる（前記《透明絶縁基板ＳＵＢ１の製造方法》参
照）。第２導電膜ｄ２、第３導電膜ｄ３は不透明膜なの
で、識別が容易である。また、最上層の保護膜ＰＳＶ１
は、導電膜ｄ２、ｄ３の電食を防止するためのものであ
る。これにより、駆動用ＩＣを位置精度良く、基板ＳＵ
Ｂ１上の配線パターンに電気的に接続できる。

【００８８】また、符号ＡＬＣは透明絶縁基板ＳＵＢ１
の面上に、フレキシブル基板ＦＰＣが該基板ＳＵＢ１と
重なる領域内の、該基板ＳＵＢ１上に設けた、フレキシ
ブル基板ＦＰＣとの位置合わせマークである。なお、フ
レキシブル基板ＦＰＣの基板ＳＵＢ１との対向面には、
位置合わせマークＡＬＣと対になる位置合わせマーク
（図示省略）が設けられ、該マークは位置合わせマーク
ＡＬＣよりも大きく、ロの字形で、かつ、基板ＳＵＢ１
上にフレキシブル基板ＦＰＣを実装したとき、位置合わ
せマークＡＬＣを、該マークが囲む形状をしている。位
置合わせマークＡＬＣは、ゲート配線の材料として使用
されている不透明なアルミニウムＡｌ上に透明画素電極
の材料として使用されている透明なＩＴＯ膜を被覆させ
た正方形のパターンである。

【００８９】以下、駆動用ＩＣとフレキシブル基板ＦＰ
Ｃを透明絶縁基板ＳＵＢ１に搭載する製造工程、その製
造フローについて説明する。

【００９０】まず、異方性導電膜ＡＣＦ２（図１３参
照）を最初に一列に並んだ複数個の駆動用ＩＣ部分に貼
り付ける。例えば、各辺に並んだ複数の駆動用ＩＣに共
通して１個の細長い形状に加工したものを貼り付ける。

【００９１】次に、駆動用ＩＣをボンディングヘッドの
加圧面に真空吸着により保持し、合わせマークＡＬＤと
重なるはずの２箇所のバンプＢＵＭＰ（突起電極）の位
置を撮像カメラにて、所定の相対位置関係になるように
調整する。例えば、丁度片側のバンプＢＵＭＰの中心が
撮像面の中心になるようにそれぞれ位置合わせする。

【００９２】次に、透明絶縁基板ＳＵＢ１上の２箇所の
合わせマークＡＬＤの位置を撮像カメラにて、所定の相
対位置関係になるように調整する。例えば、合わせマー
クＡＬＤの中心が丁度撮像面の中心になるように位置合
わせする。

【００９３】したがって、２箇所のバンプＢＵＭＰと２
箇所の合わせマークＡＬＤの相対位置が決定されたこと
になる。

【００９４】次に、予め記憶されている合わせマークＡ
ＬＤとバンプＢＵＭＰとの相対位置座標を基に、ＸＹス
テージを移動し、合わせマークＡＬＤとバンプＢＵＭＰ
とを撮像面ＦＡＣＥの上方に配置し、位置検出を行な
う。通常は、ＸＹステージの機械的移動精度は、ボンデ
ィング精度より、はるかに良いため、位置補正はこの工
程では、行なわない。

【００９５】次に、駆動用ＩＣ毎に仮付けを行なう。

【００９６】次に、仮付けした状態で、上記バンプＢＵ
ＭＰと合わせマークＡＬＤとの合わせの再確認を行な
う。この工程で、位置不良と判断された場合は、まだ、
仮付けした状態のため、再度、ＸＹステージを微動し、
位置補正を行なう。

【００９７】次に、ボンディングヘッドをさらに下降さ
せ、複数の駆動用ＩＣを通常は１辺に並んだ複数の駆動
用ＩＣを透明絶縁基板ＳＵＢ１上に一括して加熱圧着
し、駆動用ＩＣのバンプＢＵＭＰと透明絶縁基板ＳＵＢ
１の配線パターンＤＴＭ（ＧＴＭ）、Ｔｄ（Ｔｇ）とを
異方性導電膜ＡＣＦ２により、電気的に接続する。

【００９８】次に、ボンディングヘッドＨＥＡＤを上昇
させ、駆動用ＩＣの搭載された液晶表示パネルを一旦ボ
ンディング工程から検査工程に移動する。

【００９９】次に、検査工程では、図示していない検査
用パッドからバンプＢＵＭＰの接続状態や駆動用ＩＣの
動作状態をテストする。何らかの不良が確認された場合
は、可能ならば、リペア作業を行なう。

【０１００】次に、異方性導電膜ＡＣＦ１（図１３参
照）を上記複数個の駆動用ＩＣへの入力配線パターン部
分に貼り付ける。例えば、各辺に並んだ複数の駆動用Ｉ
Ｃに共通して１個の細長い形状に加工したものを貼り付
ける。

【０１０１】次に、フレキシブル基板ＦＰＣの両端に開
けた開口孔を固定ピンに差し込んで、液晶パネルＰＮＬ
とフレキシブル基板ＦＰＣを粗に固定しておく。さら
に、合わせ精度を向上させるため、フレキシブル基板Ｆ
ＰＣに設けた合わせマーク（図示省略）と合わせマーク
ＡＬＣとを撮像面の上方にて、位置合わせ、位置補正を
行なう。

【０１０２】次に、仮付けした後、再度、位置確認す
る。

【０１０３】最後に、ボンディングヘッドをさらに下降
させ、フレキシブル基板ＦＰＣを透明絶縁基板ＳＵＢ１
上に加熱圧着し、フレキシブル基板ＦＰＣと透明絶縁基
板ＳＵＢ１の配線パターンＴｄ（Ｔｇ）とを異方性導電
膜ＡＣＦ１により、電気的に接続する。

【０１０４】《ドレイン出力側およびゲート入力側の端
子間の距離とバンプＢＵＭＰ間の距離との関係》ドレイ
ン出力側、すなわち、ドレイン駆動用ＩＣからの出力端
子ＤＴＭにおいて、図４に示すように、端子ＤＴＭ間の
距離Ｌ₂よりも、該端子ＤＴＭに接続されるバンプＢＵ
ＭＰ間の距離Ｌ₁が小さくなっている。例えば、Ｌ₁は２
０μｍ、Ｌ₂は３０μｍである。したがって、端子ＤＴ
Ｍの幅よりバンプＢＵＭＰの幅が広いので、駆動用ＩＣ
の位置ずれにより、端子ＤＴＭに対するバンプＢＵＭＰ
の位置ずれが生じても、バンプＢＵＭＰと端子ＤＴＭと
の接触面積が確保されるので、抵抗を低くできる。ま
た、端子ＤＴＭ間の距離Ｌ₂を大きくとることができ、
電食が生じやすい透明導電膜ｄ１からなる端子ＤＴＭの
電食を抑制できる。なお、バンプＢＵＭＰどうしは接近
しているが、バンプＢＵＭＰは電食が生じにくい金から
できているので、電食の問題はない。最近、液晶表示素
子の高精細化が進み、また、液晶表示モジュールの小型
化のため、本例のように、ドレイン駆動用ＩＣをそれぞ
れ液晶表示素子の片側のみに配置する片側引き出しの場
合は、駆動用ＩＣへの入力配線のピッチが非常に縮小化
されているので、端子の電食の問題は無視できず、本構
成は非常に有効である。このように、駆動用ＩＣと透明
絶縁基板ＳＵＢ１上の配線ＤＴＭ間の低抵抗化と、端子
ＤＴＭの耐電食性の向上を両立できる。

【０１０５】また、図１０に示すように、ゲート入力
側、すなわち、ゲート走査駆動用ＩＣへの入力端子Ｔｇ
において、端子Ｔｇ間の距離Ｌ₄よりも、該端子Ｔｇに
接続されるバンプＢＵＭＰ間の距離Ｌ₃が小さくなって
いる。例えば、Ｌ₃は２８０μｍ、Ｌ₄は３００μｍであ
る。したがって、上述のドレイン入力側と同様の理由に
より、駆動用ＩＣと透明絶縁基板ＳＵＢ１上の配線Ｔｇ
間の低抵抗化と、端子Ｔｇの耐電食性の向上を両立でき
る。大きい電圧がかかるため、電食が発生しやすいゲー
ト入力側の端子Ｔｇとドレイン出力側の端子ＤＴＭにこ
のような構成をとって耐電食性の向上を図っている。

【０１０６】なお、図１０において、端子Ｔｇ間に例示
される２個のバンプＢＵＭＰは、駆動用ＩＣチップの基
板ＳＵＢ１からのはがれ防止のために設けたダミーバン
プであり、該ダミーバンプも異方性導電膜ＡＣＦ２を介
して基板ＳＵＢ１上に接続される。また、バンプＢＵＭ
Ｐが接続される部分の近傍の端子Ｔｇ上には、低抵抗導
電膜ｄ２、ｄ３が形成され、この近傍で端子Ｔｇとバン
プＢＵＭＰとのコンタクトをとるレイアウトになってお
り、低抵抗化が図られている。

【０１０７】《ゲート端子ＧＴＭ間またはドレイン端子
ＤＴＭ間の抵抗体素子ＥＤ０、ＥＤ１、ＥＤ２による静
電気対策》図５は図４、図１５のＢ−Ｂ切断線における
断面図である。

【０１０８】図２に示す駆動用ＩＣの出力側の配線部分
であるドレイン端子ＤＴＭ間またはゲート端子ＧＴＭ間
には、図４、図１５、図８に示すように、絶縁膜ＧＩ、
非晶質半導体膜ＡＳ、半導体膜ｄ０、導電膜ｄ２、ｄ３
からなる抵抗体素子ＥＤ０〜２が接続されている。ま
た、その上は保護膜ＰＳＶ１で覆われている。なお、抵
抗体素子ＥＤ０〜２の絶縁膜ＧＩは薄膜トランジスタＴ
ＦＴのゲート絶縁膜の一部の絶縁膜ＧＩと同一層で同時
に形成される（図１８（Ｇ）の左側の図参照）。同様
に、半導体膜ＡＳは薄膜トランジスタＴＦＴのチャネル
形成用ｉ型非晶質Ｓｉ膜と、半導体膜ｄ０はＮ⁺型非晶
質Ｓｉ膜ｄ０と、導電膜ｄ２、ｄ３はソース、ドレイン
電極ＳＤ１、ＳＤ２形成用の導電膜ｄ２、ｄ３と同一層
で同時に形成される。なお、図４において、符号ＢＵＭ
Ｐは、ドレイン端子ＤＴＭにボンディングされる駆動用
ＩＣのバンプ（図１３の符号ＢＵＭＰ）である。

【０１０９】これにより、基板ＳＵＢ１上に、駆動用Ｉ
Ｃ毎に、ゲート線ＧＬまたはドレイン線ＤＬと接続され
たゲート端子ＧＴＭまたはドレイン端子ＤＴＭ間は、抵
抗体素子ＥＤ０〜２により接続されている。したがっ
て、スイッチング素子として形成した薄膜トランジスタ
のゲート・ドレイン間の抵抗よりも、抵抗体の負荷を小
さくすることができ、侵入した静電気が薄膜トランジス
タを破壊することなく、速やかに分散され、基板ＳＵＢ
１面上の配線形成後から駆動用ＩＣを搭載する前までの
工程において、静電気による影響を抑制できる。さら
に、抵抗体素子ＥＤ０〜２を光導電性のある半導体膜Ａ
Ｓを含んで構成し、かつ、駆動用ＩＣの近傍に形成する
ことにより、静電破壊防止のため、より抵抗を減少させ
ておきたいときは抵抗体素子ＥＤ０〜２に必要に応じて
光を照射して抵抗を減少させ、駆動用ＩＣ搭載後の検査
時や液晶表示素子完成後において抵抗減少を解除したい
ときは、駆動用ＩＣの搭載により抵抗体素子ＥＤ０〜２
がシリコン樹脂ＳＩＬ等で覆われ、光が照射されないの
で、抵抗減少が解除され、液晶表示素子の正常な動作を
復帰できる。

【０１１０】《ＴＦＴ基板製造とフレキシブル基板実装
までの製造フロー》つぎに、薄膜トランジスタを形成す
る側の基板（以下、ＴＦＴ基板と略称する）ＳＵＢ１の
製造フローについて説明する。

【０１１１】１．まず、図１６〜図１８を参照して前記
《透明絶縁基板ＳＵＢ１の製造方法》のところで説明し
たように、ＴＦＴ基板ＳＵＢ１を製造する（保護膜ＰＳ
Ｖ１まで）。

【０１１２】２．つぎに、保護膜（図１８（Ｇ）の符号
ＰＳＶ１）の上に、配向膜を印刷した後、この配向膜に
ラビング処理を施す。

【０１１３】３．つぎに、透明絶縁基板ＳＵＢ１、ＳＵ
Ｂ２のいずれか一方の基板面の縁周囲部にシール材を印
刷し、かつ、いずれか一方の基板面に両基板の間隔を規
定する小さな球状のビーズ等からなる多数個のスペーサ
を散布した後、２枚の基板ＳＵＢ１、ＳＵＢ２を重ね合
わせてシール材により貼り付け組み立てる。その後、基
板ＳＵＢ１の周辺部を切断する。

【０１１４】４．つぎに、シール材で囲まれた領域の両
基板ＳＵＢ１、ＳＵＢ２間に、シール材を一部設けてな
い液晶封入口から液晶を封入した後、封入口を樹脂等か
らなる封止材で封止する。

【０１１５】５．つぎに、検査用プローブを用いて点灯
検査を行い、ゲート線、ドレイン線の断線、短絡等の不
良を有するものについては修理を行なう。

【０１１６】６．点灯検査の結果、良品と判断されたも
のには異方性導電膜（図１３の符号ＡＣＦ２）を貼り付
ける。

【０１１７】７．つぎに、透明絶縁基板ＳＵＢ１上に、
異方性導電膜を介して駆動用ＩＣを仮付けした後、加熱
圧着し、搭載する（図１、図１３参照）。

【０１１８】８．つぎに、駆動用ＩＣを搭載した状態
で、検査用プローブを用いて点灯検査を行い、不良の駆
動用ＩＣは交換して再搭載する。

【０１１９】９．点灯検査の結果、良品と判断されたも
のには異方性導電膜（図１３の符号ＡＣＦ１）を貼り付
ける。

【０１２０】１０．つぎに、透明絶縁基板ＳＵＢ１上
に、異方性導電膜を介してフレキシブル基板（図１３の
符号ＦＰＣ）を実装する。

【０１２１】《駆動用ＩＣへの入力配線Ｔｇ》図１０は
ゲート走査駆動用ＩＣへの入力配線Ｔｇの拡大平面図で
ある。

【０１２２】駆動用ＩＣへの入力配線Ｔｇは、図１０に
示すように、透明絶縁基板ＳＵＢ１上に、下層から、ゲ
ート電極・ゲート線と同一工程で形成され、Ａｌ−Ｔ
ａ、Ａｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等の低抵抗金属から
なる第１導電膜ｇ１、表示部の透明画素電極と同一工程
で形成され、ＩＴＯ（インジウムチンオキサイド）膜
からなる導電膜ｄ１、薄膜トランジスタのソース・ドレ
イン電極と同一工程で形成され、Ｃｒ等の低抵抗金属か
らなる第２導電膜ｄ２、Ａｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ
−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等の低抵抗金属からなる第３
導電膜ｄ３から構成され、その上に電食防止のため、Ｓ
ｉＮ等からなる保護膜（パッシベーション膜）ＰＳＶ１
が設けられている。

【０１２３】図１０において、駆動用ＩＣが搭載される
位置を符号ＩＣを付した破線で示す。なお、符号ＢＰは
駆動用ＩＣのバンプＢＵＭＰ（図１３参照）がボンディ
ングされるバンプ接続部である。また、外部から駆動用
ＩＣへ信号、電源電圧を供給するフレキシブル基板（図
１３の符号ＦＰＣ）が接続、実装される位置（一端部）
を符号ＦＰＣを付した破線で示す。入力配線Ｔｇのフレ
キシブル基板の出力端子と接続される部分は、図１０の
破線ＦＰＣの左側（表示部と反対側）の部分である。

【０１２４】フレキシブル基板の出力端子と接続される
入力配線Ｔｇの部分において、第２導電膜ｄ２と第３導
電膜ｄ３とは、図１０に示すように、いわゆる、梯子形
に形成されている。また、保護膜ＰＳＶ１も梯子形の第
２、第３導電膜ｄ２、ｄ３に沿ってそれより少し大きめ
に梯子形に形成されている。すなわち、表面に露出した
梯子形の保護膜ＰＳＶ１の梯子の間は、透明導電膜ｄ１
が露出しており、この露出した透明導電膜ｄ１の一部は
面積が広く形成されており、この広い面積の部分を検査
用端子（パッド）とし、また、この露出した全ての透明
導電膜ｄ１とフレキシブル基板の出力端子とが直接接続
される。図１０から明らかなように、入力配線Ｔｇを構
成する各導電膜の寸法については、下層の第１導電膜ｇ
１は一番小さい寸法に、すなわち、一番内側に形成さ
れ、つぎに、上層の第２、第３導電膜ｄ２、ｄ３が２番
目の寸法に形成され（梯子の間は除く）、透明導電膜ｄ
１が一番大きい寸法に、すなわち、外側に形成されてい
る。図１０のバンプ接続部ＢＰは表面が露出した透明導
電膜ｄ１単層で構成されている。

【０１２５】なお、第１導電膜ｇ１と第２導電膜ｄ２と
はスルーホールＴＨ１、ＴＨ２、ＴＨ３を介して接続さ
れている。

【０１２６】また、図１０において、符号Ｐは端子（入
力配線Ｔｇ）ピッチ（約０．８〜１．３ｍｍ）、符号Ｇ
は端子ギャップ（間隔）（約０．６〜１．１ｍｍ）であ
る。

【０１２７】ここでは、フレキシブル基板と駆動用ＩＣ
とを接続する入力配線Ｔｇを、低抵抗金属からなる第１
導電膜ｇ１、第２、第３導電膜ｄ２、ｄ３を含んで構成
し、かつ、低抵抗金属とは接触抵抗の高い透明導電膜ｄ
１を介在する第１導電膜ｇ１と第２導電膜ｄ２とを、ス
ルーホールＴＨ１〜３を介して接続したので、入力配線
Ｔｇを低抵抗化でき、フレキシブル基板から駆動用ＩＣ
間の低抵抗化を実現できる。

【０１２８】また、第２導電膜ｄ２と第３導電膜ｄ３と
を梯子形に形成し、該梯子の間に、安定性が高く、汚
染、酸化されにくく、電食の生じにくい透明導電膜ｄ１
が露出され、この露出した広い面積を有する透明導電膜
ｄ１の部分で、フレキシブル基板の出力端子が接続され
るので、フレキシブル基板の端子との接触抵抗が低減
し、低抵抗化を実現できるとともに、フレキシブル基板
の縦方向あるいは横方向の位置ずれが生じたときでも、
安定した抵抗を得ることができる。

【０１２９】また、電食が進行しやすい低抵抗化のため
の梯子形の第２、第３導電膜ｄ２、ｄ３の上は、電食防
止のため、保護膜ＰＳＶ１で覆い、フレキシブル基板の
端子と接続する部分は、安定性が高く、汚染、酸化され
にくく、電食の生じにくい透明導電膜ｄ１を露出して構
成したので、フレキシブル基板と駆動用ＩＣとを接続す
る入力配線Ｔｇの耐電食性を向上できる。その結果、製
品の信頼性を向上できる。

【０１３０】さらに、フレキシブル基板の出力端子と接
続される入力配線Ｔｇの部分の第２、第３導電膜ｄ２、
ｄ３は一部を除去して梯子形に形成し、梯子の間は透明
導電膜ｄ１を露出させたので、前記《製造フロー》の
で説明したように、駆動用ＩＣ搭載後、フレキシブル基
板実装前に、透明導電膜ｄ１の露出部分に検査用プロー
ブを当て、点灯検査を行い、駆動用ＩＣの良否の判断を
行なうことができる。

【０１３１】なお、ドレイン側の入力配線（図２、図１
４の符号Ｔｄ）の構成も、図１０に示した入力配線Ｔｇ
と同様に形成してある。ただし、前述のように、入力配
線Ｔｄとドレイン短絡配線ＳＨｄとは接続されている。

【０１３２】また、図１０に示した梯子形を櫛形に形成
してもよい。ここで、第２、第３導電膜ｄ２、ｄ３から
なる梯子の支持部は１端子当り２本であり、隣接する入
力配線Ｔｄについて大きい面積を占める第２、第３導電
膜ｄ２、ｄ３が隣接するのに対し、櫛形にした場合は、
櫛の支持部は１端子当り１本であるので、櫛形の方が耐
電食性が高い利点がある。また、梯子形や櫛形の形状に
限らず、透明導電膜ｄ１の一部を除いて第２、第３導電
膜ｄ２、ｄ３で覆う構成にすれば、上記効果が得られ
る。また、梯子形や櫛形のこのような構成は、そのうち
の一部の端子に適用してもよい。また、第１導電膜ｇ
１、第２、第３導電膜ｄ２、ｄ３の前述の材料はあくま
で例示であり、また、第２、第３導電膜ｄ２、ｄ３を１
層のみで構成してもよい。また、第１導電膜ｇ１を設け
なくてもよい。

【０１３３】図１２は、折り曲げ可能な多層フレキシブ
ル基板ＦＰＣを液晶表示素子に折り曲げ実装する方法を
示す斜視図である。

【０１３４】フレキシブル基板ＦＰＣは多層構造、折り
曲げ可能で、図に示すように、液晶表示素子の下部透明
絶縁基板の端部上に、異方性導電膜（図１３の符号ＡＣ
Ｆ１参照）を介して電気的、機械的に接続され、フレキ
シブル基板ＦＰＣは矢印方向に折り曲げて実装される。

【０１３５】《ゲート走査駆動用ＩＣへの入力端子Ｔｇ
の配列による電食対策》図７はゲート走査駆動用ＩＣの
搭載部の透明絶縁基板ＳＵＢ１の要部平面図である。

【０１３６】図中、ゲート走査駆動用ＩＣへの入力端子
Ｔｇのうち、Ｔｇ０〜Ｔｇ１５の入力を示すと、図の上
からＴｇ０はダミーパターン、Ｔｇ１は＋１０Ｖの直流
電源電圧、Ｔｇ２は−１２Ｖの直流電源電圧、Ｔｇ３は
−１４Ｖの直流電源電圧、Ｔｇ４は＋５Ｖの直流電源電
圧、Ｔｇ５、Ｔｇ６、Ｔｇ７は＋５〜１０Ｖで電圧が変
化するクロック、Ｔｇ８は＋５Ｖの直流電源電圧、Ｔｇ
９は＋１０Ｖの直流電源電圧、Ｔｇ１０は＋５〜１０Ｖ
で電圧が変化するクロック、Ｔｇ１１は＋５Ｖの直流電
源電圧、Ｔｇ１２は−１４Ｖの直流電源電圧、Ｔｇ１３
は−１２Ｖの直流電源電圧、Ｔｇ１４は−１０Ｖの直流
電源電圧、Ｔｇ１５はダミーパターンである。

【０１３７】図７に示す構成では、ゲート走査駆動用Ｉ
Ｃのバンプと接続される透明絶縁基板ＳＵＢ１面上に設
けた入力端子Ｔｇ０〜Ｔｇ１５を、端子Ｔｇ間の直流の
電界強度が低くなるように、すなわち、端子Ｔｇ間の電
位差が小さくなるように考慮して配列形成してある。本
例では、Ｔｇ１とＴｇ２との電位差は２２Ｖ、Ｔｇ３と
Ｔｇ４との電位差は１９Ｖ、Ｔｇ８とＴｇ９との電位差
は５Ｖ、Ｔｇ９とＴｇ１０との電位差は５Ｖ、Ｔｇ１１
とＴｇ１２との電位差は１９Ｖと、直流の電位差が大き
く、これらの端子間の間隔（ギャップ）が広く取ってあ
る。これにより、端子Ｔｇ間で直流の電界強度が低減す
るので、電食が発生しにくくなり、耐電食性を向上でき
る。本例では、端子Ｔｇ１を除いて、概ね端子Ｔｇを直
流電圧の低→高→低の順に配列した。しかし、ゲートの
出力電圧は、図２１に示すように、ほとんどの期間がオ
フ状態であるため、約−１４〜−９Ｖの電圧が印加され
る。このため、より好ましい電圧配列としては、両端の
端子Ｔｇ１およびＴｇ１４の電圧は、駆動用ＩＣの短辺
下のゲート線ＧＬとの電食を防止するため、−１２Ｖあ
るいは−１４Ｖの最低電圧の直流電源電圧に設定し、以
下駆動用ＩＣの長辺の中央に向かい、例えば−１２Ｖ→
−１０Ｖ→＋５Ｖ→＋１０Ｖ、−１４Ｖ→−１２Ｖ→＋
５Ｖ→クロックとし、直流電圧を低→高→低の順に配列
するとよい。

【０１３８】また、低→高→低の順の場合に比較する
と、信頼性の点で若干不利であるが、直流電圧の低い
順、または高い順、あるいは高→低→高の順に配列して
もよい。この場合は、前述したように、端子間の間隔
（ギャップ）を必要に応じて広く取る必要がある。最
近、液晶表示素子の高精細化が進み、また、液晶表示モ
ジュールの小型化のため、ゲート走査あるいはドレイン
駆動用ＩＣをそれぞれ液晶表示素子の片側のみに配置す
る片側引き出し構造の採用により、駆動用ＩＣへの入力
端子のピッチが縮小化する傾向にあるので、端子の電食
の問題は無視できないレベルとなっている。例えば、ゲ
ート走査駆動用ＩＣ下のバンプと接続する入力端子ＩＰ
間の最小ピッチは約１００μｍ、最小間隔は約３０μｍ
となっており、仮に、この端子間に約２０Ｖの電圧がか
かるとすると、該端子間の電界強度は約０．６７Ｖ／μ
ｍとなり、非常に電食が発生しやすい。しかし、本例で
は、例えば端子Ｔｇ１とＴｇ２との間隔を約０．６６ｍ
ｍ以上とすることにより、端子間の電界強度を約０．０
３〜０．０２Ｖ／μｍと低減でき、耐電食性を向上でき
る。

【０１３９】なお、フレキシブル基板との接続側の端子
Ｔｇ部分は、水分等の外気にさらされる度合が入力端子
ＩＰに比べ、さらに高いため、より信頼性の高い設計が
必要である。つまり、図１０に示す入力端子Ｔｇのピッ
チＰおよび端子間の間隔Ｇは、１４端子すべてに均等な
ピッチＰおよび間隔Ｇを仮定しても、該端子間の電界強
度は約０．０３Ｖ／μｍ以下となるが、さらに、電界強
度を下げる必要がある。このため、本例では、さらに、
このフレキシブル基板との接続側の端子Ｔｇ部分も不均
等ピッチにし、電界強度は約０．０２Ｖ／μｍ以下にし
ている。

【０１４０】図１１は別の例の、ゲート走査駆動用ＩＣ
の搭載部の透明絶縁基板ＳＵＢ１の要部平面図である。

【０１４１】図１１に示す基板ＳＵＢ１上の端子Ｔｇに
ついても、上述のような耐電食性を考慮した配列になっ
ている。

【０１４２】《ゲート走査駆動用ＩＣの３方向引き出し
の出力配線ＧＴＭ》図７、図１１に示すように、ゲート
走査駆動用ＩＣの出力バンプＢＵＭＰと有効表示部ＡＲ
のゲート線ＧＬとを接続する出力配線ＧＴＭは、該ＩＣ
の１長辺および２短辺の３辺から引き出されている
（「３方向引き出し」と称される）。また、出力配線Ｇ
ＴＭは、そのＩＣ近傍に設けた検査用パッドＴＥＳＴ、
直線および斜め配線を介して有効表示部ＡＲのゲート線
ＧＬと接続されている。すなわち、ゲート走査駆動用Ｉ
Ｃの出力バンプＢＵＭＰの間隔よりも、有効表示部ＡＲ
のゲート線ＧＬの間隔の方が広いので、出力バンプＢＵ
ＭＰと有効表示部ＡＲとの間に、有効表示部ＡＲに向か
って広がる斜め配線を介して接続される。

【０１４３】検査用パッドＴＥＳＴは、ゲート断線検査
と点灯検査に使用され、ゲート断線検査用パッドと点灯
検査用パッドとを共用している。断線検査は、ゲート線
ＧＬ形成後、各ゲート線ＧＬが共通短絡された方のゲー
ト短絡配線ＳＨｇ（図１４参照）の側に、一方の検査用
プローブを当接し、各ゲート線ＧＬのそれぞれの検査用
パッドＴＥＳＴに他方の検査用プローブを順次当接する
ことによって、出力配線ＧＴＭを含めたゲート線ＧＬの
断線の有無を検査する。また、点灯検査は、液晶を両基
板間に封止した液晶セルの状態で、検査用パッドＴＥＳ
Ｔに検査用プローブを一括して当接し、点灯させること
より、出力配線を含めたゲート線ＧＬ、ドレイン線ＤＬ
の断線、短絡等の表示不良を検査する。

【０１４４】図１１に示す構成では、ゲート走査駆動用
ＩＣの３辺から引き出された各出力配線ＧＴＭの検査用
パッドは点灯検査用パッドＴＥＳＴＡとゲート断線検査
用パッドＴＥＳＴＢとからなる。検査用プローブは、出
力配線ＧＴＭの検査用パッドＴＥＳＴに対応して複数本
が千鳥配置されてなり、検査用パッドＴＥＳＴＡ、ＴＥ
ＳＴＢにそれぞれ一括して当接し、ゲート断線検査およ
び点灯検査する。点灯検査は、保護膜ＰＳＶ１形成後に
行なうため、検査用パッドＴＥＳＴＡ上に形成された保
護膜ＰＳＶ１は、点灯検査用プローブを当接するため、
千鳥配置状に開口されている。図１１の検査用パッドＴ
ＥＳＴＡ、ＴＥＳＴＢは、すべて該ＩＣの短辺と平行な
方向に、長辺方向に一列に揃えて配列形成され、その
後、斜め配線を介して有効表示部ＡＲと接続されてい
る。このため、出力配線の斜め配線領域が大きい。この
ため、図７に示す構成では、ゲート走査駆動用ＩＣの２
短辺から引き出された出力配線ＧＴＭのゲート断線検査
用と点灯検査用とを共用させた検査用パッドＴＥＳＴ
を、有効表示部ＡＲと反対側、すなわち、図の左側にシ
フトさせている。さらに具体的に言うと、該ＩＣの２短
辺から出力配線ＧＴＭが該各短辺と垂直に引き出され
て、該各短辺と平行に配置された検査用パッドＴＥＳＴ
と接続され、該検査用パッドＴＥＳＴから斜め配線が有
効表示部ＡＲに向かって広がって伸びている。これによ
り、斜め配線の角度θ１が図１１のθ２よりも大きくと
れ、斜め配線領域を縮小できる。または出力配線ＧＴＭ
の間隔ＬＬ１を図１１のＬＬ２よりも大きくできる。さ
らに、上記のように断線検査用パッドと点灯検査用パッ
ドとを共用化することにより、斜め配線が長くとれ、し
たがって、斜め配線領域を縮小でき、または出力配線Ｇ
ＴＭの間隔を大きくできる。その結果、液晶表示素子お
よび液晶表示モジュールの外形寸法縮小、有効表示部領
域の拡大に有効である。また、出力配線ＧＴＭの間隔を
大きくできるので、耐電食性を向上できる。

【０１４５】《ドレイン側出力配線》図６（Ａ）は、ド
レイン側の出力配線の一例を示す平面図である。

【０１４６】ドレイン側の出力配線には、ドレイン線
（映像信号線）ＤＬに印加するドレイン電圧として、１
水平期間の約２６μｓｅｃ毎に約０〜３Ｖの間で、レベ
ル変化する電圧が加わる。例えば、有効表示部ＡＲ内の
ドレイン線ＤＬの抵抗値Ｒは約８．８ｋΩで、また、液
晶表示パネルとして、ドレイン線ＤＬに負荷される容量
の総合値Ｃは約５５ｐＦである。このため、ＲＣ定数に
よる約０．４μｓｅｃの波形歪を生じる。さらに、上記
したように、幅３０μｍを仮定しても、抵抗差１ｋΩか
らの波形歪増加分は、約０．１μｓｅｃであり、この程
度のドレイン波形の立上り遅れは、ゲート波形の立上り
を適当な関係でシフトさせ、遅らせる手段で、表示への
悪影響をほぼ防ぐこともできる。一方、ゲート波形の立
上り歪の量は、そのまま、書き込み時間の減少につなが
る。従って、ゲート側に比べ、ドレイン側の出力配線に
は、比較的配線抵抗のバラツキに裕度をとれ、信頼性を
重視した配線方法を採用することにした。

【０１４７】まず、本例では、シ−ル部ＳＬから有効表
示部（有効画素エリア）ＡＲまでの距離は約２．２ｍｍ
であるが、この間の配線抵抗は、低抵抗材料からなる配
線層ｄ２、ｄ３を使用し、特性上抵抗を無視できる値と
なっている。すなわち、例えば、配線層ｄ３の膜厚を４
０００Åとすると、Ａｌ−Ｐｄでは、抵抗率０．１Ω／
□程度、Ａｌ−Ｔａ−Ｔｉでは、抵抗率０．２Ω／□程
度、Ａｌ−Ｔａでは、抵抗率０．５Ω／□程度であるた
め、配線幅３０μｍを仮定しても、５０Ω以下となる。

【０１４８】なお、図６（Ｂ）は、図６（Ａ）のＦ−Ｆ
切断線における断面図であるが、有効表示部ＡＲのドレ
イン線ＤＬと出力配線の繋ぎ部分は、Ｎ⁺型非晶質Ｓｉ
膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩを透明
導電膜ｄ１との間に介在させ、テーパ状の断面形状とす
ることで、直接接続させた場合の透明導電膜ｄ１の段差
による出力配線ｄ２、ｄ３の断線を防止している。

【０１４９】次に、シール部の外側では、信頼性上比較
的安定な透明導電膜ｄ１のみを使用して配線する。

【０１５０】透明導電膜ＩＴＯによる配線は、アルミニ
ウムＡｌ材料層を含む低抵抗配線に比べ、電気分解しに
くいことが実験で分かっている。例えば、加速実験によ
ると、保護膜ＰＳＶ１無しで、２電極端子間を特定の距
離離し、純水を滴下し、電源周波数１５．６ｋＨｚ、４
Ｖピーク電圧の交流を印加した場合において、透明導電
膜ＩＴＯによる配線では、９０分以上問題無く、電食が
発生しなかったが、アルミニウムＡｌ材料層を含む配線
を透明導電膜ＩＴＯ配線の上に形成した２層配線では、
５０分経過後、電食が生じた。

【０１５１】本例では、駆動用ＩＣのバンプＢＵＭＰ位
置の関係で、出力配線を駆動用ＩＣの３方向から延在さ
せている。

【０１５２】さらに、上記透明導電膜ＩＴＯによる配線
は、保護膜ＰＳＶ１で被覆することで、耐電食性を向上
させている。

【０１５３】さらに、本例では、検査用パッドＴＥＳＴ
は、有効表示部ＡＲに対し、対向する位置で、かつ、シ
ール部ＳＬ内側に設け、保護膜ＰＳＶ１に孔を開ける。
このため、最上層が透明導電膜ｄ１となっているため、
検査用パッドＴＥＳＴにプローバ針が接触しても、金属
フレークが発生せず、配線間のショート不良や検査用パ
ッドＴＥＳＴからの断線が生じることは無い。

【０１５４】《ゲート側出力配線》次に、図９はゲート
側の出力配線の一例を示す平面図である。

【０１５５】ゲート側の出力配線には、例えば、ゲート
線ＧＬに印加するゲート電圧として、１水平期間の約２
６μｓｅｃの間は、ゲートオン時のパルスとして、約１
０Ｖの電圧を加え、残りのゲートオフ時の間（約１６ｍ
ｓｅｃ）は、ゲートオフ電圧（約−１４〜−９Ｖ）を加
える。

【０１５６】しかし、有効表示部ＡＲ内のゲート線ＧＬ
の抵抗値Ｒは例えば約１２ｋΩで、また、液晶表示パネ
ルとして、ゲート線ＧＬに負荷される容量の総合値Ｃは
約２７０ｐＦである。このため、ＲＣ定数による約３．
２μｓｅｃの波形歪を生じる。このゲート波形の立上り
歪の量は、そのまま、書き込み時間の減少につながる。
従って、ゲート側では、配線抵抗のバラツキを小さくす
るだけでなく、出力配線抵抗自体を小さくする必要が生
じた。

【０１５７】本例では、できる限り、アルミニウムを含
むゲート配線層ｇ１をシールＳＬ外側まで延長し、抵抗
を下げ、さらに、駆動用ＩＣ周辺でも、アルミニウムを
含むゲート配線層ｇ１を透明導電膜ｄ１の下に配置し、
スルーホールＴＨにて、ドレイン配線層ｄ２、ｄ３とゲ
ート配線層ｇ１とを接続させ、抵抗を下げる。

【０１５８】Ｄ−Ｄ出力配線部で、バンプＢＵＭＰから
有効表示部ＡＲまでの距離は約５．５ｍｍ、Ｂ−Ｂ出力
配線部で、約１０ｍｍであるが、この間の配線抵抗は、
図９に示す様に、低抵抗材料である配線層ｇ１、ｄ２、
ｄ３を使用し、特性上抵抗を無視できる値となってい
る。

【０１５９】駆動用ＩＣ周辺の長辺側の出力配線幅は、
約６０μｍ、短辺側の出力配線幅は、約７５μｍとし
た。なお、陽極化成されるのは、陽極化成ラインＡＯの
右側であり、左側は、Ａｌ−Ｔａ、Ａｌ−Ｔａ−Ｔｉ等
のアルミニウムを含むゲート配線層ｇ１が存在する。こ
のため、この部分の配線は１０〜１５μｍ程度の細線化
を行ない、ホイスカの発生する確立を減少させている。

【０１６０】さらに、本例では、検査用パッドＴＥＳＴ
は、アルミニウムを含むゲート配線層ｇ１の上層を透明
導電膜ｄ１で覆い、検査用パッドＴＥＳＴにプローバ針
が接触しても、金属フレークが発生せず、配線間のショ
ート不良や検査用パッドＴＥＳＴからの断線が生じるこ
とは無い。

【０１６１】なお、本例の構成の配線方法は、高密度配
線には適するが、電食という信頼性に対しては、アルミ
ニウムを含む配線の上を保護膜ＰＳＶ１で被覆すること
は、前例同様必要であるが、さらに、用途的に高信頼性
を要求する場合は、シリコーン樹脂ＳＩＬにて、多重に
保護することも必要となる。

【０１６２】《液晶表示素子の１枚板部の面積縮小》液
晶表示素子およびこれを内蔵する液晶表示モジュールの
外形寸法の縮小と、有効表示部領域の拡大のため、図１
３に示す２枚の下部透明絶縁基板ＳＵＢ１および上部透
明絶縁基板ＳＵＢ２を重ね合わせて成るフリップチップ
方式の液晶表示素子では、ゲート走査駆動あるいはドレ
イン駆動用ＩＣが実装される下部基板ＳＵＢ１の１枚板
部の面積を減らすため、駆動用ＩＣチップをできる限り
上部基板ＳＵＢ２に近付け、かつ、１枚板部の幅を縮小
する必要がある。

【０１６３】このため、本例では、駆動用ＩＣの実装、
該駆動用ＩＣチップの不良や位置ずれが生じた場合の交
換、再実装、および駆動用ＩＣ実装後でフレキシブル基
板を実装する前の点灯検査等を十分考慮した結果、図１
３において、下部基板ＳＵＢ１の１枚板部の幅（すなわ
ち、下部基板ＳＵＢ１の１枚板部の端部から上部基板Ｓ
ＵＢ２の端部までの距離）ＤＩ（寸法ＤＩ１〜ＤＩ４の
合計）が５．５ｍｍ以下、駆動用ＩＣの幅ＤＩ３が２．
０ｍｍ以下、上部基板ＳＵＢ２の端部から駆動用ＩＣま
での距離ＤＩ４が０．９ｍｍ以上、フレキシブル基板Ｆ
ＰＣの下部基板ＳＵＢ１面上に載置される部分の長さＤ
Ｉ１が１．５ｍｍ以上、下部基板ＳＵＢ１面上に載置さ
れた方のフレキシブル基板ＦＰＣの端部と駆動用ＩＣま
での距離ＤＩ２が０．５ｍｍ以上とした。より詳細に
は、例えば、ゲート走査駆動用ＩＣの搭載側では、ＩＣ
の幅ＤＩ３が１．８４ｍｍ、１枚板部の幅ＤＩが５．３
４ｍｍ、ドレイン駆動用ＩＣの搭載側では、ＩＣの幅Ｄ
Ｉ３が２．０ｍｍ、１枚板部の幅ＤＩが５．４８ｍｍで
ある。また、下部基板ＳＵＢ１の１枚板部の端部の上面
および側面が０．２５ｍｍずつ角がコーナーカットされ
ている（Ｃ０．２５）。

【０１６４】以下、各寸法ＤＩ、ＤＩ１〜ＤＩ４の根拠
について述べるが、まず、上部基板ＳＵＢ２の端部から
駆動用ＩＣまでの距離ＤＩ４が０．９ｍｍ以上という寸
法について説明する。前述のように、異方性導電膜ＡＣ
Ｆ２を介して、ＩＣチップを基板ＳＵＢ１面上に実装す
る際、使用するボンディングヘッドは該チップの圧着と
加熱を行なうため、チップよりも大きな面積が必要であ
り、例えば幅２．７〜３ｍｍ、長さ２０ｍｍのものを使
用する。駆動用ＩＣチップの高さよりも上部基板ＳＵＢ
２の高さの方が高いので（例えばＩＣの厚さが０．５５
ｍｍ、基板ＳＵＢ２の厚さ０．７ｍｍ）、駆動用ＩＣチ
ップの位置が上部基板ＳＵＢ２に近過ぎると、チップの
実装時、ボンディングヘッドが上部基板ＳＵＢ２の上面
に当って実装できなくなる。なお、実装したチップが不
良品であった場合のチップの交換、あるいはチップに実
装位置ずれが生じた場合の再実装の際も、チップを外す
ときと実装するとき、ボンディングヘッドを使用する。
これらから、この寸法ＤＩ４はチップのダイシング誤差
（精度）、チップの圧着ヘッドの突出分誤差が考慮され
ている。すなわち、駆動用ＩＣチップのダイシング誤差
（０．３ｍｍ）＋圧着ヘッドの突出分誤差（０．６ｍ
ｍ）＝０．９ｍｍである。なお、チップの実装位置誤差
は±１０μｍと小さいので考慮しない。

【０１６５】また、フレキシブル基板ＦＰＣの下部基板
ＳＵＢ１面上に載置される部分の長さＤＩ１が１．５ｍ
ｍ以上という寸法については、透明ガラス基板ＳＵＢ１
の切断誤差（０．３ｍｍ）＋透明ガラス基板ＳＵＢ１の
コーナーカット分（０．２５ｍｍ）＋フレキシブル基板
ＦＰＣの接続強度を考慮した有効圧着幅（０．９５ｍ
ｍ）＝１．５ｍｍである。

【０１６６】また、フレキシブル基板ＦＰＣの端部と駆
動用ＩＣまでの距離ＤＩ２が０．５ｍｍ以上という寸法
については、駆動用ＩＣチップのダイシング誤差（０．
３ｍｍ）＋フレキシブル基板ＦＰＣのベースフィルムＢ
ＦＩの外形寸法誤差（０．２ｍｍ）＝０．５ｍｍであ
る。

【０１６７】上記のように各寸法ＤＩ、ＤＩ１〜ＤＩ４
を設定することにより、駆動用ＩＣチップの位置をでき
る限り上部基板ＳＵＢ２に近付け、かつ、下部基板ＳＵ
Ｂ１の１枚板部の幅を縮小することができ、駆動用ＩＣ
が実装される下部基板ＳＵＢ１の１枚板部の面積を減ら
すことができる。したがって、液晶表示素子および液晶
表示モジュールの外形寸法の縮小と有効表示部領域の拡
大を図ることができる。

【０１６８】《液晶表示モジュールＭＤＬを実装した情
報機器》図２３は、液晶表示モジュールＭＤＬを実装し
たノートブック型のパソコンあるいはワープロの斜視図
である。

【０１６９】駆動ＩＣの液晶パネルＰＮＬ上へのＣＯＧ
実装と外周部のドレインおよびゲートドライバ用周辺回
路としての多層フレキシブル基板に折り曲げ実装を採用
することで、従来に比べ大幅に外形サイズ縮小ができ
る。本例では、片側実装されたドレインドライバ用周辺
回路を情報機器のヒンジ上方の表示部の上側に配置でき
るため、コンパクトな実装が可能となった。

【０１７０】情報機器からの信号は、まず、図では、左
側のインターフェイス基板ＰＣＢのほぼ中央に位置する
コネクタから表示制御集積回路素子（ＴＣＯＮ）へ行
き、ここでデータ変換された表示データが、ドレインド
ライバ用周辺回路へ流れる。このように、フリップチッ
プ方式と多層フレキシブル基板とを使用することで、情
報機器の横幅の外形の制約が解消でき、小型で低消費電
力の情報機器を提供できた。

【０１７１】以上本発明を実施例に基づいて具体的に説
明したが、本発明は、上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることは勿論である。

【０１７２】

【発明の効果】以上説明したように、本発明によれば、
複数種のチップに対し、透明絶縁基板が共用でき、チッ
プを変更する場合も、透明絶縁基板の変更が不要であ
り、したがって、製造コストを低減できる。また、スイ
ッチング素子を形成する側の基板の配線形成後から駆動
用ＩＣを搭載する前までの工程において、静電気対策を
行い、生産性を向上し、製造コストを低減できる。さら
に、駆動用ＩＣを位置精度良く、透明絶縁基板上に搭載
できる。

【図面の簡単な説明】

【図１】液晶表示素子の透明絶縁基板ＳＵＢ１上に駆動
用ＩＣを搭載した様子を示す平面図である。

【図２】透明絶縁基板ＳＵＢ１のドレイン駆動用ＩＣの
搭載部周辺と、該基板の切断線ＣＴ１付近の要部平面図
である。

【図３】図２の要部（ドレイン入力側コーナー部）の拡
大詳細図である。

【図４】図２の要部（ドレイン出力側コーナー部）の拡
大詳細図である。

【図５】図４、図１５のＢ−Ｂ切断線における断面図で
ある。

【図６】（Ａ）はドレイン側の出力配線の一例を示す平
面図、（Ｂ）は（Ａ）のＦ−Ｆ切断線における断面図で
ある。

【図７】ゲート走査駆動用ＩＣの搭載部の透明絶縁基板
ＳＵＢ１の要部平面図である。

【図８】ゲート走査駆動用ＩＣ搭載部の端部の拡大詳細
平面図である。

【図９】ゲート側の出力配線の一例を示す平面図であ
る。

【図１０】ゲート走査駆動用ＩＣへの入力配線Ｔｇの拡
大平面図である。

【図１１】ゲート走査駆動用ＩＣの搭載部の図７とは他
の例の透明絶縁基板ＳＵＢ１の要部平面図である。

【図１２】折り曲げ可能な多層フレキシブル基板ＦＰＣ
を液晶表示素子に折り曲げ実装する方法を示す斜視図で
ある。

【図１３】図１のＡ−Ａ切断線における断面図である。

【図１４】切断線ＣＴ１における切断前の、表面加工す
る過程における下部透明絶縁基板ＳＵＢ１の全体平面図
である。

【図１５】図１４のＦ部の拡大詳細平面図である。

【図１６】基板ＳＵＢ１側の工程Ａ〜Ｃの製造工程を示
す画素部とゲ−ト端子部の断面図のフロ−チャ−トであ
る。

【図１７】基板ＳＵＢ１側の工程Ｄ〜Ｅの製造工程を示
す画素部とゲ−ト端子部の断面図のフロ−チャ−トであ
る。

【図１８】基板ＳＵＢ１側の工程Ｆ〜Ｇの製造工程を示
す画素部とゲ−ト端子部の断面図のフロ−チャ−トであ
る。

【図１９】液晶表示パネルとその周辺に配置された回路
を示すブロック図である。

【図２０】表示制制御装置からゲートおよびドレインド
ライバへの表示用データとクロック信号の流れを示す図
である。

【図２１】ＴＦＴ液晶表示モジュールにおける、コモン
電極に印加されるコモン電圧、ドレイン電極に印加され
るドレイン電圧、ゲート電極に印加されるゲート電圧の
レベルおよびその波形を示す図である。

【図２２】（ａ）、（ｂ）はそれぞれ液晶表示モジュー
ルの要部断面図である。

【図２３】液晶表示モジュールを実装したノートブック
型のパソコンあるいはワープロの斜視図である。

【符号の説明】

ＩＣ１、ＩＣ２…２種類の駆動用ＩＣの搭載位置、ＳＵ
Ｂ１…透明絶縁基板、Ｔｄ…入力配線、ＤＴＭ…出力配
線、ＳＨｃ…駆動ＩＣ毎の短絡配線、Ｃ１…短絡切断
線、ＡＬＤ…駆動用ＩＣとの位置合わせマーク。

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐藤幸宏千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内 (72)発明者川村英夫千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】液晶層を介して重ね合わせた２枚の透明絶
縁基板の一方の前記基板面上に、駆動用ＩＣを搭載した
フリップチップ方式の液晶表示素子を有する液晶表示装
置において、異なる複数種の前記駆動用ＩＣが実装でき
るように、前記駆動用ＩＣのバンプが接続される配線を
前記基板上に配置形成したことを特徴とする液晶表示装
置。
【請求項２】前記駆動用ＩＣの入力バンプが接続される
ダミーの入力端子およびその配線を設けたことを特徴と
する請求項１記載の液晶表示装置。
【請求項３】前記駆動用ＩＣのバンプが接続される入力
配線、出力配線の少なくとも一方を、該配線伸張方向の
幅が異なる複数種の前記駆動用ＩＣが実装できるよう
に、それぞれ平行に所定の長さにわたって形成したこと
を特徴とする請求項１記載の液晶表示装置。
【請求項４】液晶層を介して重ね合わせた２枚の透明絶
縁基板のうち、第１の前記透明絶縁基板の前記液晶層側
の面上に、複数本の走査信号線と、これと絶縁膜を介し
て交差する複数本の映像信号線とをそれぞれ並設し、前
記走査信号線と前記映像信号線との各交点近傍にスイッ
チング素子を設け、かつ、同一基板面上に駆動用ＩＣを
搭載したフリップチップ方式の液晶表示素子を有する液
晶表示装置において、少なくとも前記駆動用ＩＣが搭載
される領域の前記基板面上に、該駆動用ＩＣにおける前
記映像信号線または前記走査信号線とを短絡する短絡配
線を設けたことを特徴とする液晶表示装置。
【請求項５】前記駆動用ＩＣにおける前記映像信号線ま
たは前記走査信号線が１本置きに、前記短絡配線に接続
されていることを特徴とする請求項４記載の液晶表示装
置。
【請求項６】前記駆動用ＩＣにおける前記映像信号線ま
たは前記走査信号線が１本置きに前記短絡配線に接続さ
れ、１本置きに前記駆動用ＩＣ搭載側と反対側の前記基
板の切断線の外側に設けた共通短絡配線に接続されてい
ることを特徴とする請求項４記載の液晶表示装置。
【請求項７】前記駆動用ＩＣにおける前記映像信号線ま
たは前記走査信号線とを短絡する短絡配線が、該駆動用
ＩＣへの入力配線を介して、前記基板の切断線の外側に
設けた共通短絡配線に接続されていることを特徴とする
請求項４記載の液晶表示装置。
【請求項８】前記駆動用ＩＣの１辺側のみから前記映像
信号線または前記走査信号線が出力し、前記短絡配線と
前記映像信号線または前記走査信号線とを短絡解除する
切断線が、前記映像信号線または前記走査信号線を横切
る１本の線であることを特徴とする請求項４記載の液晶
表示装置。
【請求項９】液晶層を介して重ね合わせた２枚の透明絶
縁基板の一方の前記基板面上に、駆動用ＩＣを搭載した
フリップチップ方式の液晶表示素子を有する液晶表示装
置において、前記駆動用ＩＣが前記基板と重なる領域内
の該基板上に、前記駆動用ＩＣとの第１の位置合わせマ
ークを設けたことを特徴とするフリップチップ方式の液
晶表示装置。
【請求項１０】前記基板との前記駆動用ＩＣの対向面
に、前記第１の位置合わせマークと対になる第２の位置
合わせマークが設けられ、該第２の位置合わせマークが
前記第１の位置合わせマークよりも小さく、かつ、前記
基板上に前記駆動用ＩＣを搭載したとき、前記第１の位
置合わせマークが、前記第２の位置合わせマークを囲む
形状をしていることを特徴とする請求項９記載の液晶表
示装置。