JPH0964226A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JPH0964226A JPH0964226A JP21373395A JP21373395A JPH0964226A JP H0964226 A JPH0964226 A JP H0964226A JP 21373395 A JP21373395 A JP 21373395A JP 21373395 A JP21373395 A JP 21373395A JP H0964226 A JPH0964226 A JP H0964226A
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- Japan
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- wiring board
- cavity
- semiconductor chip
- resin
- semiconductor package
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 多ピン化や狭ピッチ化した半導体チップを含
む低コストで、かつ小形化など図られた半導体パッケー
ジの提供。 【解決手段】 側壁面が階段型の半導体チップ実装用キ
ャビティ11を少なくとも１個有し、かつキャビティ11の
段部に被接続端子12が配置された配線基板10と、前記配
線基板10のキャビティ11内に埋没的に実装された半導体
チップ13と、前記半導体チップ13の入出力パッドを対応
する被接続端子12に接続するボンディングワイヤ14と、
前記キャビティ11が形設された配線基板10面を超えない
で半導体チップ13およびボンディングワイヤ14をモール
ド封止する樹脂封止層15と、前記樹脂封止15された配線
基板10面側に導出された I/Oリード16とを備えているこ
とを特徴とする半導体パッケージである。
む低コストで、かつ小形化など図られた半導体パッケー
ジの提供。 【解決手段】 側壁面が階段型の半導体チップ実装用キ
ャビティ11を少なくとも１個有し、かつキャビティ11の
段部に被接続端子12が配置された配線基板10と、前記配
線基板10のキャビティ11内に埋没的に実装された半導体
チップ13と、前記半導体チップ13の入出力パッドを対応
する被接続端子12に接続するボンディングワイヤ14と、
前記キャビティ11が形設された配線基板10面を超えない
で半導体チップ13およびボンディングワイヤ14をモール
ド封止する樹脂封止層15と、前記樹脂封止15された配線
基板10面側に導出された I/Oリード16とを備えているこ
とを特徴とする半導体パッケージである。
Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージに
係り、さらに詳しくは民生用に適する多ピン狭ピッチ型
の半導体チップを搭載封止した構成の半導体パッケージ
に関する。
係り、さらに詳しくは民生用に適する多ピン狭ピッチ型
の半導体チップを搭載封止した構成の半導体パッケージ
に関する。
【０００２】
【従来の技術】電子機器類の小形化、もしくは回路機構
のコンパクト化などを目的として、セラミック配線基板
面に、半導体チップを搭載・実装し、さらにキャップ封
止もしくは溶融樹脂の滴下，硬化によって被覆・封止し
た半導体パッケージは、広く実用に供されている。ま
た、 CPUなど多ピン型の高パワーな半導体パッケージ
（半導体装置）においては、半導体チップの入出力パッ
ドの多数化，狭ピッチ化に伴って、配線基板側との接続
を行い易くするため、配線基板面にキャビティーを設
け、このキャビティーに半導体チップを実装する構成を
採っている。すなわち、半導体チップの入出力パッドが
狭ピッチの場合は、半導体チップの厚みが影響し、良好
なボンディングを達成できないため、半導体チップの入
出力パッドを配線基板の端子とほぼ同一平面化して、ワ
イヤボンディングし易くしている。
のコンパクト化などを目的として、セラミック配線基板
面に、半導体チップを搭載・実装し、さらにキャップ封
止もしくは溶融樹脂の滴下，硬化によって被覆・封止し
た半導体パッケージは、広く実用に供されている。ま
た、 CPUなど多ピン型の高パワーな半導体パッケージ
（半導体装置）においては、半導体チップの入出力パッ
ドの多数化，狭ピッチ化に伴って、配線基板側との接続
を行い易くするため、配線基板面にキャビティーを設
け、このキャビティーに半導体チップを実装する構成を
採っている。すなわち、半導体チップの入出力パッドが
狭ピッチの場合は、半導体チップの厚みが影響し、良好
なボンディングを達成できないため、半導体チップの入
出力パッドを配線基板の端子とほぼ同一平面化して、ワ
イヤボンディングし易くしている。
【０００３】さらに、半導体チップの入出力パッドが多
ピン・狭ピッチの場合、配線基板を多層配線構造とし、
かつキャビティーを多段的（段付き）として、キャビテ
ィー内の各段部に端子を分散的に導出させることによっ
て、ワイヤボンディングをより行い易くした構造も知ら
れている。
ピン・狭ピッチの場合、配線基板を多層配線構造とし、
かつキャビティーを多段的（段付き）として、キャビテ
ィー内の各段部に端子を分散的に導出させることによっ
て、ワイヤボンディングをより行い易くした構造も知ら
れている。
【０００４】図４はこのような、半導体パッケージの構
造を断面的にそれぞ示したもので、１は半導体チップ２
を実装する領域に内壁面を階段型化したキャビティー３
が設けらた配線基板、たとえば多層型のセラミック配線
基板（樹脂系の配線基板でも可）である。また、この多
層型のセラミック配線基板１は、前記キャビティー３を
囲繞する形にシールリングパターン４、および所要の I
/Oリード５がそれぞれ設けられている。そして、前記キ
ャビティー３内に、所要の半導体チップ２がたとえばエ
ポキシ樹脂によりマウントされ、かつセラミック配線基
板１のキャビティー３の段部に設けられている被接続端
子６に、たとえばボンディングワイヤ７によって電気的
に接続されている。ここで、被接続端子６は、その一端
が所定の回路パターン（図示せず）に接続し、 I/Oリー
ド５を介して所要の電気的な動作を入出力する構成とな
っている。
造を断面的にそれぞ示したもので、１は半導体チップ２
を実装する領域に内壁面を階段型化したキャビティー３
が設けらた配線基板、たとえば多層型のセラミック配線
基板（樹脂系の配線基板でも可）である。また、この多
層型のセラミック配線基板１は、前記キャビティー３を
囲繞する形にシールリングパターン４、および所要の I
/Oリード５がそれぞれ設けられている。そして、前記キ
ャビティー３内に、所要の半導体チップ２がたとえばエ
ポキシ樹脂によりマウントされ、かつセラミック配線基
板１のキャビティー３の段部に設けられている被接続端
子６に、たとえばボンディングワイヤ７によって電気的
に接続されている。ここで、被接続端子６は、その一端
が所定の回路パターン（図示せず）に接続し、 I/Oリー
ド５を介して所要の電気的な動作を入出力する構成とな
っている。
【０００５】なお、図４において、８は前記多層型のセ
ラミック配線基板１面に搭載・実装された半導体チップ
２、被接続端子６およびボンディンクワイヤ７を含め、
シールリングパターン４に一端がAgろう付けされたウエ
ルドリング８を介してシームウエルド法などで一体的に
気密封止した封止体（キャップ）である。また、この半
導体パッケージの構成では、半導体チップ２の多ピン化
ないし狭ピッチ化に対応して、被接続端子６の位置を交
互にずらして、互いに隣接するワイヤボンディング７同
士の接触を防止したり、あるいは接続作業を行い易くし
ている。
ラミック配線基板１面に搭載・実装された半導体チップ
２、被接続端子６およびボンディンクワイヤ７を含め、
シールリングパターン４に一端がAgろう付けされたウエ
ルドリング８を介してシームウエルド法などで一体的に
気密封止した封止体（キャップ）である。また、この半
導体パッケージの構成では、半導体チップ２の多ピン化
ないし狭ピッチ化に対応して、被接続端子６の位置を交
互にずらして、互いに隣接するワイヤボンディング７同
士の接触を防止したり、あるいは接続作業を行い易くし
ている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体パッケージの場合は、次のような不都合な問題が
ある。たとえば、封止用樹脂を半導体チップ実装領域
に、溶融状態で滴下した後、硬化もしくは固化させて樹
脂封止した構成の場合は、製造・操作やコスト面で有利
であるが、樹脂封止層を一定の厚さに制御することが困
難で、ときには凹凸面を呈しているため、樹脂封止層を
被実装基板面に対接させる形態を採ると、前記表面凹凸
に伴いその分のスペースを要することになり、実装部品
に適さないことが起こるし、こうした意味で、歩留まり
の問題もある。一方、前記図４に図示した構成の半導体
パッケージの場合は、薄型化の点で制約があるだけでな
く、煩雑な製造・操作などを伴うので、たとえば民生用
の回路装置用などとして、コスト的な問題が提起されて
いる。
半導体パッケージの場合は、次のような不都合な問題が
ある。たとえば、封止用樹脂を半導体チップ実装領域
に、溶融状態で滴下した後、硬化もしくは固化させて樹
脂封止した構成の場合は、製造・操作やコスト面で有利
であるが、樹脂封止層を一定の厚さに制御することが困
難で、ときには凹凸面を呈しているため、樹脂封止層を
被実装基板面に対接させる形態を採ると、前記表面凹凸
に伴いその分のスペースを要することになり、実装部品
に適さないことが起こるし、こうした意味で、歩留まり
の問題もある。一方、前記図４に図示した構成の半導体
パッケージの場合は、薄型化の点で制約があるだけでな
く、煩雑な製造・操作などを伴うので、たとえば民生用
の回路装置用などとして、コスト的な問題が提起されて
いる。
【０００７】したがって、本発明は多ピン化や狭ピッチ
化した半導体チップを含む低コストで、かつ小形化など
図られた半導体パッケージの提供を目的とする。
化した半導体チップを含む低コストで、かつ小形化など
図られた半導体パッケージの提供を目的とする。
【０００８】
【課題を解決するための手段】請求項１の発明は、側壁
面が階段型の半導体チップ実装用キャビティを少なくと
も１個有し、かつキャビティの段部に被接続端子が配置
された配線基板と、前記配線基板のキャビティ内に埋没
的に実装された半導体チップと、前記半導体チップの入
出力パッドを対応する被接続端子に接続するボンディン
グワイヤと、前記キャビティが形設された配線基板面を
超えないで半導体チップおよびボンディングワイヤをモ
ールド封止する樹脂封止層と、前記樹脂封止された配線
基板面側に導出された I/Oリードとを備えていることを
特徴とする半導体パッケージである。
面が階段型の半導体チップ実装用キャビティを少なくと
も１個有し、かつキャビティの段部に被接続端子が配置
された配線基板と、前記配線基板のキャビティ内に埋没
的に実装された半導体チップと、前記半導体チップの入
出力パッドを対応する被接続端子に接続するボンディン
グワイヤと、前記キャビティが形設された配線基板面を
超えないで半導体チップおよびボンディングワイヤをモ
ールド封止する樹脂封止層と、前記樹脂封止された配線
基板面側に導出された I/Oリードとを備えていることを
特徴とする半導体パッケージである。
【０００９】請求項２の発明は、側壁面が階段型の半導
体チップ実装用キャビティを少なくとも１個有し、かつ
キャビティの段部に被接続端子が配置された多層配線型
のセラミック系配線基板と、前記配線基板のキャビティ
内に埋没的に実装された半導体チップと、前記半導体チ
ップの入出力パッドを対応する被接続端子に接続するボ
ンディングワイヤと、前記キャビティが形設された配線
基板面を超えないで半導体チップおよびボンディングワ
イヤをモールド封止する樹脂封止層と、前記樹脂封止さ
れた配線基板面側に導出された I/Oリードとを備えてい
ることを特徴とする半導体パッケージである。
体チップ実装用キャビティを少なくとも１個有し、かつ
キャビティの段部に被接続端子が配置された多層配線型
のセラミック系配線基板と、前記配線基板のキャビティ
内に埋没的に実装された半導体チップと、前記半導体チ
ップの入出力パッドを対応する被接続端子に接続するボ
ンディングワイヤと、前記キャビティが形設された配線
基板面を超えないで半導体チップおよびボンディングワ
イヤをモールド封止する樹脂封止層と、前記樹脂封止さ
れた配線基板面側に導出された I/Oリードとを備えてい
ることを特徴とする半導体パッケージである。
【００１０】請求項３の発明は、請求項１もしくは請求
項２記載の半導体パッケージにおいて、 I/Oリードが、
金属パターン製のランドであることを特徴とする。
項２記載の半導体パッケージにおいて、 I/Oリードが、
金属パターン製のランドであることを特徴とする。
【００１１】本発明において、側壁面が階段型の半導体
チップ実装用キャビティを備えた配線基板は、たとえば
アルミナ系などセラミック配線基板、ガラスエポキシ樹
脂系など樹脂配線基板が使用される。ここで、配線基板
は少なくとも１個の半導体チップ、および要すれば少な
くとも１個の受動素子（チップ抵抗やチップコンデンサ
ー）の実装用キャビティとして、実装する半導体チップ
などの厚さの少なくとも 1.5倍程度の深さの凹設部を備
えている。なお、前記半導体チップ実装用キャビティ
（凹設部）は、その側壁面が順次広開化する階段型に形
設されており、かつ階段型の平坦面に配線基板の被接続
端子が配置されている必要がある。つまり、キャビティ
内に実装した半導体チップの入出力パッドと配線基板の
被接続端子とのボンディングワイヤがキャビティ内に十
分収めないと、結果的に所要の樹脂封止層が形成されな
いからである。そして、この半導体チップのボンディン
グワイヤは、入出力パッド数，被接続端子のピッチなど
にもよるけれど、キャビティ側壁面のいずれ化一つの段
面を利用した形で行ってもよいし、複数の段面を利用し
てワイヤボンディング作業など行い易くしてもよい。
チップ実装用キャビティを備えた配線基板は、たとえば
アルミナ系などセラミック配線基板、ガラスエポキシ樹
脂系など樹脂配線基板が使用される。ここで、配線基板
は少なくとも１個の半導体チップ、および要すれば少な
くとも１個の受動素子（チップ抵抗やチップコンデンサ
ー）の実装用キャビティとして、実装する半導体チップ
などの厚さの少なくとも 1.5倍程度の深さの凹設部を備
えている。なお、前記半導体チップ実装用キャビティ
（凹設部）は、その側壁面が順次広開化する階段型に形
設されており、かつ階段型の平坦面に配線基板の被接続
端子が配置されている必要がある。つまり、キャビティ
内に実装した半導体チップの入出力パッドと配線基板の
被接続端子とのボンディングワイヤがキャビティ内に十
分収めないと、結果的に所要の樹脂封止層が形成されな
いからである。そして、この半導体チップのボンディン
グワイヤは、入出力パッド数，被接続端子のピッチなど
にもよるけれど、キャビティ側壁面のいずれ化一つの段
面を利用した形で行ってもよいし、複数の段面を利用し
てワイヤボンディング作業など行い易くしてもよい。
【００１２】本発明において、キャビティ内に埋没的に
実装された半導体チップおよびボンディングワイヤをモ
ールド封止する樹脂封止層は、その上面が配線基板面を
超えない範囲に設定される。つまり、樹脂封止層は、配
線基板面より突出しない形に制御しないと、たとえばマ
ザーボードに装着する場合など、安定した装着ができ
ず、結果的に構成した回路装置の信頼性が損なわれる恐
れがあるためである。
実装された半導体チップおよびボンディングワイヤをモ
ールド封止する樹脂封止層は、その上面が配線基板面を
超えない範囲に設定される。つまり、樹脂封止層は、配
線基板面より突出しない形に制御しないと、たとえばマ
ザーボードに装着する場合など、安定した装着ができ
ず、結果的に構成した回路装置の信頼性が損なわれる恐
れがあるためである。
【００１３】なお、本発明の半導体パッケージは、その
I/Oリードを配線基板面に導出・設置した金属（導電）
ランドにピンを植設した構成、前記金属（導電）ランド
をそのまま利用する構成、あるいは別途専用的なソケッ
トに組み込む構成なども採ることができる。
I/Oリードを配線基板面に導出・設置した金属（導電）
ランドにピンを植設した構成、前記金属（導電）ランド
をそのまま利用する構成、あるいは別途専用的なソケッ
トに組み込む構成なども採ることができる。
【００１４】前記請求項１の発明では、配線基板の実装
用キャビティ内に、半導体チップが埋没的に実装され、
かつその実装領域が配線基板面を超えない形態で樹脂封
止された構成を採っている。そして、この構成において
は、実装用キャビティの階段型側壁面の利用によって、
狭ピッチで、多入出力パッド型半導体チップなどを、容
易に、かつ信頼性の高い電気的な接続が確保される。し
かも、樹脂封止面の凹凸性が解消され、所定の厚さなど
も確実に確保できるので、マザーボードなどに対する安
定した装着・実装が可能となり、この点で歩留まりなど
に大きく寄与することになる。また、この半導体パッケ
ージは、低コストで得られ、かつ信頼性も高いので、民
生用機器類の高機能化および低コスト化などにも寄与す
る。
用キャビティ内に、半導体チップが埋没的に実装され、
かつその実装領域が配線基板面を超えない形態で樹脂封
止された構成を採っている。そして、この構成において
は、実装用キャビティの階段型側壁面の利用によって、
狭ピッチで、多入出力パッド型半導体チップなどを、容
易に、かつ信頼性の高い電気的な接続が確保される。し
かも、樹脂封止面の凹凸性が解消され、所定の厚さなど
も確実に確保できるので、マザーボードなどに対する安
定した装着・実装が可能となり、この点で歩留まりなど
に大きく寄与することになる。また、この半導体パッケ
ージは、低コストで得られ、かつ信頼性も高いので、民
生用機器類の高機能化および低コスト化などにも寄与す
る。
【００１５】前記請求項２の発明では、配線基板を多層
配線型のセラミック系配線基板とし、これによって高機
能化や高信頼性化が図られることに伴って、前記請求項
１の場合における作用効果が、さらに助長されることに
なる。
配線型のセラミック系配線基板とし、これによって高機
能化や高信頼性化が図られることに伴って、前記請求項
１の場合における作用効果が、さらに助長されることに
なる。
【００１６】請求項３の発明では、 I/Oリードを金属パ
ターン製ランドとしたことにより、半導体パッケージの
厚さ（高さ）が低減し、薄型化もしくはコンパクト化か
図られるので、前記請求項１，請求項２記載の場合にお
ける作用効果が、より助長されることになる。
ターン製ランドとしたことにより、半導体パッケージの
厚さ（高さ）が低減し、薄型化もしくはコンパクト化か
図られるので、前記請求項１，請求項２記載の場合にお
ける作用効果が、より助長されることになる。
【００１７】
【発明の実施の形態】以下図１，図２および図３を参照
して本発明の実施例を説明する。
して本発明の実施例を説明する。
【００１８】図１は第１の実施例に係る半導体パッケー
ジの要部構成例を断面的に示したものである。図１にお
いて、10は側壁面が階段型の半導体チップ実装用キャビ
ティ11を少なくとも１個有し、かつキャビティ11の段部
に被接続端子12が配置されたアルミナ系配線基板であ
る。また、13は前記配線基板10のキャビティ11内に埋没
的に実装された半導体チップ、14は前記半導体チップ13
の入出力パッド（図示省略）を対応する被接続端子12に
接続するAu系のボンディングワイヤである。さらに、15
は前記キャビティ11が形設された配線基板10面を超えな
いで、かつ半導体チップ13およびボンディングワイヤ14
をモールド封止する樹脂封止層、16は前記樹脂封止15さ
れた配線基板10面側に導出された I/Oリードで、この I
/Oリード16は金属パターン製ランド17面に植設されてい
る。
ジの要部構成例を断面的に示したものである。図１にお
いて、10は側壁面が階段型の半導体チップ実装用キャビ
ティ11を少なくとも１個有し、かつキャビティ11の段部
に被接続端子12が配置されたアルミナ系配線基板であ
る。また、13は前記配線基板10のキャビティ11内に埋没
的に実装された半導体チップ、14は前記半導体チップ13
の入出力パッド（図示省略）を対応する被接続端子12に
接続するAu系のボンディングワイヤである。さらに、15
は前記キャビティ11が形設された配線基板10面を超えな
いで、かつ半導体チップ13およびボンディングワイヤ14
をモールド封止する樹脂封止層、16は前記樹脂封止15さ
れた配線基板10面側に導出された I/Oリードで、この I
/Oリード16は金属パターン製ランド17面に植設されてい
る。
【００１９】なお、前記構成の半導体パッケージは、樹
脂封止の操作・作業を除けば、常套的な手段で組み立
て，製造できる。つまり、樹脂封止の操作・作業を次の
ような手順とし、先ず、前記キャビティ11領域を樹脂封
止するに当たり、硬化前流動性のある封止用樹脂、たと
えば1000cp以下の低粘度エポキシ樹脂をキャビティ11か
ら盛り上がらないように注入し、要すればヘラやスキー
ジなどによって表面を平坦化した後、加熱硬化すること
で、所要の樹脂封止を行うことができる。
脂封止の操作・作業を除けば、常套的な手段で組み立
て，製造できる。つまり、樹脂封止の操作・作業を次の
ような手順とし、先ず、前記キャビティ11領域を樹脂封
止するに当たり、硬化前流動性のある封止用樹脂、たと
えば1000cp以下の低粘度エポキシ樹脂をキャビティ11か
ら盛り上がらないように注入し、要すればヘラやスキー
ジなどによって表面を平坦化した後、加熱硬化すること
で、所要の樹脂封止を行うことができる。
【００２０】図２は第２の実施例に係る半導体パッケー
ジの要部構成例を断面的に示したものである。図２にお
いて、10は側壁面が階段型の半導体チップ実装用キャビ
ティ11を少なくとも１個有し、かつキャビティ11の段部
に被接続端子12が配置されたアルミナ系配線基板であ
る。また、13は前記配線基板10のキャビティ11内に埋没
的に実装された半導体チップ、14は前記半導体チップ13
の入出力パッド（図示省略）を対応する被接続端子12に
接続するAu系のボンディングワイヤである。さらに、15
は前記キャビティ11が形設された配線基板10面を超えな
いで、かつ半導体チップ13およびボンディングワイヤ14
をモールド封止する樹脂封止層、16は前記樹脂封止15さ
れた配線基板10面側に導出された I/Oリードで、この I
/Oリード16は金属パターン製ランド17をそのまま利用し
たものである。つまり、この半導体パッケージの場合
は、前記 I/Oリード16を兼ねる金属パターン製ランド17
を、たとえばマザーボードの対応する端子にフェースダ
ウン型に搭載する形で使用できるが、所定のソケットに
装着して使用することも可能である。
ジの要部構成例を断面的に示したものである。図２にお
いて、10は側壁面が階段型の半導体チップ実装用キャビ
ティ11を少なくとも１個有し、かつキャビティ11の段部
に被接続端子12が配置されたアルミナ系配線基板であ
る。また、13は前記配線基板10のキャビティ11内に埋没
的に実装された半導体チップ、14は前記半導体チップ13
の入出力パッド（図示省略）を対応する被接続端子12に
接続するAu系のボンディングワイヤである。さらに、15
は前記キャビティ11が形設された配線基板10面を超えな
いで、かつ半導体チップ13およびボンディングワイヤ14
をモールド封止する樹脂封止層、16は前記樹脂封止15さ
れた配線基板10面側に導出された I/Oリードで、この I
/Oリード16は金属パターン製ランド17をそのまま利用し
たものである。つまり、この半導体パッケージの場合
は、前記 I/Oリード16を兼ねる金属パターン製ランド17
を、たとえばマザーボードの対応する端子にフェースダ
ウン型に搭載する形で使用できるが、所定のソケットに
装着して使用することも可能である。
【００２１】すなわち、図３に概略構成を断面的に示す
ごとく、ソケット端子18を導出させた絶縁性（例えばセ
ラミック系）のソケット19内に、前記半導体パッケージ
を収納・配置する一方、ソケット19開口部に半導体パッ
ケージ押さえ板20を装着し、半導体パッケージの I/Oリ
ード16（金属パターン製ランド17）をソケット端子18に
対接させて、電気的な接続を確保した構成を採ることも
できる。なお、この構成においては、前記 I/Oリード16
に対接するソケット端子18の部分 18aおよび半導体パッ
ケージ押さえ板20をバネ性を有する部材としている。
ごとく、ソケット端子18を導出させた絶縁性（例えばセ
ラミック系）のソケット19内に、前記半導体パッケージ
を収納・配置する一方、ソケット19開口部に半導体パッ
ケージ押さえ板20を装着し、半導体パッケージの I/Oリ
ード16（金属パターン製ランド17）をソケット端子18に
対接させて、電気的な接続を確保した構成を採ることも
できる。なお、この構成においては、前記 I/Oリード16
に対接するソケット端子18の部分 18aおよび半導体パッ
ケージ押さえ板20をバネ性を有する部材としている。
【００２２】上記したように、本発明に係る半導体パッ
ケージは、従来の半導体パッケージと基本的な構造で変
らないが、 (a)半導体チップを含む実装チップ部品の樹
脂封止面が配線基板面よりも突出していないため、平坦
性および薄型が容易に確保されるし、さらに、製造コス
トも低減化されながら民生用などとしては十分な信頼
性，高機能を呈することも確認された。
ケージは、従来の半導体パッケージと基本的な構造で変
らないが、 (a)半導体チップを含む実装チップ部品の樹
脂封止面が配線基板面よりも突出していないため、平坦
性および薄型が容易に確保されるし、さらに、製造コス
トも低減化されながら民生用などとしては十分な信頼
性，高機能を呈することも確認された。
【００２３】なお、本発明は上記実施例に限定されるも
のでなく、発明の趣旨を逸脱しない範囲でいろいろの変
形を採ることができる。たとえば配線基板はアルミナ系
のセラミック配線基板の他、たとえば窒化アルミ系のセ
ラミック配線基板、ガラスエポキシ樹脂系配線基板であ
ってもよい。さらに、前記例示の構成では、１個の半導
体チップを実装したが複数個でもよく、チップ抵抗など
受動素子もキャビティに実装してマルチチップパッケー
ジの構成を採ることもできる。
のでなく、発明の趣旨を逸脱しない範囲でいろいろの変
形を採ることができる。たとえば配線基板はアルミナ系
のセラミック配線基板の他、たとえば窒化アルミ系のセ
ラミック配線基板、ガラスエポキシ樹脂系配線基板であ
ってもよい。さらに、前記例示の構成では、１個の半導
体チップを実装したが複数個でもよく、チップ抵抗など
受動素子もキャビティに実装してマルチチップパッケー
ジの構成を採ることもできる。
【００２４】
【発明の効果】請求項１の発明によれば、実装用キャビ
ティの階段型側壁面の利用によって、狭ピッチで、多入
出力パッド型半導体チップなどを、容易に、かつ信頼性
の高い電気的な接続が確保される。また、樹脂封止面の
凹凸性が解消され、所定の厚さなども確実に確保できる
ので、マザーボードなどに対する安定した装着・実装が
可能となり、低コスト化などと相俟って信頼性も高い民
生用に適する半導体パッケージの提供が可能となる。
ティの階段型側壁面の利用によって、狭ピッチで、多入
出力パッド型半導体チップなどを、容易に、かつ信頼性
の高い電気的な接続が確保される。また、樹脂封止面の
凹凸性が解消され、所定の厚さなども確実に確保できる
ので、マザーボードなどに対する安定した装着・実装が
可能となり、低コスト化などと相俟って信頼性も高い民
生用に適する半導体パッケージの提供が可能となる。
【００２５】前記請求項２の発明によれば、高機能化や
高信頼性化がさらに図られるので、前記請求項１の場合
における効果がさらに助長されることになる。
高信頼性化がさらに図られるので、前記請求項１の場合
における効果がさらに助長されることになる。
【００２６】請求項３の発明によれば、 I/Oリードを金
属パターン製ランドとしたことにより、薄型化もしくは
コンパクト化がさらに図られるので、前記請求項１，請
求項２記載の場合における効果がより助長されることに
なる。
属パターン製ランドとしたことにより、薄型化もしくは
コンパクト化がさらに図られるので、前記請求項１，請
求項２記載の場合における効果がより助長されることに
なる。
【図１】第１実施例の半導体パッケージの要部構成例を
示す断面図。
示す断面図。
【図２】第２実施例の半導体パッケージの要部構成例を
示す断面図。
示す断面図。
【図３】図２の半導体パッケージの応用例の要部構成を
示す断面図。
示す断面図。
【図４】従来の半導体パッケージの要部構成を示す断面
図。
図。
１，10……セラミック配線基板 ２，13……半導体チップ ３，11……内壁面階段型のキャビティ ４……シーリングパターン ５，16…… I/Oリード ６，12……被接続端子 ７，14……ボンディングワイヤ ８……ウエルドリング ９……キャップ 15……封止樹脂層 17……金属パターン製ランド 18……ソケット端子 19……ソケット 20……半導体パッケージ押さえ板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12 Ｗ
Claims (3)
- 【請求項１】 側壁面が階段型の半導体チップ実装用キ
ャビティを少なくとも１個有し、かつキャビティの段部
に被接続端子が配置された配線基板と、 前記配線基板のキャビティ内に埋没的に実装された半導
体チップと、 前記半導体チップの入出力パッドを対応する被接続端子
に接続するボンディングワイヤと、 前記キャビティが形設された配線基板面を超えないで半
導体チップおよびボンディングワイヤをモールド封止す
る樹脂封止層と、 前記樹脂封止された配線基板面側に導出された I/Oリー
ドとを備えていることを特徴とする半導体パッケージ。 - 【請求項２】 側壁面が階段型の半導体チップ実装用キ
ャビティを少なくとも１個有し、かつキャビティの段部
に被接続端子が配置された多層配線型のセラミック系配
線基板と、 前記配線基板のキャビティ内に埋没的に実装された半導
体チップと、 前記半導体チップの入出力パッドを対応する被接続端子
に接続するボンディングワイヤと、 前記キャビティが形設された配線基板面を超えないで半
導体チップおよびボンディングワイヤをモールド封止す
る樹脂封止層と、 前記樹脂封止された配線基板面側に導出された I/Oリー
ドとを備えていることを特徴とする半導体パッケージ。 - 【請求項３】 I/Oリードが、金属パターン製のランド
であることを特徴とする請求項１もしくは請求項２記載
の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21373395A JPH0964226A (ja) | 1995-08-22 | 1995-08-22 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21373395A JPH0964226A (ja) | 1995-08-22 | 1995-08-22 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964226A true JPH0964226A (ja) | 1997-03-07 |
Family
ID=16644108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21373395A Pending JPH0964226A (ja) | 1995-08-22 | 1995-08-22 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964226A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112839437A (zh) * | 2020-12-31 | 2021-05-25 | 广州金升阳科技有限公司 | 一种双面塑封电源产品 |
-
1995
- 1995-08-22 JP JP21373395A patent/JPH0964226A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112839437A (zh) * | 2020-12-31 | 2021-05-25 | 广州金升阳科技有限公司 | 一种双面塑封电源产品 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020219 |