JPH0962506A - パイプライン演算装置 - Google Patents

Abstract

(57)【要約】 【目的】パイプライン演算方式で、連続した同じアドレ
スのデータがきた場合に、パイプライン演算の高速化を
図る。 【構成】次々と入力するデータ，アドレスはそれぞれ演
算部１２，メモリ制御部１３に接続する。メモリ制御部
１３では、連続で同じアドレスが入力したかどうかをコ
ンパレータ１６で検知し、パイプラインのサイクル数に
応じて、メモリ制御部１３から接続したメモリ１４に対
するリードライトの制御を行う。メモリ１４は演算結果
を格納し、コンパレータ１６が検知した時には、これに
応じてリードまたはライトサイクルを停止する。この時
の状況は演算制御部１１にも伝えられる。演算制御部１
１にはメモリから読み出されたデータ，演算部からの出
力データが入力するようにし、メモリまたは演算部から
のデータを演算部１２に送る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパイプライン演算装置に
関する。

【０００２】

【従来の技術】従来の技術は、図２に示すように、構成
は演算部，メモリ制御部，メモリからなるもので、この
構成で３サイクルのパイプライン演算を行う場合は、図
に示すように、例えば、リード，演算，ライトの３サイ
クルにより一つの演算が終わる時、図３に示すように、
パイプライン的に次々と処理していくが、連続で同じア
ドレスをアクセスする時、例では、“１”，“１”と連
続する時、先のアドレス“１”の処理が全て終わってか
ら次のアドレス“１”の処理を行う必要がある。

【０００３】

【発明が解決しようとする課題】図３に示すように、入
力データの高速化に従い、パイプライン演算のサイクル
数が増加してくることが、演算の高速化へのネックとな
っている。

【０００４】ところが、前項の従来技術では、メモリか
らリードしたデータを単純に演算部にフィードバックし
ているため、前項の例で述べたとおり、連続で同じアド
レスをアクセスする時は、パイプライン演算が成り立た
ずに逐一的な処理となる。このため演算スピードが低下
してしまい、入力データの高速化に追従できなかった。

【０００５】

【課題を解決するための手段】本発明のパイプライン演
算方式は、この問題点を解決するための手段として、連
続で同じアドレスをアクセスする時に、演算部に入力す
るデータを、メモリからのリードデータ、または演算部
からの出力のいずれかを選択する演算制御部と、パイプ
ライン演算のサイクルおよびアドレスによるデータ切り
替えに応じてメモリへのリードライトの制御を行うメモ
リ制御部をそれぞれ設けている。

【０００６】

【作用】図１に本発明のパイプライン演算方式のブロッ
ク図を示す。

【０００７】図１で、次々と入力するデータ，アドレス
はそれぞれ演算部１２，メモリ制御部１３に接続する。
メモリ制御部１３では、連続で同じアドレスが入力した
かどうかをコンパレータ１６で検知する。また、パイプ
ラインのサイクル数に応じて、メモリ制御部１３から接
続したメモリ１４に対するリードライトの制御を行う。
メモリ１４は演算結果を格納する。そして、コンパレー
タ１６が検知した時には、これに応じてリードまたはラ
イトサイクルを停止する。この時の状況は演算制御部１
１にも伝えられる。演算制御部１１にはメモリから読み
出されたデータ、および演算部からの出力データを入力
するようにし、メモリまたは演算部からのデータを演算
部１２に送るようになっている。

【０００８】この構成により、連続した同じアドレスに
メモリアクセスする場合が生じた場合にも、演算部１２
に演算結果を直接伝えることにより、演算速度を下げる
ことなくパイプライン演算を行える。

【０００９】

【実施例】以下、図面を用いて本発明の内容を説明す
る。

【００１０】ここでは、パイプライン演算が３サイクル
で構成した場合に対する例を述べる。

【００１１】まず、図５に３サイクルで構成した場合の
回路ブロック図の一例を示す。

【００１２】図５で、入力したアドレスはフリップフロ
ップ５７を通してメモリ制御部５２に接続する。そして
コンパレータ５４に入力アドレスとフリップフロップ５
７の出力を入力し、コンパレータ５４によって、連続し
て同じアドレスがきているかどうかを認識する。その出
力をメモリ制御部５２に伝える。コンパレータ５４の情
報はメモリ制御部５２を通じてセレクタ５５にも伝えら
れる。セレクタ５５ではメモリ制御部５２を通じてのコ
ンパレータ５４の値に従い、メモリ制御部５２からのリ
ード動作によりメモリ５３から読まれたデータ、および
フリップフロップ５６からの出力データを選択する。こ
の選択されたデータが演算部５１への入力となり、演算
部５１に対して常に遅延のない正しいデータを与えるこ
とができる。演算部５１による演算結果はフリップフロ
ップ５６を通してメモリ５２，セレクタ５５に接続す
る。このような構成をとることによって、連続して同じ
アドレスへのアクセスが生じた場合に、先の演算結果
を、直接次の演算に使用することを実現し、待機時間に
よる全体の演算時間の遅延を防ぎ、演算の高速化を図っ
ている。この時のパイプライン演算の時間的動きを図６
に示す。図６では、例として、アドレスが、“０”⇒
“１”⇒“１”⇒“３”⇒・・・のように変化した時の
ものを示す。まず、アドレス０のリードが行われ、続い
てアドレス０の演算とアドレス１のリードが行われると
いうように連続して同じアドレスがこない限りは、サイ
クルの乱れない普通のパイプライン演算が行える。そし
て、アドレス１の次にアドレス１がくると、このように
先のアドレス１の演算結果を後の演算の直前に転送する
形をとり、後のアドレス１のリードは行わない。そして
次にアドレス３のデータがくると、通常のパイプライン
演算に戻る。つまり、図６に示すように、待機時間がど
こにも存在しないサイクルを作り出すことができる。

【００１３】以上、３サイクルのパイプライン演算を例
としてあげたが、他のサイクル数のパイプライン演算で
も、同様の機構を設けることで、演算の高速化を実現す
ることが可能である。

【００１４】

【発明の効果】本発明によれば、積算等の演算を行うパ
イプライン演算で、連続した同じアドレスのデータがき
た時に、パイプライン途中のデータ、即ち、メモリへの
ライトを終了していないデータを次のパイプラインのサ
イクルに転送することによって、演算の高速化を図るこ
とができ、今日のビデオレートの高速化などへの追従が
容易に可能である。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図。

【図２】従来例を示すブロック図。

【図３】３サイクルで構成されたパイプライン演算のサ
イクルの従来例を示す説明図。

【図４】サイクル数と、高速化の関係を示す説明図。

【図５】３サイクルで構成されたパイプライン演算方式
の回路のブロック図。

【図６】３サイクルで構成されたパイプライン演算方式
のサイクルの例の説明図。

【符号の説明】

１１…演算制御部、１２…演算部、１３…メモリ制御
部、１４…メモリ、１５…セレクタ、１６…コンパレー
タ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】演算を行う演算部，演算結果を記憶するメ
   モリ，前記メモリおよび前記演算部の制御を行うメモリ
   演算制御部を有し、積算などの処理を行うパイプライン
   演算装置において、前記メモリからリードし前記演算部
   への入力となるデータを、前記メモリに対し連続して同
   じアドレスにアクセスする時に、その入力データを、前
   記パイプライン上のデータに切り替えることを特徴とす
   るパイプライン演算装置。
2. 【請求項２】前記パイプライン演算のサイクルおよび前
   記データ切り替えに応じて前記メモリへのリードライト
   の制御を行う請求項１に記載のパイプライン演算装置。
3. 【請求項３】前記入力データを、前記パイプライン上の
   データに切り替え，前記パイプライン演算のサイクルお
   よびデータ切り替えに応じて前記メモリへのリードライ
   トの制御を行う請求項１または請求項２に記載のパイプ
   ライン演算装置。