JPH09506446A - ファジィ推論プロセッサにおける加速された規則評価方法およびこの方法を実施するための装置 - Google Patents

Abstract

(57)【要約】 本発明は、それぞれの入力変数に対して順番に、一般に複数の規則の条件が満たされているか否かが検査され、かつそれぞれの入力変数に対してその都度、先行する入力変数に対する条件が満たされた規則の条件のみが検査される方法に関する。更に本発明は、個の方法を実施するための装置、即ちアドレスメモリ（ＤＲＡＭ）を備えた選別装置（ＳＯＮＡＲ）と、アドレス形成ユニット（ＡＤＲ）と、更に重要な規則セグメント語を検出するための装置（ＨＩＴＷ）とが設けられている装置に関する。得られる利点は規則が迅速に評価されることである。

Description

【発明の詳細な説明】 ファジィ推論プロセッサにおける加速された規則 評価方法およびこの方法を実施するための装置 個々の規則は、それぞれ、それぞれの入力変数に対する部分条件を含んでいる 前件部と、それぞれの出力変数に対する言語値の割り当てを含んでいる後件部と を有している。規則評価は原則的に、すべての個々の入力変数に対するそれぞれ の規則の部分条件が満たされているか否かを検査し、かつそれぞれの規則に応じ て、出力変数に所定の言語値を割り当てることにある。 そこで本発明の課題は、ファジィ推論プロセッサにおいて加速された規則評価 を可能にする方法およびこの方法を実施するための装置を提供することである。 この課題は、方法に関しては請求項１に記載の特徴によっておよびこの方法を 実施するための装置に関しては請求項１に依存する請求項２の特徴によって解決 される。 請求項３ないし６は装置の有利な実施例に関している。 次に本発明を図面を用いて詳細に説明する。その際第１図は、本発明の装置を 有する概略的な接続線図およびファジィ推論プロセッサの別のユニットを示す図 であり、 第２図は、本発明の方法を説明するための図であり、 第３図は、本発明の装置のアドレスメモリにおけるメモリオルガニゼーションを 説明する図であり、 第４図は、第１図に含まれている、当該の規則セグメント語を検出するための装 置の詳細回路図であり、 第５図は、第１図に含まれている選別回路の詳細図であり、 第６図は、第１図に含まれているアドレス形成ユニットの詳細図である。 第１図には、本発明の装置の他に、知識ベースメモリＫＢＭ，規則デコーダＲ ＥＤＥＣ，書き込み／読み出しメモリＲＡＭを備えた規則評価回路ＲＥおよびフ ァジィ化回路ＦＵＺを含んでいるブロック線図が示されている。本発明の装置は 、アドレスメモリＤＰＲＡＭを備えた選別装置ＳＯＮＡＲ（SCREENING OF NOT A CTIVE RULES）を有している。アドレスメモリＤＰＲＡＭは、僅かな所要チップ 面積のため有利には、別個のデータ出力側およびデータ入力側を備えた書き込み ／読み出しメモリ（デュアルポートＲＡＭ）から構成することができるが、例え ば適当に接続されたシフトレジスタから構成することもできる。選別装置ＳＯＮ ＡＲは更に、出力ポインタに対する計数器ＣＮＴ＿ａおよび入力ポインタに対す る計数器ＣＮＴ＿ｅを含んでいる。選別装置ＳＯＮＡＲにおいてそれぞれの規則 セ グメント語に対する相対アドレスａｄおよびそれぞれの規則セグメント語に対す る遅延された相対アドレスａｄｒｖが発生される。その際遅延された相対アドレ スａｄｒｖは、制御信号ｚｗに依存してアドレスメモリＤＰＲＡＭに書き込み可 能である。例えばこの場合のように６４の規則セグメント語が設けられておりか つアドレス指定することができるとき、相対アドレスａｄおよび遅延された相対 アドレスａｄｒｖはそれぞれ６ビット幅である。 アドレス形成ユニットＡＤＲには、その都度の入力の変数のアドレス指定のた めの計数器ＣＮＴ ｆが設けられている。アドレス指定ユニットＡＤＲには、相 対アドレスａｄの他に、スタートアドレスＫＢＤ２，ブロックセグメント語の数 ａｐｅｖおよび入力変数の数ｎｅｖのような情報が供給されかつこれらから例え ばここでは１５ビット幅である絶対アドレスａｄｒｅｓを形成する。スタートア ドレスＫＢＤ２，数ａｐｅｖおよび数ｎｅｖは知識ベースメモリＫＢＭから到来 する。この関係は第１図では破線で示されている。 絶対アドレスａｄｒｅｓによってアドレス指定される知識ベースメモリＫＢＭ は、それぞれの規則セグメントに相応する規則において、規則セグメント語に属 する入力変数の言語値に対する番号ｒｅを送出する。 規則デコーダ回路ＲＤＥＣにおいて、ファジィ化回路ＦＵＺからの番号ｎｅが 知識ベースメモリＫＢＭか らの番号ｒｅと比較されかつ的中信号が形成される。ここに示す例において、そ の都度の分解能ａ_LWを有する４つの番号ｒｅがその都度番号ｎｅと比較され、そ の際番号ｎｅは同様に分解能ａ_LWを有し、かつそこから４つの１ビット幅の的中 信号ｈｉｔが発生される。番号ｎｅを発生するために、ファジィ化回路ＦＵＺに は曖昧でない入力値Ｅ（ｌ）が供給される。引き続き重要な規則セグメント語を 検出するための装置ＨＩＴＷにおいて、的中信号ｈｉｔに依存して選別装置ＳＯ ＮＡＲに対する制御信号ｚｗを形成することができる。 本発明の装置の有利な実施例において、装置ＨＩＴＷに、的中信号ｈｉｔの他 に、これまでの入力変数に対する的中信号ｈｉｔｐも供給することができかつそ こから制御信号ｚｗの他に、今や的中信号ｈｉｔも考慮されている新しい的中信 号ｈｉｔｚを形成することができる。その際これまでの入力変数の的中信号ｈｉ ｔｚは書き込み／読み出しメモリから読み出し可能でありかつ新しい的中信号ｈ ｉｔｚはこれに再書き込み可能であり、その際書き込み／読み出しメモリのアド レス指定は有利には選別装置ＳＯＮＡＲからの遅延された相対アドレスａｄｒｖ を使用して行われる。規則評価回路ＲＥは単に、有利には同様に遅延された相対 アドレスａｄｒｖによってアドレス指定することが可能である、最小限の一時記 憶用の書き込み／読み出し メモリを有しているにすぎないので、的中信号ｈｉｔｚは有利には、規則評価回 路ＲＥの書き込み／読み出しメモリＲＡＭに、語幅の拡張によって、ここでは４ ビットだけ拡張されて、記憶することができる。これに対して択一的に、的中信 号ｈｉｔｚを別個の書き込み／読み出しメモリに記憶しかつ別個のアドレス指定 を行うようにすることも考えられる。 本発明の方法を説明するために、第２図に規則Ｒ１…Ｒ５…Ｒｋ…Ｒｎｒ−４ …Ｒｎｒが行毎に示されており、その際入力変数ＥＶ１，ＥＶ２…ＥＶ１…ＥＶ ｎｅｖ−１，ＥＶｎｅｖのそれぞれに対して並びに出力変数ＡＶに対して１つの 規則セグメントが設けられている。その際入力変数に対する規則セグメントは、 それぞれの規則の前件部におけるそれぞれの入力変数の所定の言語値に対する番 号を含んでおりかつ出力変数に対する規則セグメントはそれぞれの規則の後件部 における出力変数の言語値に対する番号を含んでいる。その際本発明にとって重 要なのは、まず入力変数ＥＶ１のすべての規則セグメントが処理され、その際入 力変数ＥＶ１に属する規則セグメントが、それによって定められる、規則の部分 条件が満たされているか否かについて検査される。規則の規則セグメントが満た されていないとき、規則全体は満たされていない。その理由は、規則の前件部に 現れる論理ＡＮＤ結合されたすべての入力変数はそれぞれ正確に言語値によって ないし正確に規則セグメントによって表されているからである。入力変数ＥＶ１ のすべての規則セグメントが処理された後、次の入力変数ＥＶ２への切換が行わ れかつ本発明の方法によれば一般に、入力変数ＥＶ２のすべての規則セグメント が処理されるのではなくて、最も簡単な場合には唯一の規則セグメントから成る 、先行する入力変数ＥＶ１の規則セグメント語が満たされていた規則セグメント のみが処理される。入力変数ＥＶ１では、入力変数ＥＶ１−１…ＥＶ１すべてが 満たされた規則セグメントのみが検査される。このことは、入力変数ＥＶ１が入 力変数ＥＶｎｅｖに対応するまで相応に続けられる。 第２図では例示的に、入力変数ＥＶ１に対する規則セグメントおよび規則Ｒ１ …Ｒ４並びにＲｎｒ−３が×印によって示されており、これらはこれら規則セグ メントが満たされていないことを意味する。同様に、入力変数ＥＶ２および規則 Ｒｎｒ−３…に該当する規則セグメントは満たされていないものとして示されて いる。例えば唯一の規則セグメントしか有しない規則セグメント語が使用される とき、規則Ｒ１…Ｒ４並びにＲｎｒ−３は入力変数ＥＶ２に対する規則の処理の 際に排除される。しかし第１図にも例示されているように、それぞれ４つの規則 セグメントを有する規則セグメント語ＲＷ１…ＲＷａｐｅｖが使用され、即ち４ つの規則セグメントの並列処理が行われるので、規則 Ｒ１…Ｒ４は入力変数ＥＶの処理の際に考慮せずにおくことができる。その理由 は、規則セグメント語ＲＷ１のすべての規則セグメントは該当せず、これに対し て規則Ｒｎｒ−３は入力変数ＥＶ２の処理の際に、次の理由から考慮しなければ ならないからである。即ち、規則セグメント語ＲＷａｐｅｖ内の、入力変数ＥＶ １および規則Ｒｎｒ−３によって決められる規則セグメントのみが該当しなしと いう理由でである。比較的僅かな数の規則セグメントを有する規則セグメント語 により、一般に、本発明の方法に関して一層高い節減効果が得られる。 第３図には、知識ベースメモリＫＢＭの断面がｎｅｖ＝４に対するスタートア ドレスＫＢＤ２から図示されている。入力変数ＥＶ１に対して規則セグメントＳ ＲＳ（ｎｅｖ）のセットが示されており、入力変数ＥＶ２に対して規則セグメン トＳＲＳ（ｎｅｖ−１）のセットが示されており、入力変数ＥＶ３に対して規則 セグメントＳＲＳ（ｎｅｖ−２）のセットが示されており、入力変数ＥＶ４に対 して規則セグメントＳＲＳ（ｎｅｖ−３）のセットが示されている。スタートア ドレスは同時に、セットＳＲＳ（ｎｅｖ−３）の始まりであり、セットＳＲＳ（ ｎｅｖ−２）の始まりは入力変数の確定のための相対アドレス（ｎｅｖ−３）＊ ａｐｅｖの加算によって確定され、セットＳＲＳ（ｎｅｖ−１）の始まりは相対 アドレス（ｎｅｖ−２）＊ ａｐｅｖの、スタートアドレスとの加算によって確定されかつセットＳＲＳ（ｎ ｅｖ）の始まりは入力変数の確定のための相対アドレス（ｎｅｖ−１）＊ａｐｅ ｖの、スタートアドレスＫＢＤ２との加算によって確定される。規則セグメント のセット内でのアドレス指定は、個々の規則セグメント語のアドレス指定のため のその都度の相対アドレスａｄの加算によって行われる。例として、規則セグメ ントＳＲＳ（ｎｅｖ−３）のセットにおける規則セグメント語を指示する入力ポ インタＥＶおよび出力ポインタＡＶ並びにセットＳＲＳ（ｎｅｖ−２）における 規則セグメント語を指示するポインタＥＺ′およびＡＺ′が示されている。 第４図は、例えば４つの的中信号ｈｉｔ（ｌ，ｋ）…ｈｉｔ（ｌ，ｋ＋３）が 、例えば４＊６４ビットを有する書き込み／読み出しメモリＲＡＭからの的中信 号ｈｉｔｐによって処理される、更に重要な規則セグメント語の識別のための装 置ＨＩＴＷの詳細回路である。このために、ＡＮＤ回路Ａ１の第１入力側に的中 信号ｈｉｔ（ｌ，ｋ）が供給され、ＡＮＤ回路Ａ２の第１入力側に的中信号ｈｉ ｔ（ｌ，ｋ＋１）が供給され、ＡＮＤ回路Ａ３の第１入力側に的中信号ｈｉｔ（ ｌ，ｋ＋２）が供給され、ＡＮＤ回路Ａ４の第１入力側に的中信号ｈｉｔ（ｌ， ｋ＋３）が供給される。ＡＮＤ回路Ａ１の第２入力側には的中信号ｈｉｔｐ（ｌ ，ｋ）が供給され、ＡＮＤ回路Ａ２の第２入力側には 的中信号ｈｉｔｐ（ｌ，ｋ＋１）が供給され、ＡＮＤ回路Ａ３の第２入力側には 的中信号ｈｉｔｐ（ｌ，ｋ＋２）が供給され、ＡＮＤ回路Ａ４の第２入力側には 的中信号ｈｉｔｐ（ｌ，ｋ＋３）が供給される。的中信号ｈｉｔｐ（ｌ，ｋ）… ｈｉｔｐ（ｌ，ｋ＋３）は双方向のデータバスを介して書き込み／読み出しメモ リＲＡＭから読み出し、的中信号ｈｉｔ（ｌ，ｋ）…ｈｉｔ（ｌ，ｋ＋３）とＡ ＮＤ結合しかつドライバ回路Ｔ１…Ｔ４を介してドライバ信号ｈｉｔｚ（ｌ，ｋ ）…ｈｉｔｚ（ｌ，ｋ＋３）として書き込み／読み出しメモリＲＡＭに再び書き 込むことができる。所定の信号比に基づいて、帰還結合ないし振動は生じずかつ 信号ｈｉｔｐおよびｈｉｔｚの、保持素子による減結合は省略することができる 。的中信号はそれぞれ僅か１ビット幅でしかないので、最小の論理結合を１回の ＡＮＤ結合で行える。４つの１ビット幅の的中信号ｈｉｔｚ（ｌ，ｋ）…ｈｉｔ ｚ（ｌ，ｋ＋３）はＯＲ回路ＯＲ１において信号ｚｗｐに論理結合され、それは レジスタＲＥＧ１の入力側に供給され、レジスタの出力側で制御信号ｚｗを取り 出し可能である。レジスタＲＥＧ１は所謂マスタ・スレーブ原理に従って動作し 、その際マスタＭはクロック信号ｃｌｓ＿ｍでありかつスレーブＳはクロック信 号ｃｌｓ＿ｓである。 第５図は、選別装置ＳＯＮＡＲの詳細回路図である。該装置は、デュアルポー トＲＡＭの形のアドレスメ モリＤＰＲＡＭを有している。該アドレスメモリのデータ入力側Ｄｉｎには、遅 延された相対アドレスａｄｒｖが供給される。該相対アドレスは、直列接続され た３つのレジスタＲＥＧ２…ＲＥＧ４によってその都度の規則セグメント語に対 する相対アドレスａｄから形成されるものである。また、前記アドレスメモリの 入力アドレス入力側Ａｉｎには、入力ポインタに対する計数器ＣＮＴ＿ｅの出力 信号ｃｎｅが供給される。前記アドレスメモリのデータ出力側Ｄｏｕｔはマルチ プレクサ０入力側に接続されており、その出力アドレス入力側には出力ポインタ に対する計数器ＣＮＴ＿ａの出力信号ｃｎａが供給され、また該出力アドレス入 力側はマルチプレクサＭＵＸの１入力側に接続されている。マルチプレクサＭＵ Ｘの出力側は、その都度の規則セグメント語に対する相対アドレスａｄを導く。 遅延された相対アドレスａｄｒｖの、アドレスメモリＤＰＲＡＭへの書き込みを 可能にする書き込み信号ｗｒが制御信号ｚｗに依存して形成可能であり、その際 制御信号ｚｗはＡＮＤ回路Ａ５の第１の入力側に供給され、ＡＮＤ回路Ａ５の第 ２の入力側にはクロック信号ｃｌｋ＿ｓが供給され、ＡＮＤ回路Ａ５の第３の入 力側にはクロック信号ｃｌｋ＿ｍが供給されかつＡＮＤ回路Ａ５の第４の入力側 には書き込みイネーブル化信号ｅｎｗが供給される。第１の入力側にはクロック 信号ｃｌｋ＿ｍが供給され、第２の入力側にはクロッ ク信号ｃｌｓ＿ｍが供給されかつ第３の入力側には読み出しイネーブル化信号ｅ ｎｒが供給されるＡＮＤ回路Ａ６の出力側に、読み出し信号ｒｄが現れる。その 際クロック信号ｃｌｋ＿ｍは信号ｃｌｓ＿ｓより２倍のクロック周波数を有して いる。計数器ＣＮＴ＿ａはマスタ・スレーブ原理に従って動作し、ロードイネー ブル化信号ｌｏａｄｅｎ＿ａが加わるや否や、前以て決められた値ｌｏａｄ＿ａ にロードすることができ、かつ計数器イネーブル化信号ｃｎｔｅｎ＿ａが加わる や否や計数する。マスタに対するクロック入力側Ｍには信号ｃｌｓ＿ｓが供給さ れかつスレーブに対する入力側Ｓにはｃｌｓ＿ｍが供給される。同様のことは計 数器ＣＮＴ＿ｅにも当てはまり、即ち該計数器には、ロード信号ｌｏａｄ＿ｅ、 ロードイネーブル化信号ｌｏａｄｅｎ＿ｅおよび計数器イネーブル化信号ｃｎｔ ｅｎ＿ｅが加わり、該信号は制御信号ｚｗに対応する。マスタ接続部Ｍおよびス レーブ接続部Ｓは両計数器において同じに接続形成されている。ストップ信号を 発生するために、一致比較回路Ｅが設けられている。該一致比較回路の第１入力 側は計数器ＣＮＴ＿ａの出力側に接続されておりかつ第２の入力側には、入力変 数に対する規則セグメント語の数ａｐｅｖが供給される。更に、選別装置ＳＯＮ ＡＲには保持素子ＬＡＴが設けられている。該保持素子の入力側には、入力ポイ ンタに対する出力信号ｃｎｅが加えられかつ出力側か らは、次の入力変数への交代の前の最後の入力ポインタ位置に対する値に対応す る出力信号ｅｅｓが送出される。保持素子ＬＡＴはクロックｌｓによってタイミ ング制御されかつセット信号ｓｅｔによってセット可能である。第２のストップ 信号ｓｔｏｐ２を発生するために、比較条件ａ＜ｂを有する小選択コンパレータ ＣＯＭＰが設けられている。該小選択コンパレータのａ入力側には信号ｅｅｓが 供給され、ｂ入力側には計数器ＣＮＴ＿ａの出力信号ｃｎａが供給されかつ出力 側で、それぞれの入力変数が処理されたとき、第２のストップ信号ｓｔｏｐ２＝ １が形成可能である。 制御信号ｚｗが１に等しいかまたは０に等しいかに応じて、その時の規則セグ メント語の読み出しのために必要になる相対アドレスａｄが再書き込みされるか またはされない。このことをセットされたまたはリセットされた書き込み信号ｗ ｒが考慮する。リセットの場合、制御信号ｚｗ＝１によって、次の上昇するマス タ側縁において、アドレスメモリＤＰＲＡＭに次に書き込むべきメモリ領域をア ドレス指定するために、入力計数器が１クロック分だけ増分計数することが保証 される。規則セグメントないし入力変数のセットの処理の終了時に存在する、入 力計数器の計数状態はその都度、信号ｌｓのイネーブル化によって保持素子ＬＡ Ｔに書き込まれる。この値は続くサイクルにおける出力計数器の計数状態に対す る終了マークとして用いら れる。保持素子ＬＡＴの出力信号ｅｅｓは小選択コンパレータＣＯＭＰの第１の 入力側に供給可能であり、第２の入力側には、出力計数器ＣＮＡ＿ａの出力ｃｎ ａが加えられる。条件ｃｎａ＜ｅｅｓの場合、規則セグメントのセットの処理の 段階における規則評価が行われかつ小選択コンパレータＣＯＭＰの出力信号ｓｔ ｏｐ２は零である。ストップ信号ｓｔｏｐ２が１に等しくなる状態で、第１のサ イクルを除くすべてのサイクルにおいて、制御ユニットに、規則セグメントのセ ットの処理が完了したか否かが通報される。これに対して第１の入力変数のすべ ての規則セグメント語が処理されたとき、第１のストップ信号ｓｔｏｐは１に移 行する。ストップ信号は、条件ｃｎａ＝ａｐｅｖが満たされていること、即ち出 力計数器が規則セグメントのセット内でアドレス指定可能な規則セグメント語の 最大数に増分計数したことを指示する。更に、アドレスメモリＤＰＲＡＭにおい てアクセス衝突、同一のアドレスでの同時の読み出しおよび書き込みが生じるこ とはないことを言及しておく。というのも、書き込み信号ｗｒが制御信号ｚｗの 結果として３クロック分遅延されて漸く、読み出された相対アドレスに到達する からである。 第６図には、アドレス形成ユニットＡＤＲの詳細回路が示されている。該回路 において絶対アドレスが次式に従って形成される： adres＝KBD２＋(nev−１)＊apev＋ad このためにアドレス形成ユニットＡＤＲは、計数器ＣＮＴ＿ｆ，減算器ＳＵＢ ，乗算器ＭＵＬＴおよび加算器ＡＤＤおよび任意選択的にＮＯＲ回路ＮＯＲを含 んでいる。計数器ＣＮＴ＿ｆは例えば、ロードイネーブル化信号ｌｏａｄｅｎ＿ ｆが加わっている場合、ロード入力側ｌｏａｄ＿ｆを介して１に予めロード可能 であり、かつ計数器イネーブル化信号ｃｎｔｅｎ＿ｆが加わっている場合計数す る、３ビット順方向計数器から成っている。計数器ＣＮＴ＿ｆはその出力側にて 、減算器ＳＵＢのマイナス入力側に対する信号ｚ１を送出する。減算器ＳＵＢの プラス入力側には、入力変数の数ｎｅｖが供給され、その際数ｎｅｖは例えば同 様に３ビットを有している。減算器ＳＵＢの出力信号は例えば３ビット幅であり かつ乗算器ＭＵＬＴの１つの入力側に供給される。乗算器の別の入力側には、入 力変数の制御セグメント語の数ａｐｅｖに対する６ビット幅の信号が供給される 。乗算器ＭＵＬＴの出力側において、その都度の入力変数の規則セグメント語を 含んでいるメモリ領域のアドレス指定のための相対アドレスａｄが形成されかつ アドレス指定回路ＡＤＤの第１の入力側に供給され、その際相対アドレスａｄａ は例えば８ビットの語長を有している。アドレス指定回路の第２の入力側にはス タートアドレスＫＢＤ２が供給され、アドレス指定回路の第３の入力側にはその 都度の規則セグメント語のアドレス指定のための相対アドレスａｄａが供給され かつその際加算器ＡＤＤの出力側に、例えば１５ビットの語長を有している、知 識ベースメモリＫＢＭのアドレス指定のための絶対アドレスが現れる。計数器Ｃ ＮＴ＿ｆは、それぞれの入力変数のすべての有効な規則セグメント語が処理され かつ選別装置ＳＯＮＡＲにおいてストップ信号ｓｔｏｐ１またはｓｔｏｐ２が１ にセットされる都度、付勢される。 有利には、減算器回路ＳＵＢの出力信号をビット毎に最後の入力変数を確定す るための信号ｌａｓｔに論理結合することができるＮＯＲ回路を設けることがで きる。信号ｌａｓｔが１に等しく、ストップ信号ｓｔｏｐが１に等しいかまたは ストップ信号ｓｔｏｐ２が１に等しい場合、全部でｎｅｖ個の入力変数の処理が 終了する。 本発明の方法では、第１のステップにおいて、それぞれの入力変数に属するメ モリ領域のアドレス指定のための相対アドレスａｄａが次のように発生される。 即ち、第１の入力変数に対して先行する入力変数は存在しないという理由で、第 １の入力変数をアドレス指定し、その都度先行する入力変数の最大入力ポインタ 位置に対する第１の値をすべての規則セグメント語ＲＷ１…ＲＷａｐｅｖの数ａ ｐｅｖに等しくセットし、かつアドレスメモリＤＰＲＡＭにすべての規則セグメ ント語の相対アドレスをロードする。本発明の方法の引き続く第２のステップに おいて、入力ポインタＥＺおよび出力ポインタＡＺは、アドレスメモリのその都 度第１のセル、即ちそれぞれの入力変数の第１の規則セグメントがアドレス指定 されるように、設定される。第３ステップによって、規則セグメント語のアドレ ス指定のためのそれぞれの相対アドレスａｄが、出力ポインタによってアドレス 指定される、アドレスメモリのメモリセルから読み出されかつ引き続いて出力ポ インタ位置がアドレスメモリの１つのセル、即ち１つの規則セグメントだけシフ トされる。第４のステップにおいて、規則セグメント語をアドレス指定するため のそれぞれの相対アドレスａｄ、スタートアドレスＫＢＤ２および相対スタート アドレスａｄａから、それぞれの規則セグメント語の絶対アドレスａｄｒｅｓが 形成され、その際個々の規則セグメントは、それぞれの規則の前件部におけるそ れぞれの入力変数の言語値に対応する。本発明の方法の第５のステップにおいて 、それぞれの規則セグメント語のアドレス指定のためのそれぞれの相対アドレス ａｄが、その都度のアドレス指定された規則セグメント語によって定められた、 それぞれの入力変数に対する条件の少なくとも１つが満たされているときのみ、 アドレスメモリの、入力ポインタによってアドレス指定されるセルに再書き込み されかつ引き続いて入力ポインタ位置がアドレスメモ リの１セル分だけシフトされる。第６のステップにおいて、ステップ３ないし５ が次の時点まで繰り返される。即ち、出力ポインタの値がその都度先行する入力 変数の最大の入力ポインタ位置の値に達しかつそれからその都度先行する入力変 数の最大の入力ポインタ位置のそれぞれの値がその都度最後の実入力ポインタ位 置の値にセットされかつそれぞれの入力変数をアドレス指定するための相対アド レスａｄａが、その都度次の入力変数がアドレス指定されるように高められると きまでである。ステップ２ないし６は、ｎｅｖ個すべての入力変数が処理される まで実施される。

Claims (1)

1. 【特許請求の範囲】 １．第１のステップにおいて、それぞれの入力変数に属するメモリ領域のアド レス指定のための相対アドレス（ａｄａ）を、第１の入力変数がアドレス指定さ れ、その都度先行する入力変数の最大入力ポインタ位置に対する値がすべての規 則セグメント（ＲＷ１…ＲＷａｐｅｖ）の数（ａｐｅｖ）に等しく設定されかつ アドレスメモリ（ＤＰＲＡＭ）にすべての規則セグメント語の相対アドレスがロ ードされるようにして発生し、ここにおいて規則セグメント語は少なくとも１つ の規則セグメントから構成されており、 第２のステップにおいて、入力ポインタ（ＥＺ）および出力ポインタ（ＡＺ）を 、その都度前記アドレスメモリの第１の行がアドレス指定されるようにして調整 設定し、 第３のステップにおいて、規則セグメント語のアドレス指定のためのそれぞれの 相対アドレス（ａｄ）を、前記アドレスメモリの、前記出力ポインタによってア ドレス指定されるメモリセルから読み出しかつ引き続いて前記出力ポインタの位 置を前記アドレスメモリの１セル分だけシフトし、 第４のステップにおいて、規則セグメント語のアドレス指定のためのそれぞれの 相対アドレス（ａｄ）と、スタートアドレス（ＫＢＤ２）と、それぞれの入力変 数の規則セグメント語を含んでいるメモリ領域の相対スタートアドレス（ａｄａ ）とから、それぞれの規則セグメント語の絶対アドレス（ａｄｒｅｓ）を形成し 、ここにおいてそれぞれの規則セグメント語は、それぞれの規則の、それぞれの 規則セグメント語に属する前件部におけるそれぞれの入力変数の言語値に相応し ており、 第５のステップにおいて、規則セグメント語のアドレス指定のためのそれぞれの 相対アドレスを、その都度のアドレス指定された規則セグメント語によって定め られる、それぞれの入力変数に対する条件の少なくとも１つが満たされていると きにのみ、前記アドレスメモリの、前記入力ポインタによってアドレス指定され たセルに再書き込みしかつ引き続いて前記入力ポインタの位置を前記アドレスメ モリの１セル分だけシフトし、 第６のステップにおいて、前記ステップ３ないし５を、前記出力ポインタの値が その都度先行する入力変数の最大の入力ポインタ位置の値に達しかつそれから先 行する入力変数の最大の入力ポインタ位置のその都度の値が前記入力ポインタの 実位置の値に等しく設定されかつそれぞれの入力変数のアドレス指定のための相 対アドレス（ａｄａ）が、その都度次の入力変数がアドレス指定されるように高 められるまで、繰り返しかつ 前記ステップ２ないし６を、すべての（ｎｅｖ個の）入力変数が処理されるまで 、実施する ことを特徴とする方法。 ２．それぞれの規則セグメントに対するそれぞれの相対アドレス（ａｄ）を送 出する選別装置（ＳＯＮＡＲ）が設けられており、該選別装置は、信号がデータ 出力側（Ｄｏｕｔ）において遅延されかつ制御信号（ｚｗ）に依存してデータ入 力側（Ｄｉｎ）に帰還されるアドレスメモリ（ＤＰＲＡＭ）と、出力ポインタに 対する計数器（ＣＮＴ＿ａ）と、入力ポインタに対する計数器（ＣＮＴ＿ｅ）と を有し、 入力変数に対する計数器（ＣＮＴ＿ｆ）を有するアドレス形成ユニット（ＡＤＲ ）が設けられており、該アドレス形成ユニットにおいて、前記相対アドレス（ａ ｄ）と、スタートアドレス（ＫＢＤ２）と、規則セグメント語の数（ａｐｅｖ） と、入力変数の数（ｎｅｖ）とから絶対アドレスが形成可能であり、 前記絶対アドレスによって規則セグメント語をアドレス指定しかつ読み出し可能 である知識ベースメモリ（ＫＢＭ）が設けられており、 規則デコーダ（ＲＤＥＣ）が設けられており、該規則デコーダにおいて、それぞ れの入力変数の言語値に対する番号（ｎｅ）がそれぞれの規則セグメント語の少 なくとも１つの番号（ｒｅ）と比較されかつそれぞれの規則セグメント語のそれ ぞれの番号に対するそれぞ れの的中信号（ｈｉｔ）が形成され、ここにおいて規則セグメントは言語値の番 号に相応しており、かつ更に重要な規則セグメント語を検出するための装置（Ｈ ＩＴＷ）が設けられており、該装置において、それぞれの規則セグメント語の番 号に対する的中信号（ｈｉｔ）に依存して制御信号（ｚｗ）が形成される ことを特徴とする装置。 ３．前記選別装置（ＳＯＮＡＲ）はデュアル・ポートＲＡＭの形のアドレスメ モリ（ＤＰＲＡＭ）を有しており、該アドレスメモリのデータ入力側（Ｄｉｎ） には、それぞれの規則セグメント語に対する相対アドレス（ａｄ）から３つの直 列接続されたレジスタ（ＲＥＧ２…ＲＥＧ４）を通って形成される遅延された相 対アドレス（ａｄｒｖ）が供給され、前記アドレスメモリの入力アドレス入力側 （Ａｉｎ）には、前記入力ポインタに対する計数器（ＣＮＴ＿ｅ）の出力信号（ ｃｎｅ）が供給され、前記アドレスメモリのデータ出力側（Ｄｏｕｔ）は、マル チプレクサ（ＭＵＸ）の零入力側に接続されており、前記アドレスメモリの出力 アドレス入力側（Ａｏｕｔ）には、前記出力ポインタに対する計数器（ＣＮＴ＿ ａ）の出力信号（ｃｎａ）が供給されかつ該出力アドレス入力側は前記マルチプ レクサ（ＭＵＸ）の１入力側に接続されており、該マルチプレクサの出力側は、 それぞれの規則セグメント語に対する前記相対アドレス（ａｄ）を導き、 前記遅延された相対アドレス（ａｄｒｖ）の、前記アドレスメモリ（ＤＰＲＡＭ ）への書き込みを可能にする書き込み信号（ｗｒ）は、前記制御信号（ｚｗ）に 依存して形成され、 一致比較回路（Ｅ）において、前記出力ポインタに対する計数器（ＣＮＴ＿ａ） の出力信号（ｃｎａ）が規則セグメント語の数（ａｐｅｖ）に等しいとき、第１ のストップ信号（ｓｔｏｐ１）が発生され、 入力側に、前記入力ポインタに対する計数器の出力信号（ｃｎｅ）が供給されか つ出力側が、次の入力変数への交代の前のその都度最後の入力ポインタ位置に対 する値に対応する出力信号（ｅｓｓ）を導く保持素子（ＬＡＴ）が設けられてお り、かつ 比較条件ａ＜ｂを有する小選択コンパレータ（ＣＯＭＰ）が設けられており、該 コンパレータのａ入力側には前記保持素子の出力信号（ｅｓｓ）が供給されかつ ｂ入力側には前記出力ポインタに対する計数器（ＣＮＴ＿ａ）の出力信号（ｃｎ ａ）が供給されかつ出力側で第２のストップ信号（ｓｔｏｐ２）雅兄製され、こ れにより、その都度の入力変数が処理されたことが指示される 請求項２記載の装置。 ４．それぞれの入力変数のアドレス指定のためのアドレス形成ユニット（ＡＤ Ｒ）は、計数器（ＣＮＴ ｆ）と、減算回路（ＳＵＢ）と、乗算回路（ＭＵＬＴ ）と、アドレス指定回路（ＡＤＤ）とを有し、 前記減算回路（ＳＵＢ）は被減数として入力変数の数（ｎｅｖ）および減数とし てそれぞれの入力変数の番号付けのための前記計数器（ＣＮＴ ｆ）の出力信号 （ｚｌ）が供給され、 前記乗算回路（ＭＵＬＴ）の第１入力側には前記減算回路（ＳＵＢ）の出力信号 が供給されかつ前記乗算回路（ＭＵＬＴ）の第２入力側には規則セグメント語の 数（ａｐｅｖ）が供給されかつそれらから、それぞれの入力変数の規則セグメン ト語を含んでいるメモリ領域の相対アドレス（ａｄａ）が形成され、かつ 前記アドレス指定回路（ＡＤＤ）には、それぞれの入力変数の規則セグメント語 を含んでいるメモリ領域の相対アドレス（ａｄａ）と、スタートアドレス（ＫＢ Ｄ２）と、規則セグメント語のアドレス指定のための相対アドレス（ａｄ）とが 供給されかつ該アドレス指定回路の出力側出、前記知識ベースメモリ（ＫＢＭ） のアドレス指定のための絶対アドレス（ａｄｒｅｓ）が形成される 請求項３記載の装置。 ５．ＮＯＲ回路（ＮＯＲ）が設けられており、該ＮＯＲ回路のそれぞれの入力 側は、前記減算回路（ＳＵＢ）の出力線に接続されており、該出力線は前記減算 回路の出力側の値の個別ビットを導き、該ＮＯＲ回路の出力側は、最後の入力変 数が存在することを指示す る信号（ｌａｓｔ）を送出する 請求項４記載の装置。 ６．更に重要な規則セグメント語を検出するための装置（ＨＩＴＷ）は、ＯＲ 回路（ＯＲ１）と、レジスタ（ＲＥＧ１）と、規則セグメント語のそれぞれの規 則セグメントに対してＡＮＤ回路（Ａ１…Ａ４）とを含んでおり、 前記ＡＮＤ回路において、先行する入力変数の規則セグメントに対する的中信号 （ｈｉｔｐ（ｌ，ｋ）…ｈｉｔｐ（ｌ，ｋ＋３））と、それぞれの実入力変数の 規則セグメントに対する的中信号（ｈｉｔ（ｌ，ｋ）…ｈｉｔ（ｌ，ｋ＋３）） とから、その都度の実入力変数を除くすべての規則セグメントに対する的中信号 （ｈｉｔｚ）がその都度形成され、 その都度の実入力変数を除く規則セグメントに対する的中信号（ｈｉｔｚ）は書 き込み／読み出しメモリ（ＲＡＭ）のセルに書き込まれかつ次のサイクルにおい てすべての先行する入力変数の的中信号（ｈｉｔｐ）として再び読み出され、該 的中信号は前記選別装置（ＳＯＮＡＲ）において発生される遅延された相対アド レス（ａｄｒｖ）によってアドレス指定され、かつその都度の実入力変数を除く 規則セグメントに対する的中信号（ｈｉｔｚ）はその都度、前記ＯＲ回路（ＯＲ １）の入力側に供給されかつ該ＯＲ回路（ＯＲ１）の出力信号（ｚｗｐ）は前記 レジスタの入力側に供給 されかつ前記制御信号（ｚｗ）が前記レジスタの出力信号を形成する 請求項２から５までのいずれか１項記載の装置。