JPH0936064A - 半導体素子の選択的銅蒸着方法 - Google Patents
半導体素子の選択的銅蒸着方法Info
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Abstract
(57)【要約】
【課題】本発明の目的は、電気化学的方法にて銅をウェ
ーハ上に選択的蒸着し、製造工程を単純化して膜質特性
を向上し得る半導体素子の選択的銅蒸着方法を提供しよ
うとするものである。 【解決手段】ウェーハ上に所定パターンの障壁金属伝導
体を形成し、該障壁金属伝導体上面に電気化学蒸着法に
より銅を直接蒸着し、銅膜内に炭素の含有されない１．
７μΩｃｍ抵抗値の純粋銅膜質を得るようにした半導体
素子の選択的銅蒸着方法が提供される。
ーハ上に選択的蒸着し、製造工程を単純化して膜質特性
を向上し得る半導体素子の選択的銅蒸着方法を提供しよ
うとするものである。 【解決手段】ウェーハ上に所定パターンの障壁金属伝導
体を形成し、該障壁金属伝導体上面に電気化学蒸着法に
より銅を直接蒸着し、銅膜内に炭素の含有されない１．
７μΩｃｍ抵抗値の純粋銅膜質を得るようにした半導体
素子の選択的銅蒸着方法が提供される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の銅蒸着
法に係るもので、詳しくは、電気化学蒸着（ｅｌｅｃｔ
ｒｏｃｈｅｍｉｃａｌ ｄｉｐｏｓｉｔｉｏｎ）法を利
用し、半導体素子のウェーハ上に選択的に銅を蒸着する
方法に関するものである。
法に係るもので、詳しくは、電気化学蒸着（ｅｌｅｃｔ
ｒｏｃｈｅｍｉｃａｌ ｄｉｐｏｓｉｔｉｏｎ）法を利
用し、半導体素子のウェーハ上に選択的に銅を蒸着する
方法に関するものである。
【０００２】
【従来の技術】従来、ＵＬＳＩ素子の金属配線において
は、電子移行（ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ；以
下 ＥＭと称する）特性の優秀なタングステン叉は相対
的電気抵抗の低いアルミニウムが主に用いられていた
が、それらタングステン及びアルミニウムは、１ギガ級
のＤＲＡＭ素子の要求するＥＭ及び電気抵抗を満足させ
ることができないので、代用の金属として銅の研究が活
発に行われている。ところが、銅の配線は、蒸着の際、
用いる前駆物質（ｐｒｅｃｕｒｓｏｒ）、蒸着法、膜質
及びパターンの形成方法について、確実な方法が開発さ
れていない。現在、公知されている蒸着法としては、金
属有機化学蒸着法（ｍｅｔａｌ−ｏｒｇａｎｉｃ ｃｈ
ｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；以
下、ＭＯＣＶＤと称する）が用いられ、前駆物質として
は、ＡｃＡｃ（ａｃｅｔｙｌａｃｅｔｏｎ Ｒ＝Ｒ’＝
ＣＨ3 ）、ｈｆac（１，１，１，５，５，５ｈｅｘａｆ
ｌｕｏｒｏ−ａｃｅｔｙｌａｃｅｔｏｎ Ｒ＝Ｒ＝ＣＦ
3 ）、及びｔｆac（ｔｒｉｆｌｕｏｒｏａｃｅｔｙｌａ
ｃｅｔｏｎ Ｒ＝ＣＦ3 、Ｒ’＝ＣＨ3 ）のオルガノ金
属（ｏｒｇａｎｏ−ｍｅｔａｌ）が用いられる。併し、
該ＭＯＣＶＤ法は、ブランケット蒸着（ｂｌａｎｋｅｔ
ｄｅｐｏｓｉｔｉｏｎ）、膜質及び後続の工程に対し
まだ完全に解決されていないので、実用化には多い課題
を有している。
は、電子移行（ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ；以
下 ＥＭと称する）特性の優秀なタングステン叉は相対
的電気抵抗の低いアルミニウムが主に用いられていた
が、それらタングステン及びアルミニウムは、１ギガ級
のＤＲＡＭ素子の要求するＥＭ及び電気抵抗を満足させ
ることができないので、代用の金属として銅の研究が活
発に行われている。ところが、銅の配線は、蒸着の際、
用いる前駆物質（ｐｒｅｃｕｒｓｏｒ）、蒸着法、膜質
及びパターンの形成方法について、確実な方法が開発さ
れていない。現在、公知されている蒸着法としては、金
属有機化学蒸着法（ｍｅｔａｌ−ｏｒｇａｎｉｃ ｃｈ
ｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；以
下、ＭＯＣＶＤと称する）が用いられ、前駆物質として
は、ＡｃＡｃ（ａｃｅｔｙｌａｃｅｔｏｎ Ｒ＝Ｒ’＝
ＣＨ3 ）、ｈｆac（１，１，１，５，５，５ｈｅｘａｆ
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3 ）、及びｔｆac（ｔｒｉｆｌｕｏｒｏａｃｅｔｙｌａ
ｃｅｔｏｎ Ｒ＝ＣＦ3 、Ｒ’＝ＣＨ3 ）のオルガノ金
属（ｏｒｇａｎｏ−ｍｅｔａｌ）が用いられる。併し、
該ＭＯＣＶＤ法は、ブランケット蒸着（ｂｌａｎｋｅｔ
ｄｅｐｏｓｉｔｉｏｎ）、膜質及び後続の工程に対し
まだ完全に解決されていないので、実用化には多い課題
を有している。
【０００３】そして、従来半導体素子の銅蒸着法とし
て、米国ＩＢＭ社により開発されたダマシーン（ｄａｍ
ａｓｃｅｎｅ ｐｒｏｃｅｓｓ）方法を説明すると次の
ようである。即ち、図３（Ａ）に示したように、ウェー
ハ１上にＩＭＤ（ｉｎｔｅｒｍｅｔａｌｌｉｃ ｄｉｅ
ｌｅｃｔｒｉｃ）の絶縁膜２が蒸着され、該絶縁膜２上
に所定パターンの感光膜３が形成された後、該感光膜３
をマスクとして写真食刻した後、図３（Ｂ）に示したよ
うに絶縁膜２が交互離隔して形成される。次いで、図３
（ｃ）に示したように、それら離隔された絶縁膜２上に
銅４が化学気相蒸着法ＣＶＤによりブランケット蒸着さ
れ、化学及び物理的平坦化（ｃｈｅｍｉｃａｌ ｍｅｃ
ｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；以下ＣＭＰと称
する）を施し、図３（Ｄ）に示したように、絶縁膜２と
銅膜４’とが夫々ウェーハ１上に相互交番して形成され
る。即ち、銅の前駆物質から反応物（ｒｅａｃｔａｎ
ｔ）がチャンバー内に入射されるとき、熱エネルギーに
より銅が前駆物質から分離され、チャンバー内のウェー
ハ上にブランケット蒸着される。
て、米国ＩＢＭ社により開発されたダマシーン（ｄａｍ
ａｓｃｅｎｅ ｐｒｏｃｅｓｓ）方法を説明すると次の
ようである。即ち、図３（Ａ）に示したように、ウェー
ハ１上にＩＭＤ（ｉｎｔｅｒｍｅｔａｌｌｉｃ ｄｉｅ
ｌｅｃｔｒｉｃ）の絶縁膜２が蒸着され、該絶縁膜２上
に所定パターンの感光膜３が形成された後、該感光膜３
をマスクとして写真食刻した後、図３（Ｂ）に示したよ
うに絶縁膜２が交互離隔して形成される。次いで、図３
（ｃ）に示したように、それら離隔された絶縁膜２上に
銅４が化学気相蒸着法ＣＶＤによりブランケット蒸着さ
れ、化学及び物理的平坦化（ｃｈｅｍｉｃａｌ ｍｅｃ
ｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；以下ＣＭＰと称
する）を施し、図３（Ｄ）に示したように、絶縁膜２と
銅膜４’とが夫々ウェーハ１上に相互交番して形成され
る。即ち、銅の前駆物質から反応物（ｒｅａｃｔａｎ
ｔ）がチャンバー内に入射されるとき、熱エネルギーに
より銅が前駆物質から分離され、チャンバー内のウェー
ハ上にブランケット蒸着される。
【０００４】
【発明が解決しようとする課題】然るに、このような従
来半導体素子の銅蒸着法においては、前駆物質内に含ま
れた炭素の結合が破壊され、銅が汚染されるので、蒸着
された銅膜の抵抗は純粋銅の抵抗値１．７μΩｃｍに及
ばないという不都合な点があった。
来半導体素子の銅蒸着法においては、前駆物質内に含ま
れた炭素の結合が破壊され、銅が汚染されるので、蒸着
された銅膜の抵抗は純粋銅の抵抗値１．７μΩｃｍに及
ばないという不都合な点があった。
【０００５】且つ、銅を蒸着した後食刻して次の工程を
行うとき、銅は食刻液のＢＣｌ3叉はＢＣｌ2 と反応し
てＣｕＣｌ2 を生成するが、該ＣｕＣｌ2 は２００℃以
上の温度で昇華するので、所望の銅パターンを得ること
が難しく、ＵＬＳＩのような調密な位相を有する集積素
子には銅蒸着法の適用が極めて難しくなるという不都合
な点があった。
行うとき、銅は食刻液のＢＣｌ3叉はＢＣｌ2 と反応し
てＣｕＣｌ2 を生成するが、該ＣｕＣｌ2 は２００℃以
上の温度で昇華するので、所望の銅パターンを得ること
が難しく、ＵＬＳＩのような調密な位相を有する集積素
子には銅蒸着法の適用が極めて難しくなるという不都合
な点があった。
【０００６】
【課題を解決するための手段】本発明の目的は、電気化
学蒸着法によりウェーハ上面所定部位に選択的に銅を蒸
着し、製造工程を単純化して膜質特性を向上し得る半導
体素子の選択的銅蒸着方法を提供しようとするものであ
る。
学蒸着法によりウェーハ上面所定部位に選択的に銅を蒸
着し、製造工程を単純化して膜質特性を向上し得る半導
体素子の選択的銅蒸着方法を提供しようとするものであ
る。
【０００７】そして、このような本発明の目的は、ウェ
ーハ上に所定パターンの障壁金属膜を形成する工程と、
該障壁金属膜上に電気化学蒸着法により銅を蒸着する工
程と、を順次行う半導体素子の選択的銅蒸着法を提供す
ることにより達成される。
ーハ上に所定パターンの障壁金属膜を形成する工程と、
該障壁金属膜上に電気化学蒸着法により銅を蒸着する工
程と、を順次行う半導体素子の選択的銅蒸着法を提供す
ることにより達成される。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態に対し
図面を用いて説明する。本発明は、ウェーハ上に所定パ
ターンの障壁金属膜（ｂａｒｒｉｅｒ ｍｅｔａｌ）の
伝導体を形成し、該所定パターンの伝導体上面にのみ電
気化学蒸着法により銅を蒸着し、ウエーハ上に銅を選択
的蒸着する方法であって、製造工程を説明すると次のよ
うである。
図面を用いて説明する。本発明は、ウェーハ上に所定パ
ターンの障壁金属膜（ｂａｒｒｉｅｒ ｍｅｔａｌ）の
伝導体を形成し、該所定パターンの伝導体上面にのみ電
気化学蒸着法により銅を蒸着し、ウエーハ上に銅を選択
的蒸着する方法であって、製造工程を説明すると次のよ
うである。
【０００９】即ち、図１（Ａ）に示したように、ウェー
ハ１０内にコンタクトホールを写真食刻法により形成し
た後、Ｔｉｎ叉はＴｉｗのような障壁金属膜１２をブラ
ンケット蒸着し、図１（Ｂ）に示したように、該障壁金
属膜１２上面に所定パターンの感光膜１４を形成し、該
感光膜１４をマスクとして写真食刻を施し交互離隔され
た障壁金属膜１２’を形成する。次いで、該障壁金属膜
１２’上の感光膜１４を除去し、該障壁金属膜１２’上
に銅電解液ｆを利用し電気化学蒸着方法により銅を蒸着
する。
ハ１０内にコンタクトホールを写真食刻法により形成し
た後、Ｔｉｎ叉はＴｉｗのような障壁金属膜１２をブラ
ンケット蒸着し、図１（Ｂ）に示したように、該障壁金
属膜１２上面に所定パターンの感光膜１４を形成し、該
感光膜１４をマスクとして写真食刻を施し交互離隔され
た障壁金属膜１２’を形成する。次いで、該障壁金属膜
１２’上の感光膜１４を除去し、該障壁金属膜１２’上
に銅電解液ｆを利用し電気化学蒸着方法により銅を蒸着
する。
【００１０】この場合、図２に示したように、電解槽ａ
を耐酸性で不電導体のテプロン叉は石英により形成し、
該電解槽ａ内に銅電解液ｆとして１０モル濃度以下のＣ
ｕＳＯ4 にＨ2 ＳＯ4 及び純粋を添加した溶液を充填
し、ウェーハよりも大き銅板をアノードｄとして銅電解
液ｆに侵入し、前記銅電解液ｆ中にウェーハを入れて該
ウェーハをクランプによりカソードｂに連結し、銅の蒸
着量を測定し制御するため基準電極（ｒｅｆｅｒｅｎｃ
ｅ ｅｌｅｃｔｒｏｄｅ）Ｃを銅電解液ｆ中に侵入し、
それらアノードｄ、カソードｂ及び基準電極ｃを電源ｅ
に夫々連結して電圧を印加し、銅電解液ｆ中で銅をウェ
ーハ上面障壁金属膜１２’にのみ選択的蒸着する。この
とき、銅電解液ｆにＨＦを添加すると、事前金属洗い
（ｐｒｅ−ｍｅｔａｌ ｃｌｅａｎｉｎｇ）を施すこと
なく、直ちに銅蒸着を施行することができる。
を耐酸性で不電導体のテプロン叉は石英により形成し、
該電解槽ａ内に銅電解液ｆとして１０モル濃度以下のＣ
ｕＳＯ4 にＨ2 ＳＯ4 及び純粋を添加した溶液を充填
し、ウェーハよりも大き銅板をアノードｄとして銅電解
液ｆに侵入し、前記銅電解液ｆ中にウェーハを入れて該
ウェーハをクランプによりカソードｂに連結し、銅の蒸
着量を測定し制御するため基準電極（ｒｅｆｅｒｅｎｃ
ｅ ｅｌｅｃｔｒｏｄｅ）Ｃを銅電解液ｆ中に侵入し、
それらアノードｄ、カソードｂ及び基準電極ｃを電源ｅ
に夫々連結して電圧を印加し、銅電解液ｆ中で銅をウェ
ーハ上面障壁金属膜１２’にのみ選択的蒸着する。この
とき、銅電解液ｆにＨＦを添加すると、事前金属洗い
（ｐｒｅ−ｍｅｔａｌ ｃｌｅａｎｉｎｇ）を施すこと
なく、直ちに銅蒸着を施行することができる。
【００１１】次いで、前記ウェーハの連結されたカソー
ドｂに（ー）電荷を印加し、銅板のアノードｄには
（＋）電荷を印加すると、ＣｕＳＯ4 ＋Ｈ2 ＳＯ4 ＋Ｄ
Ｉ水の銅電解液ｆからＣｕ2+ 叉はＣｕ+ が電気的に漂
流して拡散され、次式（１）及び（２）に示したように
反応してウェーハ１０上の障壁金属膜１２’上に銅Ｃｕ
１６が蒸着される。
ドｂに（ー）電荷を印加し、銅板のアノードｄには
（＋）電荷を印加すると、ＣｕＳＯ4 ＋Ｈ2 ＳＯ4 ＋Ｄ
Ｉ水の銅電解液ｆからＣｕ2+ 叉はＣｕ+ が電気的に漂
流して拡散され、次式（１）及び（２）に示したように
反応してウェーハ１０上の障壁金属膜１２’上に銅Ｃｕ
１６が蒸着される。
【００１２】Ｃｕ2+２ｅ→Ｃｕ （１） Ｃｕ+ ＋ｅ→Ｃｕ （２） この場合、蒸着される銅Ｃｕ１６の量を前記基準電極ｃ
により測定して電荷量を制御し、銅電解液ｆ中のＣｕイ
オンの反応が進行してＣｕが減少されると、前記アノー
ドｄの銅板からＣｕ→Ｃｕ2+２ｅ叉はＣｕ→Ｃｕ+ ＋ｅ
のような反応により銅が溶解され、該銅電解液ｆ中に侵
入されるようになっている。且つ、前記カソードｂに印
加する（ー）電荷は、基準電極ｃに対しー１０ｖ以下の
電源が供給されるように、前記アノードｄに供給される
電源の絶対値から該カソードｂに供給される電源の絶対
値を引いた値の１０ｖ以下の電荷が供給される。叉、図
１（ｃ）に示したように、前記銅電解液ｆ中の銅Ｃｕ１
６が前記障壁金属膜１２’上に選択的に蒸着されるた
め、従来銅蒸着の際行う別途の食刻工程が省かれる。
により測定して電荷量を制御し、銅電解液ｆ中のＣｕイ
オンの反応が進行してＣｕが減少されると、前記アノー
ドｄの銅板からＣｕ→Ｃｕ2+２ｅ叉はＣｕ→Ｃｕ+ ＋ｅ
のような反応により銅が溶解され、該銅電解液ｆ中に侵
入されるようになっている。且つ、前記カソードｂに印
加する（ー）電荷は、基準電極ｃに対しー１０ｖ以下の
電源が供給されるように、前記アノードｄに供給される
電源の絶対値から該カソードｂに供給される電源の絶対
値を引いた値の１０ｖ以下の電荷が供給される。叉、図
１（ｃ）に示したように、前記銅電解液ｆ中の銅Ｃｕ１
６が前記障壁金属膜１２’上に選択的に蒸着されるた
め、従来銅蒸着の際行う別途の食刻工程が省かれる。
【００１３】次いで、図１（Ｄ）に示したように、それ
ら蒸着された銅Ｃｕ１６を含んだウェーハ１０上面にＩ
ＭＤ膜１８を蒸着し、本発明に係る選択的銅蒸着法を終
了する。
ら蒸着された銅Ｃｕ１６を含んだウェーハ１０上面にＩ
ＭＤ膜１８を蒸着し、本発明に係る選択的銅蒸着法を終
了する。
【００１４】このような本発明に係る半導体素子の選択
的銅蒸着方法は、半導体の配線工程は勿論で、他の工
程、例えば、銅プラグの形成工程にも用いることができ
る。即ち、ウェーハ上の感光膜パターンをマスクとし、
該ウェーハ内にコンタクトホールを形成した後、該感光
膜パターンを除去し、前記ウェーハを前記のＣｕＳＯ 4
＋Ｈ2 ＳＯ4 ＋ＤＩ水＋ＨＦ銅電解液ｆ内に侵入し、シ
リコン部分の自然酸化膜（ｎａｔｉｖｅ ｏｘｉｄｅ）
をＨＦにて除去する（このとき、ＨＦは電解液ｆ中に添
加しなくてもよい）。次いで、前記ウェーハの連結され
たカソードｂには（ー）電荷を印加し、銅板のアノード
ｄには（＋）電荷を印加すると、銅電解液ｆ中に溶解さ
れたＣｕが前記ウェーハのコンタクトホールに蒸着さ
れ、銅プラグが形成される。
的銅蒸着方法は、半導体の配線工程は勿論で、他の工
程、例えば、銅プラグの形成工程にも用いることができ
る。即ち、ウェーハ上の感光膜パターンをマスクとし、
該ウェーハ内にコンタクトホールを形成した後、該感光
膜パターンを除去し、前記ウェーハを前記のＣｕＳＯ 4
＋Ｈ2 ＳＯ4 ＋ＤＩ水＋ＨＦ銅電解液ｆ内に侵入し、シ
リコン部分の自然酸化膜（ｎａｔｉｖｅ ｏｘｉｄｅ）
をＨＦにて除去する（このとき、ＨＦは電解液ｆ中に添
加しなくてもよい）。次いで、前記ウェーハの連結され
たカソードｂには（ー）電荷を印加し、銅板のアノード
ｄには（＋）電荷を印加すると、銅電解液ｆ中に溶解さ
れたＣｕが前記ウェーハのコンタクトホールに蒸着さ
れ、銅プラグが形成される。
【００１５】
【発明の効果】以上説明したように、本発明に係る半導
体素子の選択的銅蒸着方法においては、ウェーハ上面に
所定パターンの障壁金属伝導体を形成し、該伝導体上面
にのみ銅を電気化学蒸着法により直接蒸着するようにな
っているため、銅膜内に炭素が包含されなくなって、
１．７μΩｃｍ抵抗値の純粋銅膜値が得られるという効
果がある。
体素子の選択的銅蒸着方法においては、ウェーハ上面に
所定パターンの障壁金属伝導体を形成し、該伝導体上面
にのみ銅を電気化学蒸着法により直接蒸着するようにな
っているため、銅膜内に炭素が包含されなくなって、
１．７μΩｃｍ抵抗値の純粋銅膜値が得られるという効
果がある。
【００１６】且つ、従来のような銅膜形成後の食刻工程
が省かれるため、製造工程が単純化され原価が低廉にな
るという効果がある。
が省かれるため、製造工程が単純化され原価が低廉にな
るという効果がある。
【００１７】叉、電解液にＨＦを添加すると、事前金属
洗い（ｐｒｅ−ｍｅｔａｌ ｃｌｅａｎｉｎｇ）の工程
が省かれ、製造工程は一層単純化され、原価も一層低廉
になるという効果がある。
洗い（ｐｒｅ−ｍｅｔａｌ ｃｌｅａｎｉｎｇ）の工程
が省かれ、製造工程は一層単純化され、原価も一層低廉
になるという効果がある。
【図１】（Ａ）−（Ｄ）、本発明に係る半導体素子の選
択的銅蒸着方法を用い半導体素子を製造する工程説明図
である。
択的銅蒸着方法を用い半導体素子を製造する工程説明図
である。
【図２】本発明に係る電気化学蒸着法により選択的銅蒸
着を行う作用説明図である。
着を行う作用説明図である。
【図３】（Ａ）−（Ｄ）、従来半導体素子の選択的銅蒸
着法により半導体素子を製造する工程説明図である。
着法により半導体素子を製造する工程説明図である。
１、１０：ウェーハ ２：絶縁膜 ３：感光膜 ４、１６：銅 ４’：銅膜 １２、１２’：障壁金属膜 １４：感光膜 １８：ＩＭＤ(intermetallic dielectric deposition)
膜 ａ：電解槽 ｂ：カソード ｃ：基準電極 ｄ：アノード ｅ：電源 ｆ：銅電解液
膜 ａ：電解槽 ｂ：カソード ｃ：基準電極 ｄ：アノード ｅ：電源 ｆ：銅電解液
Claims (7)
- 【請求項１】半導体素子の選択的銅蒸着方法であって、 ウェーハ上に所定パターンの障壁金属膜を形成する工程
と、該障壁金属膜上に電気化学蒸着法により銅を蒸着す
る工程と、を順次行う半導体素子の選択銅蒸着方法。 - 【請求項２】前記所定パターンの障壁金属膜上に電気化
学蒸着法により銅を蒸着する工程は、電源に連結される
アノード、カソード及び基準電極と、それらアノード、
カソード及び基準電極の侵入される銅電解液とを用い、 前記障壁金属膜の形成されたウェーハを前記銅電解液中
に侵入して該ウェーハに前記カソードを連結し、銅板を
前記銅電解液中に侵入して前記アノードに連結し、それ
らカソードには（ー）電荷を印加しアノードには（＋）
電荷を印加し、銅電解液中の銅を前記所定パターンの障
壁金属膜上に前記基準電極の制御により選択的に蒸着さ
せる請求項１記載の半導体素子の選択的銅蒸着方法。 - 【請求項３】前記所定パターンの障壁金属膜は、ＴｉＮ
及びＴｉＷ中何れ一つを用いて形成される請求項１記載
の半導体素子の選択的銅蒸着方法。 - 【請求項４】前記銅電解液は、ＣｕＳＯ4 ＋Ｈ2 ＳＯ4
＋ＤＩ水の溶液である請求項２記載の半導体素子の選択
的銅蒸着方法。 - 【請求項５】前記銅電解液には、ＨＦが追加含有される
請求項２及び４記載の半導体素子の選択的銅蒸着方法。 - 【請求項６】前記銅電解液は、該銅電解液中のＣｕＳＯ
4 の濃度が１０ｍｏｌ以下である請求項４記載の半導体
素子の選択的銅蒸着方法。 - 【請求項７】前記カソードには、前記基準電極に対しー
１０Ｖ以下の（ー）電荷が印加される請求項２記載の半
導体素子の選択的銅蒸着方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95P21856 | 1995-07-24 | ||
| KR1019950021856A KR0157889B1 (ko) | 1995-07-24 | 1995-07-24 | 선택적 구리 증착방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936064A true JPH0936064A (ja) | 1997-02-07 |
| JP2821869B2 JP2821869B2 (ja) | 1998-11-05 |
Family
ID=19421390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8000925A Expired - Fee Related JP2821869B2 (ja) | 1995-07-24 | 1996-01-08 | 半導体素子の選択的銅蒸着方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5985125A (ja) |
| JP (1) | JP2821869B2 (ja) |
| KR (1) | KR0157889B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008529300A (ja) * | 2005-01-27 | 2008-07-31 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ゲート誘電体上にゲート金属または他の導体材料または半導体材料を電着するための方法（ゲート誘電体貫通電流を用いた電気化学処理によるゲート・スタック技術） |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627539B1 (en) * | 1998-05-29 | 2003-09-30 | Newport Fab, Llc | Method of forming dual-damascene interconnect structures employing low-k dielectric materials |
| US6180526B1 (en) * | 1999-09-17 | 2001-01-30 | Industrial Technology Research Institute | Method for improving conformity of a conductive layer in a semiconductor device |
| US6344125B1 (en) * | 2000-04-06 | 2002-02-05 | International Business Machines Corporation | Pattern-sensitive electrolytic metal plating |
| US6472312B2 (en) * | 2001-01-16 | 2002-10-29 | Taiwan Semiconductor Manufacturing Co., Ltd | Methods for inhibiting microelectronic damascene processing induced low dielectric constant dielectric layer physical degradation |
| JP4471004B2 (ja) * | 2008-01-23 | 2010-06-02 | セイコーエプソン株式会社 | 接合体の形成方法 |
| JP4471003B2 (ja) * | 2008-01-23 | 2010-06-02 | セイコーエプソン株式会社 | 接合体の形成方法 |
| JP4471002B2 (ja) * | 2008-01-23 | 2010-06-02 | セイコーエプソン株式会社 | 接合体の形成方法 |
| US11031517B2 (en) | 2017-11-08 | 2021-06-08 | Korea Institute Of Science And Technology | Method of manufacturing light transmission type compound thin film, compound thin film manufactured therefrom, and solar cell including the same |
| WO2019093558A1 (ko) * | 2017-11-08 | 2019-05-16 | 한국과학기술연구원 | 투광형 화합물 박막 제조 방법, 이로부터 제조된 화합물 박막 및 이러한 화합물 박막을 포함하는 태양 전지 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03244126A (ja) * | 1990-02-22 | 1991-10-30 | Toshiba Corp | 半導体装置の製造方法 |
| JPH05109714A (ja) * | 1991-10-15 | 1993-04-30 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE340392B (ja) * | 1969-05-27 | 1971-11-15 | Asea Ab | |
| JPS5321048A (en) * | 1976-08-10 | 1978-02-27 | Nippon Electric Co | Constant current density plating device |
| US4169018A (en) * | 1978-01-16 | 1979-09-25 | Gould Inc. | Process for electroforming copper foil |
| KR940008327B1 (ko) * | 1991-10-10 | 1994-09-12 | 삼성전자 주식회사 | 반도체 패키지 및 그 실장방법 |
| US5225034A (en) * | 1992-06-04 | 1993-07-06 | Micron Technology, Inc. | Method of chemical mechanical polishing predominantly copper containing metal layers in semiconductor processing |
| US5612254A (en) * | 1992-06-29 | 1997-03-18 | Intel Corporation | Methods of forming an interconnect on a semiconductor substrate |
| US5478773A (en) * | 1994-04-28 | 1995-12-26 | Motorola, Inc. | Method of making an electronic device having an integrated inductor |
-
1995
- 1995-07-24 KR KR1019950021856A patent/KR0157889B1/ko not_active IP Right Cessation
-
1996
- 1996-01-08 JP JP8000925A patent/JP2821869B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-03 US US08/887,652 patent/US5985125A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03244126A (ja) * | 1990-02-22 | 1991-10-30 | Toshiba Corp | 半導体装置の製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2821869B2 (ja) | 1998-11-05 |
| US5985125A (en) | 1999-11-16 |
| KR0157889B1 (ko) | 1999-02-01 |
| KR970008416A (ko) | 1997-02-24 |
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