JPH09331358A - データ通信システム - Google Patents
データ通信システムInfo
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- JPH09331358A JPH09331358A JP8173097A JP17309796A JPH09331358A JP H09331358 A JPH09331358 A JP H09331358A JP 8173097 A JP8173097 A JP 8173097A JP 17309796 A JP17309796 A JP 17309796A JP H09331358 A JPH09331358 A JP H09331358A
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- Japan
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- signal
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- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 入力信号の電圧レベルが安定するまでの時間
とクロック再生時にクロックを引き込む時間によるレス
ポンスの低下を防止する。 【解決手段】 符号化部３７では送信ＮＲＺ符号を送信
クロックＣＫ２に基づいてＨＤＬＣ符号に変換してセレ
クタ３８に印加し、アイドル生成部３９は送信クロック
ＣＫ２に基づいて常時アイドル信号を生成してセレクタ
３８に印加する。セレクタ３８はメインブロック３５か
らの切り替え制御信号に基づいてＨＤＬＣ符号（パケッ
トデータ）が有る期間では符号化部３７からのＨＤＬＣ
符号を選択し、無い区間ではアイドル生成部３９からの
アイドル信号を選択する。
とクロック再生時にクロックを引き込む時間によるレス
ポンスの低下を防止する。 【解決手段】 符号化部３７では送信ＮＲＺ符号を送信
クロックＣＫ２に基づいてＨＤＬＣ符号に変換してセレ
クタ３８に印加し、アイドル生成部３９は送信クロック
ＣＫ２に基づいて常時アイドル信号を生成してセレクタ
３８に印加する。セレクタ３８はメインブロック３５か
らの切り替え制御信号に基づいてＨＤＬＣ符号（パケッ
トデータ）が有る期間では符号化部３７からのＨＤＬＣ
符号を選択し、無い区間ではアイドル生成部３９からの
アイドル信号を選択する。
Description
【０００１】
【発明の属する技術分野】本発明は、端末装置間でパケ
ットデータを送受信するデータ通信システムに関し、特
に各端末装置がパケット信号に基づいてクロックを再生
して送受信を行うデータ通信システムに関する。
ットデータを送受信するデータ通信システムに関し、特
に各端末装置がパケット信号に基づいてクロックを再生
して送受信を行うデータ通信システムに関する。
【０００２】
【従来の技術】一般に、２台以上の端末装置を伝送路を
介して接続し、情報交換を行う種々のデータ通信システ
ムが知られており、この端末装置は全２重方式で送受信
を行う場合にはデータを送信する送信手段と、データを
受信する受信手段を備えている。また、通常、端末装置
の一方を親機と呼び、他方を子機と呼び、親機は情報を
求める側、子機は情報を提供する側のように役割を区別
している。
介して接続し、情報交換を行う種々のデータ通信システ
ムが知られており、この端末装置は全２重方式で送受信
を行う場合にはデータを送信する送信手段と、データを
受信する受信手段を備えている。また、通常、端末装置
の一方を親機と呼び、他方を子機と呼び、親機は情報を
求める側、子機は情報を提供する側のように役割を区別
している。
【０００３】図１１は従来の代表的な親機の構成を示
し、この例の通信方式はＨＤＬＣ（ハイレベル・データ
・リンク・コントロール）方式、伝送路は全２重方式で
ある。なお、ＨＤＬＣのフレームフォーマットは、 ・８ビットの開始フラグ ・８ビットのアドレス部 ・８ビットの制御部 ・任意長の情報部 ・１６ビットのＦＣＳ ・８ビットの終了フラグにより構成され、したがって、
パケット長は可変である。
し、この例の通信方式はＨＤＬＣ（ハイレベル・データ
・リンク・コントロール）方式、伝送路は全２重方式で
ある。なお、ＨＤＬＣのフレームフォーマットは、 ・８ビットの開始フラグ ・８ビットのアドレス部 ・８ビットの制御部 ・任意長の情報部 ・１６ビットのＦＣＳ ・８ビットの終了フラグにより構成され、したがって、
パケット長は可変である。
【０００４】図１１に示すように不図示のセンタから受
信端１を介して入力したＨＤＬＣ符号の信号は、２値化
部２により図１２に示すようにしきい値で２値化され、
この２値化データはクロック再生部３と復号部４に印加
される。クロック再生部３はＰＬＬ回路を有し、２値化
データに基づいてクロック（以下、再生クロック）ＣＫ
を再生して復号部４とメインブロック５に印加する。
信端１を介して入力したＨＤＬＣ符号の信号は、２値化
部２により図１２に示すようにしきい値で２値化され、
この２値化データはクロック再生部３と復号部４に印加
される。クロック再生部３はＰＬＬ回路を有し、２値化
データに基づいてクロック（以下、再生クロック）ＣＫ
を再生して復号部４とメインブロック５に印加する。
【０００５】復号部４からは再生クロックＣＫに同期し
て２値のＨＤＬＣ符号を復号したＮＲＺ符号がメインブ
ロック５に出力され、メインブロック５によりデータが
認識されて送信ＮＲＺ符号（及び再生クロックＣＫ）が
符号化部６に出力される。符号化部６ではこの送信ＮＲ
Ｚ符号を再生クロックＣＫに基づいてＨＤＬＣ符号に変
換して出力制御部７に出力し、出力制御部７ではこのＨ
ＤＬＣ符号の電圧等を制御し、送信端８を介して不図示
の子機に出力する。
て２値のＨＤＬＣ符号を復号したＮＲＺ符号がメインブ
ロック５に出力され、メインブロック５によりデータが
認識されて送信ＮＲＺ符号（及び再生クロックＣＫ）が
符号化部６に出力される。符号化部６ではこの送信ＮＲ
Ｚ符号を再生クロックＣＫに基づいてＨＤＬＣ符号に変
換して出力制御部７に出力し、出力制御部７ではこのＨ
ＤＬＣ符号の電圧等を制御し、送信端８を介して不図示
の子機に出力する。
【０００６】ここで、クロック再生部３では、通常、信
号品質にも依るがＰＬＬ回路によりクロックを引き込む
際に３バイト程度の時間がかかることが知られており、
この引込み時間の間にはクロックが再生されないので、
先頭の３バイト分のデータは復号部４により復号されな
い。そこで、この問題を解決するために通常では、図１
４に示すようにこの部分には、プリアンブルと呼ばれる
送信情報とは無関係なデータを付加することにより、先
頭データが失われても通信に支障がないようにしてい
る。
号品質にも依るがＰＬＬ回路によりクロックを引き込む
際に３バイト程度の時間がかかることが知られており、
この引込み時間の間にはクロックが再生されないので、
先頭の３バイト分のデータは復号部４により復号されな
い。そこで、この問題を解決するために通常では、図１
４に示すようにこの部分には、プリアンブルと呼ばれる
送信情報とは無関係なデータを付加することにより、先
頭データが失われても通信に支障がないようにしてい
る。
【０００７】また、受信端１を介して受信した入力信号
は、図１２に示すように電圧レベルが安定するまである
程度の時間がかかることが知られており、この不安定な
時間の間に２値化部２が固定のしきい値で２値化する
と、図１３に示すようにデューティが乱れた２値化デー
タとなり、この２値化データがクロック再生部３に入力
されるとクロック再生部３の動作が破綻する。そこで、
この問題を解決するために通常では、図１４に示すよう
にこの不安定な時間には入力信号をマスクしてデューテ
ィが安定した後にクロック再生部３に入力するようにし
ている。
は、図１２に示すように電圧レベルが安定するまである
程度の時間がかかることが知られており、この不安定な
時間の間に２値化部２が固定のしきい値で２値化する
と、図１３に示すようにデューティが乱れた２値化デー
タとなり、この２値化データがクロック再生部３に入力
されるとクロック再生部３の動作が破綻する。そこで、
この問題を解決するために通常では、図１４に示すよう
にこの不安定な時間には入力信号をマスクしてデューテ
ィが安定した後にクロック再生部３に入力するようにし
ている。
【０００８】
【発明が解決しようとする課題】ところで、入力信号の
電圧レベルが安定するまで入力信号をマスクすると、プ
リアンブル長も長くする必要がある。パケット長が十分
長い場合にはこのプリアンブル長は誤差といってよく、
データ通信速度への影響は少ない。しかしながら、パケ
ット長が短い場合にはこの長さがデータ通信速度に対し
て致命的となるという問題点がある。例えば親機が子機
に対して子機がデータを保持しているかのみをチェック
する場合、データ長が子機のアドレスを示す１６ビット
と、問い合わせ情報を示す８ビットとＣＲＣの８ビット
よりなるとき（合計４０ビット＝５バイト）、これにプ
リアンブルとして８バイトを付加すると（合計１３バイ
ト）、データ全体の約６１％がプリアンブルとなり、６
１％のレスポンス低下が発生する。
電圧レベルが安定するまで入力信号をマスクすると、プ
リアンブル長も長くする必要がある。パケット長が十分
長い場合にはこのプリアンブル長は誤差といってよく、
データ通信速度への影響は少ない。しかしながら、パケ
ット長が短い場合にはこの長さがデータ通信速度に対し
て致命的となるという問題点がある。例えば親機が子機
に対して子機がデータを保持しているかのみをチェック
する場合、データ長が子機のアドレスを示す１６ビット
と、問い合わせ情報を示す８ビットとＣＲＣの８ビット
よりなるとき（合計４０ビット＝５バイト）、これにプ
リアンブルとして８バイトを付加すると（合計１３バイ
ト）、データ全体の約６１％がプリアンブルとなり、６
１％のレスポンス低下が発生する。
【０００９】本発明は上記問題点に鑑み、入力信号の電
圧レベルが安定するまでの時間とクロック再生時にクロ
ックを引き込む時間によるレスポンスの低下を防止する
ことができるデータ通信システムを提供することを目的
とする。
圧レベルが安定するまでの時間とクロック再生時にクロ
ックを引き込む時間によるレスポンスの低下を防止する
ことができるデータ通信システムを提供することを目的
とする。
【００１０】
【課題を解決するための手段】本発明は上記目的を達成
するために、入力パケット信号に対して、少なくとも入
力パケット信号の電圧レベルが安定するまでの時間とク
ロック再生時にクロックを引き込む時間にパケット信号
に同期したアイドル信号を挿入して送信するようにして
いる。すなわち本発明によれば、第１の端末装置が入力
パケット信号に基づいてクロックを再生して入力パケッ
ト信号を第２の端末装置に送信するデータ通信システム
において、前記第１の端末装置は、前記入力パケット信
号に対して、少なくとも入力パケット信号の電圧レベル
が安定するまでの時間とクロック再生時にクロックを引
き込む時間に前記パケット信号に同期したアイドル信号
を挿入して前記第２の端末装置に送信することを特徴と
するデータ通信システムが提供される。また、前記第２
の端末装置は、前記第１の端末装置から受信したアイド
ル信号及びパケット信号に基づいてクロックを再生し、
この再生クロックに同期して送信パケット信号を前記第
１の端末装置に送信することを特徴とする。
するために、入力パケット信号に対して、少なくとも入
力パケット信号の電圧レベルが安定するまでの時間とク
ロック再生時にクロックを引き込む時間にパケット信号
に同期したアイドル信号を挿入して送信するようにして
いる。すなわち本発明によれば、第１の端末装置が入力
パケット信号に基づいてクロックを再生して入力パケッ
ト信号を第２の端末装置に送信するデータ通信システム
において、前記第１の端末装置は、前記入力パケット信
号に対して、少なくとも入力パケット信号の電圧レベル
が安定するまでの時間とクロック再生時にクロックを引
き込む時間に前記パケット信号に同期したアイドル信号
を挿入して前記第２の端末装置に送信することを特徴と
するデータ通信システムが提供される。また、前記第２
の端末装置は、前記第１の端末装置から受信したアイド
ル信号及びパケット信号に基づいてクロックを再生し、
この再生クロックに同期して送信パケット信号を前記第
１の端末装置に送信することを特徴とする。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は本発明に係るデータ
通信システムの親機の一実施形態を示すブロック図、図
２は図１の親機の送信信号を示す説明図、図３は本発明
に係るデータ通信システムの子機の一実施形態を示すブ
ロック図、図４は図３の子機の受信信号を示す説明図で
ある。
施の形態について説明する。図１は本発明に係るデータ
通信システムの親機の一実施形態を示すブロック図、図
２は図１の親機の送信信号を示す説明図、図３は本発明
に係るデータ通信システムの子機の一実施形態を示すブ
ロック図、図４は図３の子機の受信信号を示す説明図で
ある。
【００１２】このデータ通信システムも同様に、通信方
式はＨＤＬＣ方式、伝送路は全２重方式である。図１に
示す親機３０では、不図示のセンタから受信端３１を介
して入力したＨＤＬＣ符号の信号は、２値化部３２によ
りしきい値で２値化され、この２値化データはクロック
再生部３３と復号部３４に印加される。クロック再生部
３３はＰＬＬ回路を有し、２値化データに基づいてクロ
ック（以下、再生クロック）ＣＫ１を再生して復号部３
４と、メインブロック３５とＦＩＦＯメモリ３６に印加
する。また、送信クロック発生部４０は再生クロックＣ
Ｋ１とは別のクロック（以下、送信クロック）ＣＫ２を
発生し、ＦＩＦＯメモリ３６と、符号化部３７とアイド
ル生成部３９に印加する。なお、メインブロック３５は
コントローラや通信制御部などの親機３０の主要回路を
有する。
式はＨＤＬＣ方式、伝送路は全２重方式である。図１に
示す親機３０では、不図示のセンタから受信端３１を介
して入力したＨＤＬＣ符号の信号は、２値化部３２によ
りしきい値で２値化され、この２値化データはクロック
再生部３３と復号部３４に印加される。クロック再生部
３３はＰＬＬ回路を有し、２値化データに基づいてクロ
ック（以下、再生クロック）ＣＫ１を再生して復号部３
４と、メインブロック３５とＦＩＦＯメモリ３６に印加
する。また、送信クロック発生部４０は再生クロックＣ
Ｋ１とは別のクロック（以下、送信クロック）ＣＫ２を
発生し、ＦＩＦＯメモリ３６と、符号化部３７とアイド
ル生成部３９に印加する。なお、メインブロック３５は
コントローラや通信制御部などの親機３０の主要回路を
有する。
【００１３】復号部３４からは再生クロックＣＫ１に同
期して２値のＨＤＬＣ符号を復号したＮＲＺ符号がメイ
ンブロック３５に出力され、メインブロック３５により
データが認識されて送信ＮＲＺ符号がＦＩＦＯメモリ３
６に印加される。また、メインブロック３５からセレク
タ３８に対して、ＨＤＬＣ符号（パケットデータ）が有
る期間に応じた切り替え制御信号が印加される。ＦＩＦ
Ｏメモリ３６では、メインブロック３５からの送信ＮＲ
Ｚ符号が入力時には再生クロックＣＫ１に基づいて入力
し（図示ＮＲＺ ＩＮ）、また、出力時には送信クロッ
クＣＫ２に基づいて出力されて符号化部３７に印加され
る（図示ＮＲＺ ＯＵＴ）。
期して２値のＨＤＬＣ符号を復号したＮＲＺ符号がメイ
ンブロック３５に出力され、メインブロック３５により
データが認識されて送信ＮＲＺ符号がＦＩＦＯメモリ３
６に印加される。また、メインブロック３５からセレク
タ３８に対して、ＨＤＬＣ符号（パケットデータ）が有
る期間に応じた切り替え制御信号が印加される。ＦＩＦ
Ｏメモリ３６では、メインブロック３５からの送信ＮＲ
Ｚ符号が入力時には再生クロックＣＫ１に基づいて入力
し（図示ＮＲＺ ＩＮ）、また、出力時には送信クロッ
クＣＫ２に基づいて出力されて符号化部３７に印加され
る（図示ＮＲＺ ＯＵＴ）。
【００１４】符号化部３７ではこの送信ＮＲＺ符号を送
信クロックＣＫ２に基づいてＨＤＬＣ符号に変換してセ
レクタ３８に印加する。また、アイドル生成部３９は送
信クロックＣＫ２に基づいて常時アイドル信号を生成し
てセレクタ３８に印加している。セレクタ３８は図２に
示すように、メインブロック３５からの切り替え制御信
号に基づいてＨＤＬＣ符号が有る期間では符号化部３７
からのＨＤＬＣ符号（パケットデータ）を選択し、無い
区間ではアイドル生成部３９からのアイドル信号を選択
する。出力制御部４１ではこのＨＤＬＣ符号又はアイド
ル信号の電圧等を制御し、送信端４２を介して図３に示
す子機６０に出力する。この場合、子機６０に送信され
るＨＤＬＣ符号及びアイドル信号は共に送信クロックＣ
Ｋ２に同期している。
信クロックＣＫ２に基づいてＨＤＬＣ符号に変換してセ
レクタ３８に印加する。また、アイドル生成部３９は送
信クロックＣＫ２に基づいて常時アイドル信号を生成し
てセレクタ３８に印加している。セレクタ３８は図２に
示すように、メインブロック３５からの切り替え制御信
号に基づいてＨＤＬＣ符号が有る期間では符号化部３７
からのＨＤＬＣ符号（パケットデータ）を選択し、無い
区間ではアイドル生成部３９からのアイドル信号を選択
する。出力制御部４１ではこのＨＤＬＣ符号又はアイド
ル信号の電圧等を制御し、送信端４２を介して図３に示
す子機６０に出力する。この場合、子機６０に送信され
るＨＤＬＣ符号及びアイドル信号は共に送信クロックＣ
Ｋ２に同期している。
【００１５】次に、図３を参照して子機６０の構成を説
明する。図１に示す親機３０から伝送路、受信端６１を
介して受信したＨＤＬＣ符号及びアイドル信号は、２値
化部６２によりしきい値で２値化され、この２値化デー
タはクロック再生部６３と復号部６４に印加される。ク
ロック再生部６３はＰＬＬ回路を有し、図４に示すよう
に２値化データに基づいてクロック（以下、再生クロッ
ク）ＣＫ１を再生して復号部６４と、メインブロック６
５と、ＦＩＦＯメモリ６８と符号化部６９に印加する。
また、受信クロック発生部６６は再生クロックＣＫ１と
は別のクロック（以下、受信クロック）ＣＫ２を発生
し、メモリ６７と、ＦＩＦＯメモリ６８に印加する。
明する。図１に示す親機３０から伝送路、受信端６１を
介して受信したＨＤＬＣ符号及びアイドル信号は、２値
化部６２によりしきい値で２値化され、この２値化デー
タはクロック再生部６３と復号部６４に印加される。ク
ロック再生部６３はＰＬＬ回路を有し、図４に示すよう
に２値化データに基づいてクロック（以下、再生クロッ
ク）ＣＫ１を再生して復号部６４と、メインブロック６
５と、ＦＩＦＯメモリ６８と符号化部６９に印加する。
また、受信クロック発生部６６は再生クロックＣＫ１と
は別のクロック（以下、受信クロック）ＣＫ２を発生
し、メモリ６７と、ＦＩＦＯメモリ６８に印加する。
【００１６】復号部６４からは再生クロックＣＫ１に同
期して２値のＨＤＬＣ符号を復号したＮＲＺ符号がメイ
ンブロック６５に出力され、メインブロック６５により
データが認識される。次いでメモリ６７に記憶された送
信ＮＲＺ符号がメインブロック６５の認識結果に応じて
受信クロックＣＫ２に基づいて読み出され、ＦＩＦＯメ
モリ６８に印加される。
期して２値のＨＤＬＣ符号を復号したＮＲＺ符号がメイ
ンブロック６５に出力され、メインブロック６５により
データが認識される。次いでメモリ６７に記憶された送
信ＮＲＺ符号がメインブロック６５の認識結果に応じて
受信クロックＣＫ２に基づいて読み出され、ＦＩＦＯメ
モリ６８に印加される。
【００１７】ＦＩＦＯメモリ６８ではメモリ６７から読
み出された送信ＮＲＺ符号が入力時には受信クロックＣ
Ｋ２に基づいて入力し（図示ＮＲＺ ＩＮ）、また、出
力時には再生クロックＣＫ１に基づいて出力されて符号
化部６９に印加される（図示ＮＲＺ ＯＵＴ）。符号化
部６９ではこの受信ＮＲＺ符号を再生クロックＣＫ１に
基づいてＨＤＬＣ符号に変換して出力制御部７０に出力
し、出力制御部７０ではこのＨＤＬＣ符号の電圧等を制
御し、送信端７１を介して親機３０に出力する。
み出された送信ＮＲＺ符号が入力時には受信クロックＣ
Ｋ２に基づいて入力し（図示ＮＲＺ ＩＮ）、また、出
力時には再生クロックＣＫ１に基づいて出力されて符号
化部６９に印加される（図示ＮＲＺ ＯＵＴ）。符号化
部６９ではこの受信ＮＲＺ符号を再生クロックＣＫ１に
基づいてＨＤＬＣ符号に変換して出力制御部７０に出力
し、出力制御部７０ではこのＨＤＬＣ符号の電圧等を制
御し、送信端７１を介して親機３０に出力する。
【００１８】したがって、上記実施例によれば、アイド
ル信号の間にもクロックを再生することができるので、
再生クロックＣＫ１が途切れることがなくなり、その結
果、先頭データの欠損がなく、また、ＨＤＬＣ方式にあ
っては３バイト程度のプリアンブルを付加する必要がな
いので、親機３０と子機６０の両方のスループットを向
上させることができる。
ル信号の間にもクロックを再生することができるので、
再生クロックＣＫ１が途切れることがなくなり、その結
果、先頭データの欠損がなく、また、ＨＤＬＣ方式にあ
っては３バイト程度のプリアンブルを付加する必要がな
いので、親機３０と子機６０の両方のスループットを向
上させることができる。
【００１９】図５は図１に示す親機の２値化部３２及び
復号部３４の変形例を示し、受信端３１には不図示のセ
ンタから図６に示すようなＨＤＬＣ符号（アナログ信
号）が入力する。また、マイクロコンピュータ（マイコ
ン）５２の動作クロックは送信クロックＣＫ２と同期
し、且つ１８倍以上の周波数であり、１／１６以上に分
周して送信クロックＣＫ２とする。また、マイコン５２
には予めＡ／Ｄコンバータ５１からの入力データＩＮを
保存するためのバッファと、１クロック前の入力データ
ＩＮを保存するためのスタックが設けられ、更に、マイ
コン５２の出力端子はラッチ機能を有する。
復号部３４の変形例を示し、受信端３１には不図示のセ
ンタから図６に示すようなＨＤＬＣ符号（アナログ信
号）が入力する。また、マイクロコンピュータ（マイコ
ン）５２の動作クロックは送信クロックＣＫ２と同期
し、且つ１８倍以上の周波数であり、１／１６以上に分
周して送信クロックＣＫ２とする。また、マイコン５２
には予めＡ／Ｄコンバータ５１からの入力データＩＮを
保存するためのバッファと、１クロック前の入力データ
ＩＮを保存するためのスタックが設けられ、更に、マイ
コン５２の出力端子はラッチ機能を有する。
【００２０】このような構成において、受信端３１に入
力した信号がＡ／Ｄコンバータ５１によりデジタル信号
に変換されてマイコン５２に印加されると、マイコン５
２は図７に示すような処理を行う。すなわち、先ず、バ
ッファ内のデータＩＮをスタックに退避し（ステップＳ
１）、次いで入力データＩＮを取り込んでバッファに格
納する（ステップＳ２）。次いで送信クロックＣＫ２を
取り込み（ステップＳ３）、エッジであるか否かを判別
する（ステップＳ４）。エッジでなければスタックのデ
ータを破棄し（ステップＳ８）、ステップＳ１に戻る。
力した信号がＡ／Ｄコンバータ５１によりデジタル信号
に変換されてマイコン５２に印加されると、マイコン５
２は図７に示すような処理を行う。すなわち、先ず、バ
ッファ内のデータＩＮをスタックに退避し（ステップＳ
１）、次いで入力データＩＮを取り込んでバッファに格
納する（ステップＳ２）。次いで送信クロックＣＫ２を
取り込み（ステップＳ３）、エッジであるか否かを判別
する（ステップＳ４）。エッジでなければスタックのデ
ータを破棄し（ステップＳ８）、ステップＳ１に戻る。
【００２１】他方、エッジであればバッファとスタック
の各データを比較し（ステップＳ５）、バッファ＞スタ
ックの場合すなわち１クロック前より現在のデータＩＮ
が大きい場合にはＨ信号を出力し（ステップＳ６）、他
方、バッファ＞スタックでない場合にはＬ信号を出力す
る（ステップＳ７）。次いでスタックのデータを破棄し
（ステップＳ８）、ステップＳ１に戻る。したがって、
この例によれば、従来例ではマスキングしていた部分を
データとして認識することができるので、スループット
が低下することを防止することができる。
の各データを比較し（ステップＳ５）、バッファ＞スタ
ックの場合すなわち１クロック前より現在のデータＩＮ
が大きい場合にはＨ信号を出力し（ステップＳ６）、他
方、バッファ＞スタックでない場合にはＬ信号を出力す
る（ステップＳ７）。次いでスタックのデータを破棄し
（ステップＳ８）、ステップＳ１に戻る。したがって、
この例によれば、従来例ではマスキングしていた部分を
データとして認識することができるので、スループット
が低下することを防止することができる。
【００２２】図８に示すシステムは１台の親機１００と
４台の子機１０１〜１０４により構成され、親機１００
及び子機１０１〜１０４の構成は同一である。このシス
テムにおいてポーリング方式により親機１００が子機１
０１〜１０４からデータを収集する場合、親機１００が
子機１０１〜１０４に対して、データの有無を問い合わ
せる信号を順次送信すると、子機１０１〜１０４におい
ては図３に示すように、この信号は受信されてメインブ
ロック６５に到達し、再生クロックＣＫ１に同期した送
信信号が親機１００に返信される。この場合、子機１０
１〜１０４の全てが順次返答すると、親機１００の受信
信号は図９に示すように時系列的になる。そして、「デ
ータ有り」を応答した子機に対して親機１００がデータ
送信を順次要求すると、図１０に示すように例えば子機
１０１、１０３、１０４からデータが親機１００に送信
される。
４台の子機１０１〜１０４により構成され、親機１００
及び子機１０１〜１０４の構成は同一である。このシス
テムにおいてポーリング方式により親機１００が子機１
０１〜１０４からデータを収集する場合、親機１００が
子機１０１〜１０４に対して、データの有無を問い合わ
せる信号を順次送信すると、子機１０１〜１０４におい
ては図３に示すように、この信号は受信されてメインブ
ロック６５に到達し、再生クロックＣＫ１に同期した送
信信号が親機１００に返信される。この場合、子機１０
１〜１０４の全てが順次返答すると、親機１００の受信
信号は図９に示すように時系列的になる。そして、「デ
ータ有り」を応答した子機に対して親機１００がデータ
送信を順次要求すると、図１０に示すように例えば子機
１０１、１０３、１０４からデータが親機１００に送信
される。
【００２３】ここで、従来例により親機が子機に対して
送信データの有無を問い合わせた場合、情報量が少ない
のでパケット長が短く、プリアンブル長がレスポンス低
下となるが、本発明によれば全ての子機１０１〜１０４
の再生クロックが親機１００の送信クロックと同期して
いるのでプリアンブル長を短くすることができ、その結
果、レスポンスを改善することができる。例えば従来例
においてクロック再生のために３バイト必要とし、マス
キングによる損失を２バイトとすると、本発明では５バ
イト分プリアンブル長を短くすることができるのでレス
ポンスを３８％改善することができる。また、「データ
有り」を確認した後に送信データを吸い上げる場合にも
同様にレスポンスを改善することができる。
送信データの有無を問い合わせた場合、情報量が少ない
のでパケット長が短く、プリアンブル長がレスポンス低
下となるが、本発明によれば全ての子機１０１〜１０４
の再生クロックが親機１００の送信クロックと同期して
いるのでプリアンブル長を短くすることができ、その結
果、レスポンスを改善することができる。例えば従来例
においてクロック再生のために３バイト必要とし、マス
キングによる損失を２バイトとすると、本発明では５バ
イト分プリアンブル長を短くすることができるのでレス
ポンスを３８％改善することができる。また、「データ
有り」を確認した後に送信データを吸い上げる場合にも
同様にレスポンスを改善することができる。
【００２４】
【発明の効果】以上説明したように本発明によれば、入
力パケット信号に対して、少なくとも入力パケット信号
の電圧レベルが安定するまでの時間とクロック再生時に
クロックを引き込む時間にパケット信号に同期したアイ
ドル信号を挿入して送信するようにしたので、入力信号
の電圧レベルが安定するまでの時間とクロック再生時に
クロックを引き込む時間によるレスポンスの低下を防止
することができる。
力パケット信号に対して、少なくとも入力パケット信号
の電圧レベルが安定するまでの時間とクロック再生時に
クロックを引き込む時間にパケット信号に同期したアイ
ドル信号を挿入して送信するようにしたので、入力信号
の電圧レベルが安定するまでの時間とクロック再生時に
クロックを引き込む時間によるレスポンスの低下を防止
することができる。
【図１】本発明に係るデータ通信システムの親機の一実
施形態を示すブロック図である。
施形態を示すブロック図である。
【図２】図１の親機の送信信号を示す説明図である。
【図３】本発明に係るデータ通信システムの子機の一実
施形態を示すブロック図である。
施形態を示すブロック図である。
【図４】図３の子機の受信信号を示す説明図である。
【図５】第２の実施形態の親機の要部を示すブロック図
である。
である。
【図６】図５の親機の入力信号を示す説明図である。
【図７】図５のマイクロコンピュータの処理を説明する
ためのフローチャートである。
ためのフローチャートである。
【図８】本発明に係るデータ通信システムを示すブロッ
ク図である。
ク図である。
【図９】図８の子機から親機への返信データを示す説明
図である。
図である。
【図１０】図８の子機から親機への他の返信データを示
す説明図である。
す説明図である。
【図１１】従来のデータ通信システムの親機を示すブロ
ック図である。
ック図である。
【図１２】図１１の２値化部の入力信号及びしきい値を
示す波形図である。
示す波形図である。
【図１３】図１１の２値化部の２値化データを示す波形
図である。
図である。
【図１４】図１１の親機の主要信号を示す説明図であ
る。
る。
１，３１，６１ 受信端 ２，３２，６２ ２値化部 ３，３３，６３ クロック再生部 ４，３４，６４ 復号部 ５，３５，６５ メインブロック ６，３７，６９ 符号化部 ７，４１，７０ 出力制御部 ８，４２，７１ 送信端 ３０ 親機 ３６，６８ ＦＩＦＯメモリ ３８ セレクタ ３９ アイドル生成部 ４０ 送信クロック発生部 ５１ Ａ／Ｄコンバータ ５２ マイコン ６０ 子機 ６６ 受信クロック発生部 ６７ メモリ
Claims (2)
- 【請求項１】 第１の端末装置が入力パケット信号に基
づいてクロックを再生して入力パケット信号を第２の端
末装置に送信するデータ通信システムにおいて、 前記第１の端末装置は、前記入力パケット信号に対し
て、少なくとも入力パケット信号の電圧レベルが安定す
るまでの時間とクロック再生時にクロックを引き込む時
間に前記パケット信号に同期したアイドル信号を挿入し
て前記第２の端末装置に送信することを特徴とするデー
タ通信システム。 - 【請求項２】 前記第２の端末装置は、前記第１の端末
装置から受信したアイドル信号及びパケット信号に基づ
いてクロックを再生し、この再生クロックに同期して送
信パケット信号を前記第１の端末装置に送信することを
特徴とする請求項１記載のデータ通信システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8173097A JPH09331358A (ja) | 1996-06-12 | 1996-06-12 | データ通信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8173097A JPH09331358A (ja) | 1996-06-12 | 1996-06-12 | データ通信システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09331358A true JPH09331358A (ja) | 1997-12-22 |
Family
ID=15954139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8173097A Withdrawn JPH09331358A (ja) | 1996-06-12 | 1996-06-12 | データ通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09331358A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013062725A (ja) * | 2011-09-14 | 2013-04-04 | Denso Corp | 通信システム及びトランシーバ |
| WO2014038448A1 (ja) * | 2012-09-04 | 2014-03-13 | シャープ株式会社 | インターフェース回路および表示装置 |
| JP2022078430A (ja) * | 2020-11-13 | 2022-05-25 | 通研電気工業株式会社 | 監視制御システム、監視制御方法、及び、通信アダプタ |
-
1996
- 1996-06-12 JP JP8173097A patent/JPH09331358A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013062725A (ja) * | 2011-09-14 | 2013-04-04 | Denso Corp | 通信システム及びトランシーバ |
| WO2014038448A1 (ja) * | 2012-09-04 | 2014-03-13 | シャープ株式会社 | インターフェース回路および表示装置 |
| JP2022078430A (ja) * | 2020-11-13 | 2022-05-25 | 通研電気工業株式会社 | 監視制御システム、監視制御方法、及び、通信アダプタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |