JPH09330919A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電極配線の太り及び細り並びにこれらに起因
する電極配線の断線を防止することと、トランジスタと
して動作するすべての領域において、ゲート電極の下の
ソース・ドレイン間のチャネル長Ｌのバラツキを防止す
ることが可能な半導体装置及びその製造方法を提供す
る。 【解決手段】 本発明に係る半導体装置においては、素
子間を絶縁分離するために半導体基板３表面近傍に形成
され、上面が前記半導体基板３表面とほぼ同一平面をな
すように平坦化されたフィールド酸化膜１を備えてい
る。また、本発明に係る半導体装置の製造方法において
は、半導体基板表面３近傍にフィールド酸化膜１を形成
する第１の工程と、フィールド酸化膜１が形成された半
導体基板上に、フィールド酸化膜１とエッチングの選択
比がほぼ等しいレジスト膜４を形成する第２の工程と、
フィールド酸化膜１とフィールド酸化膜４の半導体基板
３表面より上部側の凸部とをエッチングにより除去し、
フィールド酸化膜１の上面を平坦化する第３の工程とを
備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に半導体基板上にフィールド酸化膜
が形成される半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】半導体装置においては、集積回路の素子
間を電気的に絶縁分離するために、素子間に厚い酸化
膜、即ち、フィールド酸化膜を形成する。

【０００３】図１１は、フィールド酸化膜を有する従来
の半導体装置の一例の断面構造図である。

【０００４】半導体基板３上にフィールド酸化膜１及び
ゲート酸化膜２が形成され、ゲート酸化膜２上の所定位
置に第１層電極配線であるゲート電極５が形成されてい
る。フィールド酸化膜１及びゲート酸化膜２、ゲート電
極５が形成された半導体基板３上の全面に層間絶縁膜６
が形成され、層間絶縁膜６上の所定位置に第２層電極配
線７が形成されている。

【０００５】この半導体装置の構造は、以下のような製
造工程によって得ることができる。

【０００６】最初に、半導体基板３上に熱酸化等によっ
てフィールド酸化膜１を形成した後、酸化工程、イオン
注入工程等の工程を経てゲート酸化膜２を形成する。

【０００７】フィールド酸化膜１及びゲート酸化膜２が
形成された半導体基板３上に、ゲート電極形成材料層を
堆積し、当該ゲート電極形成材料層上にフォトレジスト
膜を形成する。このフォトレジスト膜をフォトマスクを
用いて露光して現像し、上記ゲート電極形成材料層にエ
ッチングを施した後、上記フォトレジスト膜を除去して
第１層電極配線であるゲート電極５を形成する。フィー
ルド酸化膜１及びゲート酸化膜２、ゲート電極５が形成
された半導体基板３上の全面に層間絶縁膜６を堆積して
形成し、さらに、層間絶縁膜６上に第２層電極配線７を
形成して、図１１の半導体装置の構造が得られる。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置においては、フィールド酸化膜１の
形状に起因して以下のような構造上の不良が発生すると
いう問題点があった。以下、この問題点について説明す
る。

【０００９】図１２及び図１３は、図１１の従来の半導
体装置における一製造工程の平面図及び断面構造図であ
り、具体的には、図１２が、フィールド酸化膜１及びゲ
ート酸化膜２が形成された半導体基板３上にゲート電極
形成材料層５及びフォトレジスト膜８が形成された状態
における平面図、図１３が図１２の線ＥＦに沿った断面
図である。

【００１０】上述のように、半導体基板３上のフィール
ド酸化膜１及びゲート酸化膜２上にゲート電極形成材料
層５を堆積し、このゲート電極形成材料層５上にフォト
レジスト膜８を形成した後、フォトマスクを用いてフォ
トレジスト膜８の露光が行われる。

【００１１】ところが、その露光の際に、フィールド酸
化膜１の半導体基板表面より上部側の凸部のうち端部か
ら所定距離に含まれる周縁部の傾斜部分、いわゆるバー
ズビークの部分からの反射光によって、ゲート電極が形
成される予定の部分上のフォトレジスト膜８の露光の精
度が劣化し、図１２に示されるように、フォトレジスト
膜８に太り部分９や細り部分１０が発生する。その結
果、図１２の太り部分９及び細り部分１０を有するフォ
トレジスト膜８を用いたエッチングにより形成されたゲ
ート電極５にも、同様な形状の太り部分及び細り部分が
発生する。

【００１２】特に、ゲート電極５の細りは、フィールド
酸化膜１上にゲート電極を形成する場合に発生する。こ
れは、図１２におけるフォトレジスト膜８に細り１０が
発生することに起因するが、フォトレジスト膜８に細り
１０が発生する原因は、上述のように、フィールド酸化
膜１のバーズビークの部分からの反射光によるもののほ
か、図１３に示されるように、フィールド酸化膜１上の
フォトレジスト膜８の厚さ１１が、ゲート酸化膜２上の
フォトレジスト膜８の厚さ１２より薄く形成されるため
である。集積回路の微細化が進めば、フィールド酸化膜
１上のゲート電極５の細りは、当該部分におけるゲート
電極５の断線の発生原因ともなる。

【００１３】図１４は、フィールド酸化膜の端部からの
一定距離ごとにゲート電極幅を測定した結果を示したグ
ラフである。

【００１４】フィールド酸化膜の端部からの距離が２．
０μｍの位置におけるゲート電極幅は約０．４６μｍで
あるのに対し、フィールド酸化膜の端部からの距離が
０．５〜０．７μｍの位置におけるゲート電極幅は約
０．５２μｍと、約０．０６μｍも太くなっていること
が分かる。

【００１５】ゲート酸化膜２上のゲート電極５の太り又
は細りは、ゲート電極５の下のソース・ドレイン間のチ
ャネル長Ｌのばらつきの原因となり、その結果、半導体
装置の完成品の動作速度の範囲、即ち、スピード収率の
ばらつき等の問題が発生する。

【００１６】またさらに、図１１における第２層電極配
線７の形成のためのフォトレジスト膜の露光、及び第２
層電極配線材料のエッチングにおいても、第２層電極配
線材料の下地の平坦性が悪いため、露光及びエッチング
の誤差の許容範囲が非常に狭い。従って、寸法ばらつき
や不十分なエッチングに起因して電極配線同士の短絡も
発生し得る。

【００１７】本発明は上記問題点に鑑みてなされたもの
で、その目的は、電極配線の太り及び細り並びにこれら
に起因する電極配線の断線を防止することが可能な半導
体装置及びその製造方法を提供することである。

【００１８】

【課題を解決するための手段】本発明に係る半導体装置
によれば、素子間を絶縁分離するために半導体基板表面
近傍に形成され、上面が半導体基板表面とほぼ同一平面
をなすように平坦化されたフィールド酸化膜を備えたの
で、フォトレジスト膜の露光の際、フィールド酸化膜の
バーズビークの部分からの反射光による露光精度の劣化
が防止され、フォトレジスト膜に太り部分や細り部分が
発生するのを防止し、ゲート電極においても、太り部分
及び細り部分の発生を防止することができる。また、フ
ィールド酸化膜の平坦化により、露光及びエッチングの
誤差の許容範囲の広くなるため、ゲート電極の断線及び
短絡を防止することができる。さらに、トランジスタと
して動作するすべての領域においてゲート電極の下のソ
ース・ドレイン間のチャネル長Ｌを均一化することがで
き、その結果、半導体装置の完成品の動作速度の範囲、
即ち、スピード収率も均一化することができる。

【００１９】素子間を絶縁分離するために半導体基板表
面近傍に形成され、半導体基板表面より上部側の凸部の
うち端部から所定距離に含まれる周縁部の傾斜部分が除
去されたフィールド酸化膜を備えたので、フォトレジス
ト膜の露光の際、フィールド酸化膜のバーズビークの部
分からの反射光による露光精度の劣化が防止され、フォ
トレジスト膜に太り部分や細り部分が発生するのを防止
し、ゲート電極においても、太り部分及び細り部分の発
生を防止することができる。従って、トランジスタとし
て動作するすべての領域においてゲート電極の下のソー
ス・ドレイン間のチャネル長Ｌを均一化することがで
き、その結果、半導体装置の完成品の動作速度の範囲、
即ち、スピード収率も均一化することができる。

【００２０】本発明に係る半導体装置の製造方法によれ
ば、半導体基板表面近傍にフィールド酸化膜を形成する
第１の工程と、フィールド酸化膜が形成された半導体基
板上に、フィールド酸化膜とエッチングの選択比がほぼ
等しいレジスト膜を形成する第２の工程と、フィールド
酸化膜とフィールド酸化膜の半導体基板表面より上部側
の凸部とをエッチングにより除去し、フィールド酸化膜
の上面を平坦化する第３の工程とを備えたので、フォト
レジスト膜の露光の際、フィールド酸化膜のバーズビー
クの部分からの反射光による露光精度の劣化が防止さ
れ、フォトレジスト膜に太り部分や細り部分が発生する
のを防止し、ゲート電極においても、太り部分及び細り
部分の発生を防止することができる。また、フィールド
酸化膜の平坦化により、露光及びエッチングの誤差の許
容範囲の広くなるため、ゲート電極の断線及び短絡を防
止することができる。さらに、トランジスタとして動作
するすべての領域においてゲート電極の下のソース・ド
レイン間のチャネル長Ｌを均一化することができ、その
結果、半導体装置の完成品の動作速度の範囲、即ち、ス
ピード収率も均一化することができる。

【００２１】半導体基板表面近傍にフィールド酸化膜を
形成する第１の工程と、フィールド酸化膜上の端部から
所定距離に含まれる周縁部の傾斜部分以外のフィールド
酸化膜上の部分にレジスト膜を形成する第２の工程と、
フィールド酸化膜の半導体基板表面より上部側の凸部の
うち端部から所定距離に含まれる周縁部の傾斜部分をエ
ッチングにより除去する第３の工程と、レジスト膜を除
去する第４の工程とを備えたので、フォトレジスト膜の
露光の際、フィールド酸化膜のバーズビークの部分から
の反射光による露光精度の劣化が防止され、フォトレジ
スト膜に太り部分や細り部分が発生するのを防止し、ゲ
ート電極においても、太り部分及び細り部分の発生を防
止することができる。従って、トランジスタとして動作
するすべての領域においてゲート電極の下のソース・ド
レイン間のチャネル長Ｌを均一化することができ、その
結果、半導体装置の完成品の動作速度の範囲、即ち、ス
ピード収率も均一化することができる。

【００２２】

【発明の実施の形態】以下、本発明に係る半導体装置及
びその製造方法について、図面を参照しながら説明す
る。

【００２３】図１は、本発明の第１の実施の形態に係る
半導体装置の断面構造図である。

【００２４】半導体基板３上にフィールド酸化膜１及び
ゲート酸化膜２が形成されているが、フィールド酸化膜
１は、その上面がゲート酸化膜２の上面とほぼ同一の平
面をなすように平坦化されている。ゲート酸化膜２上の
所定位置には、第１層電極配線であるゲート電極５が形
成されている。フィールド酸化膜１及びゲート酸化膜
２、ゲート電極５が形成された半導体基板３上の全面に
層間絶縁膜６が形成され、層間絶縁膜６上の所定位置に
第２層電極配線７が形成されている。

【００２５】以下、本発明の第１の実施の形態に係る半
導体装置の構造を得るための製造方法について説明す
る。

【００２６】図２乃至図４は、本発明の第１の実施の形
態に係る半導体装置の製造方法におけるフィールド酸化
膜１の平坦化のための各工程における断面構造図であ
る。

【００２７】最初に、図２に示されるように、半導体基
板３上に熱酸化等によってフィールド酸化膜１を形成し
た後、酸化工程、イオン注入工程等の工程を経て酸化膜
２ａを形成する。

【００２８】酸化膜２ａ形成後、図３に示されるよう
に、エッチングの選択比がフィールド酸化膜１と同等の
レジスト膜４を形成し、エッチングを行う。フィールド
酸化膜１とレジスト膜４とはエッチングの選択比が同等
なので、フィールド酸化膜１とレジスト膜４とは同じ速
度でエッチングされる。

【００２９】図４に示されるように、フィールド酸化膜
１と酸化膜２ａとは等しい高さにエッチングされる。以
上のように、フィールド酸化膜１上部の凸部は除去さ
れ、フィールド酸化膜１は平坦化される。

【００３０】その後、さらに、エッチングにより酸化膜
２ａをフィールド酸化膜１の上面近傍部分とともに除去
し、ゲート酸化膜２を形成する。

【００３１】再び、図１に戻って、以下は従来の半導体
装置と同様の工程により、半導体装置が製造される。

【００３２】フィールド酸化膜１及びゲート酸化膜２が
形成された半導体基板３上に、ゲート電極形成材料層を
堆積し、当該ゲート電極形成材料層上にフォトレジスト
膜を形成する。このフォトレジスト膜をフォトマスクを
用いて露光して現像し、上記ゲート電極形成材料層にエ
ッチングを施した後、上記フォトレジスト膜を除去して
ゲート電極５を形成する。フィールド酸化膜１及びゲー
ト酸化膜２、ゲート電極５が形成された半導体基板３上
の全面に層間絶縁膜６を堆積して形成し、さらに、層間
絶縁膜６上に第２層電極配線７を形成して、図１の本発
明の第１の実施の形態に係る半導体装置の構造が得られ
る。

【００３３】図５及び図６は、図１の本発明の第１の実
施の形態に係る半導体装置における一製造工程の平面図
及び断面構造図であり、具体的には、図５が、フィール
ド酸化膜１及びゲート酸化膜２が形成された半導体基板
３上にゲート電極形成材料層５及びフォトレジスト膜８
が形成された状態における平面図、図６が、図５の線Ａ
Ｂに沿った断面図である。

【００３４】上述のように、半導体基板３上のフィール
ド酸化膜１及びゲート酸化膜２上にゲート電極形成材料
層５を堆積し、このゲート電極形成材料層５上にフォト
レジスト膜８を形成した後、フォトマスクを用いてフォ
トレジスト膜８の露光が行われる。

【００３５】ここで、本発明の第１の実施の形態に係る
半導体装置においては、フィールド酸化膜１はゲート酸
化膜２と等しい高さに平坦化され、ほぼ同一の平面をな
しているので、その上のゲート電極形成材料層５及びフ
ォトレジスト膜８も、凹凸を生ずることなくほぼ平坦に
形成される。

【００３６】従って、フォトレジスト膜８の露光の際、
フィールド酸化膜１の半導体基板３表面より上部側の凸
部のうち端部から所定距離に含まれる周縁部の傾斜部
分、いわゆるバーズビークの部分からの反射光による露
光精度の劣化が防止され、フォトレジスト膜８に太り部
分や細り部分が発生するのを防止し、その結果、フォト
レジスト膜８をマスク材として、エッチングを施したゲ
ート電極５においても、太り部分及び細り部分の発生を
防止することができる。また、フィールド酸化膜１の平
坦化により、露光及びエッチングの誤差の許容範囲の広
くなるため、ゲート電極５の断線及び短絡を防止するこ
とができる。さらに、トランジスタとして動作するすべ
ての領域においてゲート電極５の下のソース・ドレイン
間のチャネル長Ｌを均一化することができ、その結果、
半導体装置の完成品の動作速度の範囲、即ち、スピード
収率も均一化することができる。

【００３７】図７及び図８は、本発明の第２の実施の形
態に係る半導体装置における一製造工程の平面図及び断
面構造図であり、具体的には、図７が、フィールド酸化
膜１及びゲート酸化膜２が形成された半導体基板３上に
ゲート電極形成材料層５及びフォトレジスト膜８が形成
された状態における平面図、図８が、図７の線ＣＤに沿
った断面図である。

【００３８】本発明の第２の実施の形態に係る半導体装
置の構造は、フォトレジスト膜８の露光時におけるフィ
ールド酸化膜１のバーズビーク部分からの反射光による
露光精度の劣化を防止するため、フィールド酸化膜１上
部の凸部のうちバーズビーク部分、即ち、フィールド酸
化膜１の半導体基板３表面より上部側の凸部のうち端部
から所定距離に含まれる周縁部の傾斜部分のみを除去し
た構造となっている。

【００３９】以下、本発明の第２の実施の形態に係る半
導体装置の構造を得るための製造方法について説明す
る。

【００４０】図９及び図１０は、本発明の第２の実施の
形態に係る半導体装置の製造方法におけるフィールド酸
化膜１上部の凸部のうちバーズビーク部分を除去するた
めの各工程における断面構造図である。

【００４１】最初に、半導体基板３上に形成されたフィ
ールド酸化膜１及び酸化膜２ａ上にフォトレジスト膜を
形成し、所定のフォトマスクを用いて露光、現像を行
い、図９に示されるように、半導体基板３上に形成され
たフィールド酸化膜１及び酸化膜２ａ上の部分のうち、
フィールド酸化膜１上部の凸部のバーズビーク部分以外
の部分上にレジスト４ａを形成する。

【００４２】次に、この半導体基板３上面にエッチング
を施すと、図１１に示されるように、フィールド酸化膜
１上部の凸部のバーズビーク部分及び酸化膜２ａが除去
される。除去するバーズビーク部分は、バーズビークに
よる傾斜部分の全部又は一部、即ち、露光精度の劣化を
防止するに十分なだけの部分である。具体的には、フィ
ールド酸化膜１の端部から０．３μｍ程度までの部分を
取り除くと良い。

【００４３】その後は、従来の半導体装置と同様の工程
により、半導体装置が製造される。即ち、ゲート酸化膜
を形成し、フィールド酸化膜１及びゲート酸化膜が形成
された半導体基板３上に、ゲート電極形成材料層を堆積
し、当該ゲート電極形成材料層上にフォトレジスト膜を
形成する。このフォトレジスト膜をフォトマスクを用い
て露光して現像し、上記ゲート電極形成材料層にエッチ
ングを施した後、上記フォトレジスト膜を除去してゲー
ト電極を形成する。フィールド酸化膜１及びゲート酸化
膜、ゲート電極が形成された半導体基板３上の全面に層
間絶縁膜を堆積して形成し、さらに、層間絶縁膜上に第
２層電極配線を形成して、本発明の第２の実施の形態に
係る半導体装置の構造が得られる。

【００４４】図７及び図８における符号１３は、フィー
ルド酸化膜のバーズビーク部分が除去された部位を示し
ている。

【００４５】フィールド酸化膜１の半導体基板３表面よ
り上部側の凸部のうち端部から所定距離に含まれる周縁
部の傾斜部分、いわゆるバーズビーク部分を除去するこ
とによって、フォトレジスト膜８の露光の際、フィール
ド酸化膜１のバーズビークの部分からの反射光による露
光精度の劣化が防止され、フォトレジスト膜８に太り部
分や細り部分が発生するのを防止し、その結果、フォト
レジスト膜８をマスク材として、エッチングを施したゲ
ート電極５においても、太り部分及び細り部分の発生を
防止することができる。従って、トランジスタとして動
作するすべての領域においてゲート電極５の下のソース
・ドレイン間のチャネル長Ｌを均一化することができ、
その結果、半導体装置の完成品の動作速度の範囲、即
ち、スピード収率も均一化することができる。

【００４６】

【発明の効果】本発明に係る半導体装置によれば、素子
間を絶縁分離するために半導体基板表面近傍に形成さ
れ、上面が半導体基板表面とほぼ同一平面をなすように
平坦化されたフィールド酸化膜を備えたので、フォトレ
ジスト膜の露光の際、フィールド酸化膜のバーズビーク
の部分からの反射光による露光精度の劣化が防止され、
フォトレジスト膜に太り部分や細り部分が発生するのを
防止し、ゲート電極においても、太り部分及び細り部分
の発生を防止することができる。また、フィールド酸化
膜の平坦化により、露光及びエッチングの誤差の許容範
囲の広くなるため、ゲート電極の断線及び短絡を防止す
ることができる。さらに、トランジスタとして動作する
すべての領域においてゲート電極の下のソース・ドレイ
ン間のチャネル長Ｌを均一化することができ、その結
果、半導体装置の完成品の動作速度の範囲、即ち、スピ
ード収率も均一化することができる。

【００４７】また、素子間を絶縁分離するために半導体
基板表面近傍に形成され、半導体基板表面より上部側の
凸部のうち端部から所定距離に含まれる周縁部の傾斜部
分が除去されたフィールド酸化膜を備えた場合にも、ほ
ぼ同様の効果を得ることができる。

【００４８】本発明に係る半導体装置の製造方法によれ
ば、半導体基板表面近傍にフィールド酸化膜を形成する
第１の工程と、フィールド酸化膜が形成された半導体基
板上に、フィールド酸化膜とエッチングの選択比がほぼ
等しいレジスト膜を形成する第２の工程と、フィールド
酸化膜とフィールド酸化膜の半導体基板表面より上部側
の凸部とをエッチングにより除去し、フィールド酸化膜
の上面を平坦化する第３の工程とを備えたので、フォト
レジスト膜の露光の際、フィールド酸化膜のバーズビー
クの部分からの反射光による露光精度の劣化が防止さ
れ、フォトレジスト膜に太り部分や細り部分が発生する
のを防止し、ゲート電極においても、太り部分及び細り
部分の発生を防止することができる。また、フィールド
酸化膜の平坦化により、露光及びエッチングの誤差の許
容範囲の広くなるため、ゲート電極の断線及び短絡を防
止することができる。さらに、トランジスタとして動作
するすべての領域においてゲート電極の下のソース・ド
レイン間のチャネル長Ｌを均一化することができ、その
結果、半導体装置の完成品の動作速度の範囲、即ち、ス
ピード収率も均一化することができる。

【００４９】また、半導体基板表面近傍にフィールド酸
化膜を形成する第１の工程と、フィールド酸化膜上の端
部から所定距離に含まれる周縁部の傾斜部分以外のフィ
ールド酸化膜上の部分にレジスト膜を形成する第２の工
程と、フィールド酸化膜の半導体基板表面より上部側の
凸部のうち端部から所定距離に含まれる周縁部の傾斜部
分をエッチングにより除去する第３の工程と、レジスト
膜を除去する第４の工程とを備えた場合にも、ほぼ同様
の効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置の
断面構造図。

【図２】本発明の第１の実施の形態に係る半導体装置の
製造方法におけるフィールド酸化膜１の平坦化のための
一工程における断面構造図。

【図３】本発明の第１の実施の形態に係る半導体装置の
製造方法におけるフィールド酸化膜１の平坦化のための
一工程における断面構造図。

【図４】本発明の第１の実施の形態に係る半導体装置の
製造方法におけるフィールド酸化膜１の平坦化のための
一工程における断面構造図。

【図５】本発明の第１の実施の形態に係る半導体装置に
おける一製造工程の平面図。

【図６】本発明の第１の実施の形態に係る半導体装置に
おける一製造工程の断面構造図。

【図７】本発明の第２の実施の形態に係る半導体装置に
おける一製造工程の平面図。

【図８】本発明の第２の実施の形態に係る半導体装置に
おける一製造工程の断面構造図。

【図９】本発明の第２の実施の形態に係る半導体装置の
製造方法におけるフィールド酸化膜１上部の凸部のうち
バーズビーク部分を除去するための一工程における断面
構造図。

【図１０】本発明の第２の実施の形態に係る半導体装置
の製造方法におけるフィールド酸化膜１上部の凸部のう
ちバーズビーク部分を除去するための一工程における断
面構造図。

【図１１】フィールド酸化膜を有する従来の半導体装置
の一例の断面構造図。

【図１２】従来の半導体装置における一製造工程の平面
図。

【図１３】従来の半導体装置における一製造工程の断面
構造図。

【図１４】フィールド酸化膜の端部からの一定距離ごと
にゲート電極幅を測定した結果を示したグラフ。

【符号の説明】

１ フィールド酸化膜 ２ ゲート酸化膜 ２ａ 酸化膜 ３ 半導体基板 ４、４ａ レジスト膜 ５ ゲート電極（第１層電極配線） ６ 層間絶縁膜 ７ 第２層電極配線 ８ フォトレジスト膜 ９ 太り部分 １０ 細り部分 １１、１２ フォトレジスト膜の厚さ １３ フィールド酸化膜上部の凸部のうちバーズビーク
部分を除去した部分

Claims (10)

【特許請求の範囲】
1. 【請求項１】素子間を絶縁分離するために半導体基板表
   面近傍に形成され、上面が前記半導体基板表面とほぼ同
   一平面をなすように平坦化されたフィールド酸化膜を備
   えたことを特徴とする半導体装置。
2. 【請求項２】素子間を絶縁分離するために半導体基板表
   面近傍に形成され、前記半導体基板表面より上部側の凸
   部のうち端部から所定距離に含まれる周縁部の傾斜部分
   が除去されたフィールド酸化膜を備えたことを特徴とす
   る半導体装置。
3. 【請求項３】半導体基板と、 素子間を絶縁分離するために前記半導体基板表面近傍に
   形成され、上面が前記半導体基板表面とほぼ同一平面を
   なすように平坦化されたフィールド酸化膜と、 前記フィールド酸化膜が形成された前記半導体基板上に
   形成されたゲート酸化膜と、 前記ゲート酸化膜上に配設された第１層電極配線と、 前記フィールド酸化膜及び前記ゲート酸化膜並びに前記
   第１層電極配線が形成された前記半導体基板上に形成さ
   れた層間絶縁膜と、 前記層間絶縁膜上に配設された第２層電極配線とを備え
   たことを特徴とする半導体装置。
4. 【請求項４】半導体基板と、 素子間を絶縁分離するために前記半導体基板表面近傍に
   形成され、前記半導体基板表面より上部側の凸部のうち
   端部から所定距離に含まれる周縁部の傾斜部分が除去さ
   れたフィールド酸化膜と、 前記フィールド酸化膜が形成された前記半導体基板上に
   形成されたゲート酸化膜と、 前記ゲート酸化膜上に配設された第１層電極配線と、 前記フィールド酸化膜及び前記ゲート酸化膜並びに前記
   第１層電極配線が形成された前記半導体基板上に形成さ
   れた層間絶縁膜と、 前記層間絶縁膜上に配設された第２層電極配線とを備え
   たことを特徴とする半導体装置。
5. 【請求項５】請求項２又は４のいずれかに記載の半導体
   装置において、前記所定距離は約０．３μｍであること
   を特徴とする半導体装置。
6. 【請求項６】半導体基板表面近傍にフィールド酸化膜を
   形成する第１の工程と、 前記フィールド酸化膜が形成された半導体基板上に、前
   記フィールド酸化膜とエッチングの選択比がほぼ等しい
   レジスト膜を形成する第２の工程と、 前記フィールド酸化膜と前記フィールド酸化膜の前記半
   導体基板表面より上部側の凸部とをエッチングにより除
   去し、前記フィールド酸化膜の上面を平坦化する第３の
   工程とを備えたことを特徴とする半導体装置の製造方
   法。
7. 【請求項７】半導体基板表面近傍にフィールド酸化膜を
   形成する第１の工程と、 前記フィールド酸化膜上の端部から所定距離に含まれる
   周縁部の傾斜部分以外の前記フィールド酸化膜上の部分
   にレジスト膜を形成する第２の工程と、 前記フィールド酸化膜の前記半導体基板表面より上部側
   の凸部のうち前記端部から所定距離に含まれる周縁部の
   傾斜部分をエッチングにより除去する第３の工程と、 前記レジスト膜を除去する第４の工程とを備えたことを
   特徴とする半導体装置の製造方法。
8. 【請求項８】半導体基板表面近傍にフィールド酸化膜を
   形成する第１の工程と、 前記フィールド酸化膜が形成された半導体基板上に、前
   記フィールド酸化膜とエッチングの選択比がほぼ等しい
   レジスト膜を形成する第２の工程と、 前記フィールド酸化膜と前記フィールド酸化膜の前記半
   導体基板表面より上部側の凸部とをエッチングにより除
   去し、前記フィールド酸化膜の上面を平坦化する第３の
   工程と、 前記フィールド酸化膜が形成された前記半導体基板上に
   ゲート酸化膜を形成する第４の工程と、 前記ゲート酸化膜上に第１層電極配線を配設する第５の
   工程と、 前記フィールド酸化膜及び前記ゲート酸化膜並びに前記
   第１層電極配線が形成された前記半導体基板上に層間絶
   縁膜を形成する第６の工程と、 前記層間絶縁膜上に第２層電極配線を配設する第７の工
   程とを備えたことを特徴とする半導体装置の製造方法。
9. 【請求項９】半導体基板表面近傍にフィールド酸化膜を
   形成する第１の工程と、 前記フィールド酸化膜上の端部から所定距離に含まれる
   周縁部の傾斜部分以外の前記フィールド酸化膜上の部分
   にレジスト膜を形成する第２の工程と、 前記フィールド酸化膜の前記半導体基板表面より上部側
   の凸部のうち前記端部から所定距離に含まれる周縁部の
   傾斜部分をエッチングにより除去する第３の工程と、 前記レジスト膜を除去する第４の工程と、 前記フィールド酸化膜が形成された前記半導体基板上に
   ゲート酸化膜を形成する第５の工程と、 前記ゲート酸化膜上に第１層電極配線を配設する第６の
   工程と、 前記フィールド酸化膜及び前記ゲート酸化膜並びに前記
   第１層電極配線が形成された前記半導体基板上に層間絶
   縁膜を形成する第７の工程と、 前記層間絶縁膜上に第２層電極配線を配設する第８の工
   程とを備えたことを特徴とする半導体装置の製造方法。
10. 【請求項１０】請求項７又は９のいずれかに記載の半導
    体装置の製造方法において、前記所定距離は約０．３μ
    ｍであることを特徴とする半導体装置の製造方法。