JPH09321694A - 間欠受信装置 - Google Patents

間欠受信装置

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JPH09321694A
JPH09321694A JP8136266A JP13626696A JPH09321694A JP H09321694 A JPH09321694 A JP H09321694A JP 8136266 A JP8136266 A JP 8136266A JP 13626696 A JP13626696 A JP 13626696A JP H09321694 A JPH09321694 A JP H09321694A
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Abstract

(57)【要約】 【課題】 間欠受信の非受信時に発振させる発振回路の
発振周波数を再生クロックと同一の発振周波数にして、
消費電力の低減を図る。 【解決手段】 受信キャリアより再生クロックを再生す
るクロック再生回路２と、再生クロックと同一周波数の
発振回路４と、発振回路４の出力クロックをリファレン
スとし、再生クロックのＮ倍の発振周波数を有するＰＬ
Ｌ回路３と、再生クロックと発振回路４の出力クロック
との位相差を検出する位相差検出回路５と、位相差検出
回路５の位相差情報を記憶するメモリ回路６と、メモリ
回路６の位相情報の保持および読み出しを制御し、ＰＬ
Ｌ回路３の電源のＯＮ、ＯＦＦを制御し、発振回路４の
出力クロックとメモリ回路６の位相差情報によりクロッ
ク再生回路２へのビット同期タイミングを与える制御回
路７とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ディジタル受信機
の間欠受信装置に関し、特に、受信キャリアの受信、非
受信を交互に繰り返す間欠受信装置に関する。
【０００２】
【従来の技術】従来のディジタル受信機の間欠受信装置
について図３を参照して説明する。図３において、受信
キャリア入力端子８から入力された受信キャリアは、検
波回路１およびクロック再生回路２に入力される。クロ
ック再生回路２は、受信キャリアより再生クロックを再
生する。また、検波回路１は、再生クロックを検波タイ
ミングとして受信データおよびクロックをそれぞれ受信
データ出力端子９および受信クロック出力端子１０に出
力する。そして、従来の間欠受信装置では、クロック再
生回路２より出力される再生クロックのＮ倍の発振周波
数を有する発振回路１１を、間欠受信の非受信時も含め
常時発振させることによってクロック再生回路の同期保
持を行っていた。
【０００３】
【発明が解決しようとする課題】上述したように、この
従来の間欠受信装置では、間欠受信の非受信時にビット
同期保持を行う時に、再生クロックのＮ倍（通常３２倍
〜３００倍）の発振回路を発振させる必要があり、その
ため発振回路およびその周辺回路は、周波数が高くなる
ほど消費電流が増加してしまうという問題があった。
【０００４】本発明の目的は、このような問題を解決す
ることにあり、間欠受信の非受信時に発振させるクロッ
クの発振周波数を再生クロックと同一の発振周波数（Ｎ
＝１）にして、消費電力の低減を図るディジタル受信機
の間欠受信装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の間欠受信装置
は、間欠受信の非受信時に再生クロックと同一の発振周
波数を有する発振回路を発振させてビット同期保持を行
うことを特徴としている。
【０００６】具体的には、再生クロックと同一の発振周
波数の発振回路と、発振回路の出力クロックをリファレ
ンスとし、かつ再生クロックのＮ倍の発振周波数を有す
るＰＬＬ回路と、再生クロックと発振回路の出力クロッ
クとの位相差を検出する位相差検出回路と、位相差検出
回路の位相差情報を記憶するメモリ回路と、メモリ回路
の位相情報の保持および読み出しを制御し、ＰＬＬ回路
の電源のＯＮ、ＯＦＦを制御し、発振回路の出力クロッ
クとメモリ回路の位相差情報とによりクロック再生回路
へのビット同期タイミングを与える制御回路とを有して
いる。
【０００７】間欠受信の受信時には、クロック再生回路
の再生クロックは常に受信キャリアに同期している。こ
こでクロック再生回路は、再生クロックと同一の発振周
波数を有する発振回路をリファレンスとし、かつ再生ク
ロックのＮ倍の発振周波数で発振するＰＬＬ回路よりク
ロックの供給を受けている。この時、位相差検出回路
は、再生クロックと発振回路の出力クロックとの位相差
情報を出力している。
【０００８】ここで、制御回路は、非受信状態になる直
前にメモリ回路に位相差検出回路からの位相差情報を記
憶させると共に、再生クロックのＮ倍で発振しているＰ
ＬＬ回路の電源をＯＦＦにする。そして、次に受信状態
になる直前にＰＬＬ回路の電源をＯＮにし、発振回路の
出力クロックとメモリ回路に記憶されている位相差情報
より、非受信になる直前の再生クロックの位相状態とな
るタイミングをクロック再生回路へ与える。
【０００９】
【発明の実施の形態】次に、本発明の実施の態様につい
て図面を参照して詳細に説明する。
【００１０】図１は、本発明の間欠受信装置の一実施例
を示すブロック図である。図１において、受信キャリア
入力端子８から入力された受信キャリアｆR は、検波回
路１およびクロック再生回路２に入力される。クロック
再生回路２は、受信キャリアより再生クロックｆBTR を
再生する。また、検波回路１は、再生クロックｆBTRを
検波タイミングとして受信データおよびクロックをそれ
ぞれ受信データ出力端子９および受信クロック出力端子
１０に出力する。
【００１１】一方、発振回路４の出力である発振周波数
ｆREF （ｆBTR と同一の周波数）は、ＰＬＬ回路３にリ
ファレンスクロックとして供給される。ここでＰＬＬ回
路３は、ｆBTR のＮ倍の発振周波数を有し、その出力は
クロック再生回路２にクロックとして供給される。
【００１２】また、位相差検出回路５は、クロック再生
回路２より出力される再生クロックｆBTR および発振回
路４より出力されるリファレンスクロックｆREF との位
相差を検出し、メモリ回路６に位相差情報を出力する。
制御回路７は、メモリ回路６に対し、位相差情報の記憶
および読み出しを制御し、その位相差情報と発振回路４
の出力クロックからクロック再生回路２へのタイミング
を制御する。
【００１３】次に、本発明の実施例の動作について、図
２のタイムチャートを参照して詳細に説明する。
【００１４】まず、制御回路７はＰＬＬ回路３の電源制
御を行い、間欠受信の受信時には電源ＯＮでＰＬＬ回路
３は発振状態となり、また、非受信時には電源ＯＦＦで
ＰＬＬ回路３は発振停止状態となる。加えて、電源ＯＮ
時には周波数の収束時間ｔを考慮して受信時の時間ｔ前
に電源をＯＮにする。
【００１５】ここで、受信終了の直前に制御回路７は、
ｆBTR とｆREF の位相差情報Δφをメモリ回路６に記憶
させ、その後ＰＬＬ回路３の電源をＯＦＦにする。そし
て、非受信から受信になる直前に時間ｔを考慮してＰＬ
Ｌ回路３の電源をＯＮにする。同時に制御回路７は、メ
モリ回路６より位相差情報Δφを読み取り、更に発振回
路４の出力クロックｆREF より非受信時の直前の再生ク
ロックｆBTR の位相状態を作り出して、クロック再生回
路２にそのタイミングを与える。ここでクロック再生回
路２は、そのタイミングを基に動作するため、非受信時
にクロック再生回路２の同期保持が可能となる。
【００１６】
【発明の効果】以上説明したように本発明は、間欠受信
の非受信時に、発振周波数の高い発振回路の電源をＯＦ
Ｆにして、より発振周波数の低い発振回路を発振させて
同期保持を行うので、消費電流を低減することができ
る。
【図面の簡単な説明】
【図１】本発明の間欠受信装置の一実施例を示すブロッ
ク図である。
【図２】本発明の間欠受信装置の一実施例の動作を示す
タイムチャートである。
【図３】従来の間欠受信装置を示すブロック図である。
【符号の説明】
１ 検波回路 ２ クロック再生回路 ３ ＰＬＬ回路 ４ 発振回路 ５ 位相差検出回路 ６ メモリ回路 ７ 制御回路 ８ 受信キャリア入力端子 ９ 受信データ出力端子 １０ 受信クロック出力端子 １１ 発振回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】間欠受信の非受信時に再生クロックと同一
    の発振周波数を有する発振回路を発振させてビット同期
    保持を行うことを特徴とする間欠受信装置。
  2. 【請求項２】受信キャリアより再生クロックを再生する
    クロック再生回路と、 前記再生クロックと同一の発振周波数の発振回路と、 発振回路の出力クロックをリファレンスとし、かつ再生
    クロックのＮ倍の発振周波数を有するＰＬＬ回路と、 前記再生クロックと前記発振回路の出力クロックとの位
    相差を検出する位相差検出回路と、 位相差検出回路の位相差情報を記憶するメモリ回路と、 メモリ回路の位相情報の保持および読み出しを制御し、
    前記ＰＬＬ回路の電源のＯＮ、ＯＦＦを制御し、前記発
    振回路の出力クロックと前記メモリ回路の位相差情報と
    により前記クロック再生回路へのビット同期タイミング
    を与える制御回路と、を有することを特徴とする間欠受
    信装置。
  3. 【請求項３】前記制御回路は、非受信時になる直前に前
    記メモリ回路に前記位相差検出回路からの位相差情報を
    記憶させると共に前記ＰＬＬ回路の電源をＯＦＦにし、
    次に受信状態になる直前にＰＬＬ回路の電源をＯＮに
    し、前記発振回路の出力クロックと前記メモリ回路に記
    憶されている位相差情報より、非受信になる直前の再生
    クロックの位相状態となるタイミングを前記クロック再
    生回路へ与えることを特徴とする請求項２記載の間欠受
    信装置。
  4. 【請求項４】前記ＰＬＬ回路は、間欠受信の受信時に電
    源ＯＮとなるときに、周波数の収束時間を考慮して間欠
    受信の受信時よりも収束時間前に電源ＯＮとなることを
    特徴とする請求項２または３記載の間欠受信装置。
  5. 【請求項５】ディジタル受信機に用いられることを特徴
    とする請求項１〜４のいずかに記載の間欠受信装置。
  6. 【請求項６】ディジタル携帯電話機に用いられることを
    特徴とする請求項１〜４のいずれかに記載の間欠受信装
    置。
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