JPH02294123A - エラスティックバッファ回路 - Google Patents
エラスティックバッファ回路Info
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- JPH02294123A JPH02294123A JP1115732A JP11573289A JPH02294123A JP H02294123 A JPH02294123 A JP H02294123A JP 1115732 A JP1115732 A JP 1115732A JP 11573289 A JP11573289 A JP 11573289A JP H02294123 A JPH02294123 A JP H02294123A
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- 238000013500 data storage Methods 0.000 claims abstract description 15
- 230000008929 regeneration Effects 0.000 claims description 5
- 238000011069 regeneration method Methods 0.000 claims description 5
- 238000011084 recovery Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
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- Engineering & Computer Science (AREA)
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- Computer Networks & Wireless Communication (AREA)
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- Radio Relay Systems (AREA)
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- Synchronisation In Digital Transmission Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は時分割多元接続（ＴＤＭＡ）方式の衛星通信受
信装置に用いられるエラスティックバッファ回路に関す
る． 〔従来の技術〕 ＴＤＭＡ方式の衛星通信受信装置には、衛星からのバー
スト状データ信号と地上通信系とのタイミングを調整す
るためにエラスティックバッファ回路が用いられる． 第２図は従来のエラスティックバッファ回路の一例のブ
ロック図である．同期符号検出回路１は復調器から受信
バースト信号１０及び受信再生クロック信号１１を受信
し、受信バースト信号１０に含まれるバースト同期符号
を検出して検出信号１２を出力する．データ記憶回路２
はこの検出信号１２を受け、バースト同期符号に続いて
送られてくるデータ信号の記憶を開始する．データ記憶
回路２に記憶されたデータ信号は、地上通信系からの読
出し開始信号１３によって読出１−が開始され、読出し
クロック信号１４により出力データ信号１５として出力
される。なお、遅延回路３は同期符号検出回路１におけ
る時間遅延を補償するために設けられている。
信装置に用いられるエラスティックバッファ回路に関す
る． 〔従来の技術〕 ＴＤＭＡ方式の衛星通信受信装置には、衛星からのバー
スト状データ信号と地上通信系とのタイミングを調整す
るためにエラスティックバッファ回路が用いられる． 第２図は従来のエラスティックバッファ回路の一例のブ
ロック図である．同期符号検出回路１は復調器から受信
バースト信号１０及び受信再生クロック信号１１を受信
し、受信バースト信号１０に含まれるバースト同期符号
を検出して検出信号１２を出力する．データ記憶回路２
はこの検出信号１２を受け、バースト同期符号に続いて
送られてくるデータ信号の記憶を開始する．データ記憶
回路２に記憶されたデータ信号は、地上通信系からの読
出し開始信号１３によって読出１−が開始され、読出し
クロック信号１４により出力データ信号１５として出力
される。なお、遅延回路３は同期符号検出回路１におけ
る時間遅延を補償するために設けられている。
上述した従来のエラステイックバッファ回路では、デー
タ記憶回路２への書込みクロック信号として復調器から
の受信再生クロック信号１１を使用しているため、衛星
からの受信電波が弱くてクロック信号が欠落するクロツ
クスリップ現象が発生すると、データ信号の書込みが実
施されない．従って、クロック信号が回復して次の書込
みが行われるときに、データ記憶回路２上のデータ信号
の書込み位置がずれ、クロックスリップ発生以降のすべ
てのデータがビットずれのため誤りとなりバースト誤り
を引き起こす欠点がある．本発明の目的は、クロックス
リップが発生してもバースト誤りを発生しないエラステ
ィックバッファ回路を提供することである。
タ記憶回路２への書込みクロック信号として復調器から
の受信再生クロック信号１１を使用しているため、衛星
からの受信電波が弱くてクロック信号が欠落するクロツ
クスリップ現象が発生すると、データ信号の書込みが実
施されない．従って、クロック信号が回復して次の書込
みが行われるときに、データ記憶回路２上のデータ信号
の書込み位置がずれ、クロックスリップ発生以降のすべ
てのデータがビットずれのため誤りとなりバースト誤り
を引き起こす欠点がある．本発明の目的は、クロックス
リップが発生してもバースト誤りを発生しないエラステ
ィックバッファ回路を提供することである。
本発明のエラステイックバツファ回路は、受信バースト
信号中のバースト同期符号を検出し検出信号を出力する
同期符号検出回路と、前記検出信号により動作を開始し
前記バースト同期符号に続くデータ信号を一時記憶する
データ記憶回路とを有し、時分割多元接続方式の衛星通
信系と地上通信系との間のタイミング調整を行うエラス
テイツクバッファ回路において、受信クロツク周波数の
Ｎ倍（Ｎ≧２の整数）の周波数のクロツク信号を発生す
る安定な発振器と、この発振器の周波数をＮ分周し前記
検出信号で位相が決定される第２のクロック信号を発生
するクロック再生回路とを備え、前記第２のクロツク信
号を前記データ記憶回路の書込みクロック信号として前
記データ信号を記憶するよう構成されている。
信号中のバースト同期符号を検出し検出信号を出力する
同期符号検出回路と、前記検出信号により動作を開始し
前記バースト同期符号に続くデータ信号を一時記憶する
データ記憶回路とを有し、時分割多元接続方式の衛星通
信系と地上通信系との間のタイミング調整を行うエラス
テイツクバッファ回路において、受信クロツク周波数の
Ｎ倍（Ｎ≧２の整数）の周波数のクロツク信号を発生す
る安定な発振器と、この発振器の周波数をＮ分周し前記
検出信号で位相が決定される第２のクロック信号を発生
するクロック再生回路とを備え、前記第２のクロツク信
号を前記データ記憶回路の書込みクロック信号として前
記データ信号を記憶するよう構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
本実施例のエラスティックバッファ回路は、同期符号検
出回路１と、データ記憶回路２と、遅延回路３と、受信
クロック周波数のＮ倍の周波数のクロック信号１６を発
生する安定な発振器４と、発振器４の出力をＮ分周し同
期符号検出回路１からの検出信号１２により分周位相が
決定される第２のクロック信号１７を発生するクロック
再生回路５と、遅延回路３からのデータ信号を第２のク
ロック信号１７でリタイミングする位相同期回路６とを
備え、データ記憶回路２は第２のクロック信号１７を書
込みクロック信号としてデータ信号を記憶するように構
成されている。
出回路１と、データ記憶回路２と、遅延回路３と、受信
クロック周波数のＮ倍の周波数のクロック信号１６を発
生する安定な発振器４と、発振器４の出力をＮ分周し同
期符号検出回路１からの検出信号１２により分周位相が
決定される第２のクロック信号１７を発生するクロック
再生回路５と、遅延回路３からのデータ信号を第２のク
ロック信号１７でリタイミングする位相同期回路６とを
備え、データ記憶回路２は第２のクロック信号１７を書
込みクロック信号としてデータ信号を記憶するように構
成されている。
発振器４で発生したＮ倍周波数のクロック信号１６をク
ロック再生回路５でＮ分周すると、受信再生クロック信
号１１と同一周波数のクロック信号を発生するが、その
位相はＮ通りあって確定しない。そこで同期符号検出回
路１からの検出信号１２を基準として位相を決定する。
ロック再生回路５でＮ分周すると、受信再生クロック信
号１１と同一周波数のクロック信号を発生するが、その
位相はＮ通りあって確定しない。そこで同期符号検出回
路１からの検出信号１２を基準として位相を決定する。
これによりＮ通りの位相のうち、例えば検出信号１２の
立上り直後の位相の第２のクロツク信号１７が発生され
る。データ記憶回路２はこの第２のクロック信号１７に
よりデータ信号を記憶する． 位相同期回路６は、データ記憶回路２における書込み動
作が確実に行われるよう、遅延回路３の出力のデータ信
号のタイミングを再調整する回路であり、Ｎが大きい場
合には無くても差し支えない 以上の構成によれば、受信電波の減衰によりクロックス
リップが発生しても、書込みクロツクが欠落することが
ないので、その時点のデータ信号は誤りとなるかもしれ
ないが、次のデータ信号の書込み位置がずれることはな
いのでバースト誤りは発生しない。
立上り直後の位相の第２のクロツク信号１７が発生され
る。データ記憶回路２はこの第２のクロック信号１７に
よりデータ信号を記憶する． 位相同期回路６は、データ記憶回路２における書込み動
作が確実に行われるよう、遅延回路３の出力のデータ信
号のタイミングを再調整する回路であり、Ｎが大きい場
合には無くても差し支えない 以上の構成によれば、受信電波の減衰によりクロックス
リップが発生しても、書込みクロツクが欠落することが
ないので、その時点のデータ信号は誤りとなるかもしれ
ないが、次のデータ信号の書込み位置がずれることはな
いのでバースト誤りは発生しない。
以上詳細に説明したように、本発明は、受信クロック周
波数のＮ倍の安定な発振器の出力を分周して連続した第
２のクロツク信号を発生させ、この第２のクロック信号
でデータ信号の書込みを行うため、受信再生クロック信
号に夕ロックスリップが発生しても、ビットずれを生ず
ることがないので、バースト誤りが発生しないという効
果がある．
波数のＮ倍の安定な発振器の出力を分周して連続した第
２のクロツク信号を発生させ、この第２のクロック信号
でデータ信号の書込みを行うため、受信再生クロック信
号に夕ロックスリップが発生しても、ビットずれを生ず
ることがないので、バースト誤りが発生しないという効
果がある．
第１図は本発明の一実施例のブロック図、第２図は従来
のエラスティックバッファ回路の一例のブロック図であ
る． １・・・・・・同期符号検出回路、２・・・・・・デー
タ記憶回路、３・・・・・・遅延回路、４・・・・・・
発振器、５・・・・・−クロック再生回路、６・・・・
・・位相同期回路。
のエラスティックバッファ回路の一例のブロック図であ
る． １・・・・・・同期符号検出回路、２・・・・・・デー
タ記憶回路、３・・・・・・遅延回路、４・・・・・・
発振器、５・・・・・−クロック再生回路、６・・・・
・・位相同期回路。
Claims (1)
- 受信バースト信号中のバースト同期符号を検出し検出信
号を出力する同期符号検出回路と、前記検出信号により
動作を開始し前記バースト同期符号に続くデータ信号を
一時記憶するデータ記憶回路とを有し、時分割多元接続
方式の衛星通信系と地上通信系との間のタイミング調整
を行うエラスティックバッファ回路において、受信クロ
ック周波数のＮ倍（Ｎ≧２の整数）の周波数のクロック
信号を発生する安定な発振器と、この発振器の周波数を
Ｎ分周し前記検出信号で位相が決定される第２のクロッ
ク信号を発生するクロック再生回路とを備え、前記第２
のクロック信号を前記データ記憶回路の書込みクロック
信号として前記データ信号を記憶することを特徴とする
エラスティックバッファ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115732A JP2566459B2 (ja) | 1989-05-08 | 1989-05-08 | エラスティックバッファ回路 |
| CA002016255A CA2016255C (en) | 1989-05-08 | 1990-05-08 | Elastic buffer circuit |
| US07/520,667 US5077761A (en) | 1989-05-08 | 1990-05-08 | Elastic buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115732A JP2566459B2 (ja) | 1989-05-08 | 1989-05-08 | エラスティックバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02294123A true JPH02294123A (ja) | 1990-12-05 |
| JP2566459B2 JP2566459B2 (ja) | 1996-12-25 |
Family
ID=14669725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1115732A Expired - Fee Related JP2566459B2 (ja) | 1989-05-08 | 1989-05-08 | エラスティックバッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5077761A (ja) |
| JP (1) | JP2566459B2 (ja) |
| CA (1) | CA2016255C (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2669798B1 (fr) * | 1990-11-23 | 1994-09-16 | Lmt Radio Professionelle | Dispositif pour la transmission d'informations synchrones par un reseau asynchrone, notamment un reseau atm. |
| JPH04286233A (ja) * | 1991-03-14 | 1992-10-12 | Nec Corp | スタッフ同期回路 |
| SE470502B (sv) * | 1992-10-26 | 1994-06-06 | Ericsson Telefon Ab L M | Förfarande och anordning för att minimera en faslägesskillnad mellan två dataströmmar före omkoppling |
| US5602880A (en) * | 1993-06-02 | 1997-02-11 | Alcatel Network Systems | Method and system for minimizing resynchronization delays in digital microwave radio systems |
| KR0177733B1 (ko) * | 1994-08-26 | 1999-05-15 | 정장호 | 데이타 전송장치의 클럭동기 회로 |
| US5640523A (en) * | 1994-09-02 | 1997-06-17 | Cypress Semiconductor Corporation | Method and apparatus for a pulsed tri-state phase detector for reduced jitter clock recovery |
| US5757872A (en) * | 1994-11-30 | 1998-05-26 | Lucent Technologies Inc. | Clock recovery circuit |
| US6298073B1 (en) * | 1998-06-26 | 2001-10-02 | Lefever Ronald Stanton | Method using elastic buffering for equalizing transmission delays in a non-earth-synchronous multiple satellite data transmission system |
| CN1245829C (zh) * | 2001-06-05 | 2006-03-15 | Lg电子株式会社 | 无线发送/接收装置和方法 |
| JP3798292B2 (ja) * | 2001-10-31 | 2006-07-19 | 富士通株式会社 | データ同期化回路及び通信インターフェース回路 |
| US7123675B2 (en) * | 2002-09-25 | 2006-10-17 | Lucent Technologies Inc. | Clock, data and time recovery using bit-resolved timing registers |
| US7372928B1 (en) | 2002-11-15 | 2008-05-13 | Cypress Semiconductor Corporation | Method and system of cycle slip framing in a deserializer |
| US7154249B2 (en) * | 2005-02-17 | 2006-12-26 | Teleflex Canada Incorporated | Energy discharge apparatus |
| US7685454B2 (en) * | 2006-07-12 | 2010-03-23 | Agere Systems Inc. | Signal buffering and retiming circuit for multiple memories |
| US20150318982A1 (en) | 2014-05-05 | 2015-11-05 | Andrew M. Kowalevicz | Method and system for non-persistent communication |
| US9674804B2 (en) * | 2014-12-29 | 2017-06-06 | Hughes Network Systems, Llc | Apparatus and method for synchronizing communication between systems with different clock rates |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1195899A (en) * | 1967-11-21 | 1970-06-24 | Mini Of Technology | Improvements in or relating to Synchronising Arrangements in Digital Communications Systems. |
| US3809820A (en) * | 1973-04-03 | 1974-05-07 | Us Navy | Multi-channel asynchronous to synchronous converter |
| US4270183A (en) * | 1977-02-11 | 1981-05-26 | Lockheed Aircraft Corp. | Data dejittering apparatus |
| US4596026A (en) * | 1983-05-09 | 1986-06-17 | Raytheon Company | Asynchronous data clock generator |
| US4757521A (en) * | 1984-05-17 | 1988-07-12 | Tie/Communications, Inc. | Synchronization method and apparatus for a telephone switching system |
| US4718074A (en) * | 1986-03-25 | 1988-01-05 | Sotas, Inc. | Dejitterizer method and apparatus |
| US4791488A (en) * | 1987-08-12 | 1988-12-13 | Rca Licensing Corporation | Line-locked clock signal generation system |
| US4885758A (en) * | 1988-06-06 | 1989-12-05 | Hayes Microcomputer Products, Inc. | Speed correction and stop bit control circuit for data communications device |
-
1989
- 1989-05-08 JP JP1115732A patent/JP2566459B2/ja not_active Expired - Fee Related
-
1990
- 1990-05-08 CA CA002016255A patent/CA2016255C/en not_active Expired - Fee Related
- 1990-05-08 US US07/520,667 patent/US5077761A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5077761A (en) | 1991-12-31 |
| CA2016255A1 (en) | 1990-11-09 |
| JP2566459B2 (ja) | 1996-12-25 |
| CA2016255C (en) | 1994-07-26 |
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