JPH09321612A - アップダウンカウンタ回路 - Google Patents

Abstract

(57)【要約】 【課題】 ２つの入力端子でアップダウンカウンタ回路
のカウンタの値を制御する。 【解決手段】 ２つの入力端子１、２の入力信号が共に
ローレベルの時はカウンタの値がリセットされて“０”
になり、前記２つの入力端子のうちどちらか一方の端子
の入力信号がハイレベルの時は他方の端子の入力信号の
立上がりでカウンタの内容をインクリメントまたはデク
リメントできるようにすることによって、２つの入力端
子でリセットできると共にカウンタの内容を任意に設定
できる構成にした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置のアップダウン回路に関する。

【０００２】

【従来の技術】従来、アップダウンカウンタを制御する
ためにアップクロック入力端子とダウンクロック入力端
子、リセット入力端子の３つの入力端子を有していてそ
の論理によってカウンタの値を設定していた。

【０００３】

【発明が解決しようとする課題】しかし、従来のアップ
ダウンカウンタ回路は、カウンタの値を制御するための
入力端子が３つ必要であるという欠点があった。この発
明は、従来のこのような欠点を解決するために、２つの
入力端子でアップダウンカウンタ回路のカウンタの値を
制御することを目的としている。

【０００４】

【課題を解決するための手段】上記課題を解決するため
に、この発明はフリップフロップを中心に構成されるア
ップダウンカウンタの入力部に、論理回路を設けて、２
つの入力端子でアップダウンカウンタ回路のカウンタの
値を制御できるようにした。

【０００５】そして、２つの入力端子で制御するため
に、前記２つの入力端子の入力信号が共にローレベル
（以下“Ｌ”とする。）の時はカウンタの値がリセット
されて“０”になり、前記２つの入力端子のうちどちら
か一方の端子の入力信号がハイレベル（以下“Ｈ”とす
る。）の時は他方の端子の入力信号の立上がりでカウン
タの値をインクリメントまたはデクリメントできるよう
にすることによって、２つの入力端子でリセットできる
と共にカウンタの値を任意に設定できるようにした。

【０００６】

【発明の実施の形態】以下に、本発明のアップダウン回
路の実施例を図面に基づいて説明する。図１は、本発明
の実施例で、４つの入力信号の立上がりのタイミングで
反転するリセット入力付きトリガ型フリップフロップ
（以下Ｔ−ＦＦと略す。）と２つのインバータ、２つの
ＮＡＮＤ、７つのＮＯＲ、６つのＡＮＤ、２つの入力端
子、４つの出力端子とから構成されている。

【０００７】ＮＡＮＤ８の一方の入力信号は入力端子１
の負論理と入力端子２とのＮＡＮＤ出力信号が入力され
るとともにＮＯＲ９の一方の入力に接続され、前記ＮＡ
ＮＤ８の他方の入力信号は前記入力端子１と前記入力端
子２の負論理とのＮＡＮＤ出力信号が入力されるととも
にＮＯＲ１０の一方の入力に接続され、前記ＮＡＮＤ８
の出力信号はＴ−ＦＦ（Ｆ１）のトリガ入力に接続され
ている。前記Ｔ−ＦＦ（Ｆ１）の出力信号は出力端子Ｑ
１に接続されるとともに、前記ＮＯＲ１０の他方の入力
に接続され、さらにＡＮＤ１５の第一の入力に接続され
ている。前記Ｔ−ＦＦ（Ｆ１）の反転出力信号は前記Ｎ
ＯＲ９の他方の入力に接続されている。

【０００８】前記ＮＯＲ９の出力はＮＯＲ１１の一方に
入力されるとともに、ＡＮＤ１２の一方にも入力され、
さらにＡＮＤ１７の一方にも入力されている。前記ＮＯ
Ｒ１０の出力は前記ＮＯＲ１１の他方に入力されるとと
もに、ＡＮＤ１３の一方にも入力され、さらにＡＮＤ１
８の一方にも入力されている。前記ＮＯＲ１１の出力信
号はＴ−ＦＦ（Ｆ２）のトリガ入力に接続されている。
前記Ｔ−ＦＦ（Ｆ２）の出力信号は出力端子Ｑ２に接続
されるとともに、前記ＡＮＤ１２の他方の入力に接続さ
れ、さらに前記ＡＮＤ１５の第二の入力に接続されると
ともに、ＮＯＲ１６の一方に入力している。前記Ｔ−Ｆ
Ｆ（Ｆ２）の反転出力信号は前記ＡＮＤ１３の他方の入
力に接続されている。前記ＡＮＤ１２の出力信号と前記
ＡＮＤ１３の出力信号はともにＮＯＲ１４に入力され、
前記ＮＯＲ１４の出力はＴ−ＦＦ（Ｆ３）のトリガ入力
に接続されている。前記Ｔ−ＦＦ（Ｆ３）の出力信号は
出力端子Ｑ３に接続されるとともに、前記ＡＮＤ１５の
第三の入力に接続され、さらに前記ＮＯＲ１６の他方に
入力している。前記ＡＮＤ１５の出力信号は前記ＡＮＤ
１７の他方に入力され、前記ＮＯＲ１６の出力信号は前
記ＡＮＤ１８の他方に入力されている。前記ＡＮＤ１７
の出力信号と前記ＡＮＤ１８の出力信号はともにＮＯＲ
１９に入力され、前記ＮＯＲ１９の出力はＴ−ＦＦ（Ｆ
４）のトリガ入力に接続されている。前記Ｔ−ＦＦ（Ｆ
４）の出力信号は出力端子Ｑ４に接続されている。Ｔ−
ＦＦ（Ｆ１）、（Ｆ２）、（Ｆ３）、（Ｆ４）のリセッ
ト入力は共通で前記入力端子１と前記入力端子２のＮＯ
Ｒ出力信号が入力されている。

【０００９】次に図１において図２のタイムチャートを
用いて動作を説明する。入力端子１と入力端子２がとも
に“Ｌ”のときはＮＯＲ７の出力信号は“Ｈ”となりＴ
−ＦＦ（Ｆ１）、（Ｆ２）、（Ｆ３）、（Ｆ４）で構成
されるカウンタの値は“０”にリセットされる。次に入
力端子２を“Ｈ”にするとＮＡＮＤ５の出力信号は
“Ｌ”となるが、前記カウンタの値は“０”のままであ
る。その次に入力端子１を“Ｈ”にするとＮＡＮＤ５の
出力信号も“Ｈ”となりＴ−ＦＦ（Ｆ１）が“１”とな
って前記カウンタの値は“１”となる。入力端子２が
“Ｈ”の間はＮＡＮＤ５の出力信号は入力端子１の入力
信号と同じであるため、入力端子１の立上がりで前記カ
ウンタの値がインクリメントされる。同様に、入力端子
１が“Ｈ”の間はＮＡＮＤ６の出力信号は入力端子２の
入力信号と同じであるため、入力端子２の立上がりで前
記カウンタの値がデクリメントされる。再び、入力端子
１と入力端子２をともに“Ｌ”にすると、ＮＯＲ７の出
力信号は再び“Ｈ”となり前記カウンタの値は“０”に
リセットされる。

【００１０】

【発明の効果】以上説明したように、この発明は図１の
ような構成にすることによって、２つの入力端子でカウ
ンタの値を任意に制御できる効果がある。

【図面の簡単な説明】

【図１】本発明のアップダウンカウンタ回路の実施例で
ある。

【図２】本発明のアップダウンカウンタ回路の実施例の
タイムチャートである。

【図３】従来のアップダウンカウンタ回路である。

【符号の説明】

１、２ 入力端子 ３、４ インバータ ５、６ ２入力ＮＡＮＤ ７ ２入力ＮＯＲ ８ ２入力ＡＮＤ ９、１０、１１ ２入力ＮＯＲ １２、１３ ２入力ＡＮＤ １４ ２入力ＮＯＲ １５ ３入力ＡＮＤ １６ ２入力ＮＯＲ １７、１８ ２入力ＡＮＤ １９ ２入力ＮＯＲ ２１ 従来のリセット入力付き４ビットアップダウンカ
ウンタ ２２ アップクロック入力端子 ２3 ダウンクロック入力端子 ２４ リセット端子 Ｆ１、Ｆ２、Ｆ３、Ｆ４ リセット入力付きトリガ型フ
リップフロップ Ｑ１、Ｑ２、Ｑ３、Ｑ４ 出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ２つの入力端子を有し、前記２つの入力
   端子を制御することによって、フリップフロップにリセ
   ットをかけることができると共に、カウンタの値を任意
   に設定できることを特長とするアップダウンカウンタ回
   路。