JPS639142Y2 - - Google Patents
Info
- Publication number
- JPS639142Y2 JPS639142Y2 JP17896980U JP17896980U JPS639142Y2 JP S639142 Y2 JPS639142 Y2 JP S639142Y2 JP 17896980 U JP17896980 U JP 17896980U JP 17896980 U JP17896980 U JP 17896980U JP S639142 Y2 JPS639142 Y2 JP S639142Y2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- terminal
- input
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
【考案の詳細な説明】
本考案は、クロツク・パルスの周期より短かい
パルス幅の入力信号であつても同期クロツクに同
期させ得るようになつた信号同期回路に関するも
のである。
パルス幅の入力信号であつても同期クロツクに同
期させ得るようになつた信号同期回路に関するも
のである。
第１図は一般に用いられている従来の信号同期
回路を示すものであつて、１はＤフリツプ・フロ
ツプを示している。第１図の回路では第２図に示
すように入力信号のパルス幅がクロツク間隔より
狭いときはフリツプ・フロツプ１をセツトし得な
い場合があるため、入力信号のパルス幅よりも小
さい周期の同期クロツクを範囲とした。従つて、
パルス幅Ｔ、周期２Ｔで作られる信号を周期がＴ
に略ぼ近い別のクロツクで同期をとることは、パ
ルス幅の変動を考慮すると不可能であつた。
回路を示すものであつて、１はＤフリツプ・フロ
ツプを示している。第１図の回路では第２図に示
すように入力信号のパルス幅がクロツク間隔より
狭いときはフリツプ・フロツプ１をセツトし得な
い場合があるため、入力信号のパルス幅よりも小
さい周期の同期クロツクを範囲とした。従つて、
パルス幅Ｔ、周期２Ｔで作られる信号を周期がＴ
に略ぼ近い別のクロツクで同期をとることは、パ
ルス幅の変動を考慮すると不可能であつた。
本考案は、上記の考察に基づくものであつて、
入力パルスの有意期間が同期クロツクのパルス間
隔に入つてしまうような場合においても、その有
意期間に対応する出力パルスを生成できるように
した信号同期回路を提供することを目的としてい
る。そしてそのため、本考案の信号同期回路は、
セツト端子とリセツト端子を有する非クロツク同
期の第１フリツプ・フロツプおよび第２のフリツ
プ・フロツプと、Ｊ−Ｋフリツプ・フロツプとを
備え、上記第１のフリツプ・フロツプのセツト端
子には入力信号が印加されると共にそのリセツト
端子には同期クロツクが印加され、上記第２のフ
リツプ・フロツプのセツト端子には上記入力信号
を反転したものが印加されると共にそのリセツト
端子には同期クロツクが印加され、上記Ｊ−Ｋフ
リツプ・フロツプのＪ入力端子には上記第１のフ
リツプ・フロツプの出力が印加されると共にＫ入
力端子には第２のフリツプ・フロツプの出力が印
加されることを特徴とするものである。以下、本
考案を図面を参照しつつ説明する。
入力パルスの有意期間が同期クロツクのパルス間
隔に入つてしまうような場合においても、その有
意期間に対応する出力パルスを生成できるように
した信号同期回路を提供することを目的としてい
る。そしてそのため、本考案の信号同期回路は、
セツト端子とリセツト端子を有する非クロツク同
期の第１フリツプ・フロツプおよび第２のフリツ
プ・フロツプと、Ｊ−Ｋフリツプ・フロツプとを
備え、上記第１のフリツプ・フロツプのセツト端
子には入力信号が印加されると共にそのリセツト
端子には同期クロツクが印加され、上記第２のフ
リツプ・フロツプのセツト端子には上記入力信号
を反転したものが印加されると共にそのリセツト
端子には同期クロツクが印加され、上記Ｊ−Ｋフ
リツプ・フロツプのＪ入力端子には上記第１のフ
リツプ・フロツプの出力が印加されると共にＫ入
力端子には第２のフリツプ・フロツプの出力が印
加されることを特徴とするものである。以下、本
考案を図面を参照しつつ説明する。
第３図は本考案の信号同期回路の１実施例のブ
ロツク図、第４図はその動作を示すタイムチヤー
トである。
ロツク図、第４図はその動作を示すタイムチヤー
トである。
第３図において、２，３はダイレクト・セツ
ト、リセツト機能を有するＤフリツプ・フロツ
プ、４はＪ−Ｋフリツプ・フロツプ、５はNOT
回路をそれぞれ示している。
ト、リセツト機能を有するＤフリツプ・フロツ
プ、４はＪ−Ｋフリツプ・フロツプ、５はNOT
回路をそれぞれ示している。
第３図において、入力信号はＤフリツプ・フロ
ツプ２のプリセツト端子に直接印加され、また、
入力信号の反転としたものがＤフリツプ・フロツ
プ３のプリセツト端子に接続されている。Ｄフリ
ツプ・フロツプ２および３のＤ端子はアースされ
ており、Ｄフリツプ・フロツプのリセツト端子は
同期クロツク源に接続されている。Ｊ−Ｋフリツ
プ・フロツプ４のＪ入力端子にはＤフリツプ・フ
ロツプ２の肯定出力端子が接続され、Ｋ入力端子
にはＤフリツプ・フロツプ３の肯定出力端子に接
続され、クロツク端子は同期クロツク源に接続さ
れている。
ツプ２のプリセツト端子に直接印加され、また、
入力信号の反転としたものがＤフリツプ・フロツ
プ３のプリセツト端子に接続されている。Ｄフリ
ツプ・フロツプ２および３のＤ端子はアースされ
ており、Ｄフリツプ・フロツプのリセツト端子は
同期クロツク源に接続されている。Ｊ−Ｋフリツ
プ・フロツプ４のＪ入力端子にはＤフリツプ・フ
ロツプ２の肯定出力端子が接続され、Ｋ入力端子
にはＤフリツプ・フロツプ３の肯定出力端子に接
続され、クロツク端子は同期クロツク源に接続さ
れている。
次に第２図の動作を第３図を参照しつつ説明す
る。入力信号がで立下ると、フリツプ・フロツ
プ３はセツトされ、Ｋ入力端子は高レベルとな
る。＃４クロツク発生時点では、Ｊ入力端子およ
びＫ入力端子が共に高レベルであり且つＪ−Ｋフ
リツプ・フロツプ４がセツト状態であるので、Ｊ
−Ｋフリツプ・フロツプはリセツト状態に切換え
られて低レベル信号を出力する。この＃４クロツ
クでフリツプ・フロツプ２はリセツト状態とな
り、Ｊ入力端子は低レベルとなる。しかし、＃４
クロツク発生時においては、フリツプ・フロツプ
３のプリセツト端子PSに高レベル信号が印加さ
れているので、リセツト端子にクロツクが印加さ
れても、フリツプ・フロツプ３はセツト状態を保
つ。＃５クロツクが発生しても、フリツプ・フロ
ツプ２と３およびＪ−Ｋフリツプ・フロツプ４の
状態は変化しない。で入力信号が高レベルとな
ると、フリツプ・フロツプ２はセツトされ、Ｊ入
力端子は高レベルとなり、またフリツプ・フロツ
プ３はセツト状態を保ち、Ｋ入力端子も高レベル
のまゝである。で入力信号が立下つても、フリ
ツプ・フロツプ２と３およびＪ−Ｋフリツプ・フ
ロツプ４の状態は変化しない。＃６クロツクが発
生すると、Ｊ入力端子およびＫ入力端子は共に高
レベルであるので、Ｊ−Ｋフリツプ・フロツプ４
の状態は反転されてリセツト状態からセツト状態
に変化し、出力は高レベルとなる。また、この
＃６クロツクによりフリツプ・フロツプ２はリセ
ツトされ、Ｊ入力端子は低レベルとなる。＃７ク
ロツクが発生すると、Ｊ入力端子が低レベル、Ｋ
入力端子は高レベルであるので、Ｊ−Ｋフリツ
プ・フロツプ４はリセツト状態となり、出力信号
は低レベルとなる。で入力信号が立上ると、フ
リツプ・フロツプ２はセツトされるが、他のフリ
ツプ・フロツプ３と４の状態は変化しない。で
入力信号が立下つてもフリツプ・フロツプ２，
３，４の状態は変化しない。＃８クロツクが発生
すると、Ｊ入力端子とＫ入力端子が共に高レベル
であるので、Ｊ−Ｋフリツプ・フロツプ４はリセ
ツト状態からセツト状態に切換えられ、また、フ
リツプ・フロツプ２がリセツトされる。で入力
信号が立上ると、フリツプ・フロツプ２がセツト
されてＪ入力端子は高レベルとなる。＃９クロツ
クが発生すると、Ｊ入力端子およびＫ入力端子は
共に高レベルであるので、Ｊ−Ｋフリツプ・フロ
ツプ４は反転されてリセツト状態となり、また、
フリツプ・フロツプ３はリセツトされる。＃10ク
ロツクが発生すると、入力信号が高レベルである
ので、フリツプ・フロツプ２と３の状態は変化し
ないが、Ｊ入力端子が高レベル、Ｋ入力端子が低
レベルであるので、Ｊ−Ｋフリツプ・フロツプ４
はセツトされる。で入力信号が立下ると、フリ
ツプ・フロツプ３はセツトされる。で入力信号
が立上つても、フリツプ・フロツプ２，３，４の
状態は変化しない。＃11クロツクが発生すると、
Ｊ入力端子およびＫ入力端子が共に高レベルであ
るので、Ｊ−Ｋフリツプ・フロツプ４は反転され
てリセツト状態となり、また、フリツプ・フロツ
プ３はリセツトされる。＃12クロツクが発生する
と、Ｊ入力端子が高レベル、Ｋ入力端子が低レベ
ルであるので、Ｊ−Ｋフリツプ・フロツプ４はセ
ツト状態となる。で入力信号が立下ると、フリ
ツプ・フロツプ３がセツトされてＫ入力端子は高
レベルとなる。＃13クロツクが発生すると、Ｊ入
力端子およびＫ入力端子は共に高レベルであるの
で、Ｊ−Ｋフリツプ・フロツプ４の状態は反転さ
れてリセツト状態となり、また、フリツプ・フロ
ツプ２はリセツトされる。
る。入力信号がで立下ると、フリツプ・フロツ
プ３はセツトされ、Ｋ入力端子は高レベルとな
る。＃４クロツク発生時点では、Ｊ入力端子およ
びＫ入力端子が共に高レベルであり且つＪ−Ｋフ
リツプ・フロツプ４がセツト状態であるので、Ｊ
−Ｋフリツプ・フロツプはリセツト状態に切換え
られて低レベル信号を出力する。この＃４クロツ
クでフリツプ・フロツプ２はリセツト状態とな
り、Ｊ入力端子は低レベルとなる。しかし、＃４
クロツク発生時においては、フリツプ・フロツプ
３のプリセツト端子PSに高レベル信号が印加さ
れているので、リセツト端子にクロツクが印加さ
れても、フリツプ・フロツプ３はセツト状態を保
つ。＃５クロツクが発生しても、フリツプ・フロ
ツプ２と３およびＪ−Ｋフリツプ・フロツプ４の
状態は変化しない。で入力信号が高レベルとな
ると、フリツプ・フロツプ２はセツトされ、Ｊ入
力端子は高レベルとなり、またフリツプ・フロツ
プ３はセツト状態を保ち、Ｋ入力端子も高レベル
のまゝである。で入力信号が立下つても、フリ
ツプ・フロツプ２と３およびＪ−Ｋフリツプ・フ
ロツプ４の状態は変化しない。＃６クロツクが発
生すると、Ｊ入力端子およびＫ入力端子は共に高
レベルであるので、Ｊ−Ｋフリツプ・フロツプ４
の状態は反転されてリセツト状態からセツト状態
に変化し、出力は高レベルとなる。また、この
＃６クロツクによりフリツプ・フロツプ２はリセ
ツトされ、Ｊ入力端子は低レベルとなる。＃７ク
ロツクが発生すると、Ｊ入力端子が低レベル、Ｋ
入力端子は高レベルであるので、Ｊ−Ｋフリツ
プ・フロツプ４はリセツト状態となり、出力信号
は低レベルとなる。で入力信号が立上ると、フ
リツプ・フロツプ２はセツトされるが、他のフリ
ツプ・フロツプ３と４の状態は変化しない。で
入力信号が立下つてもフリツプ・フロツプ２，
３，４の状態は変化しない。＃８クロツクが発生
すると、Ｊ入力端子とＫ入力端子が共に高レベル
であるので、Ｊ−Ｋフリツプ・フロツプ４はリセ
ツト状態からセツト状態に切換えられ、また、フ
リツプ・フロツプ２がリセツトされる。で入力
信号が立上ると、フリツプ・フロツプ２がセツト
されてＪ入力端子は高レベルとなる。＃９クロツ
クが発生すると、Ｊ入力端子およびＫ入力端子は
共に高レベルであるので、Ｊ−Ｋフリツプ・フロ
ツプ４は反転されてリセツト状態となり、また、
フリツプ・フロツプ３はリセツトされる。＃10ク
ロツクが発生すると、入力信号が高レベルである
ので、フリツプ・フロツプ２と３の状態は変化し
ないが、Ｊ入力端子が高レベル、Ｋ入力端子が低
レベルであるので、Ｊ−Ｋフリツプ・フロツプ４
はセツトされる。で入力信号が立下ると、フリ
ツプ・フロツプ３はセツトされる。で入力信号
が立上つても、フリツプ・フロツプ２，３，４の
状態は変化しない。＃11クロツクが発生すると、
Ｊ入力端子およびＫ入力端子が共に高レベルであ
るので、Ｊ−Ｋフリツプ・フロツプ４は反転され
てリセツト状態となり、また、フリツプ・フロツ
プ３はリセツトされる。＃12クロツクが発生する
と、Ｊ入力端子が高レベル、Ｋ入力端子が低レベ
ルであるので、Ｊ−Ｋフリツプ・フロツプ４はセ
ツト状態となる。で入力信号が立下ると、フリ
ツプ・フロツプ３がセツトされてＫ入力端子は高
レベルとなる。＃13クロツクが発生すると、Ｊ入
力端子およびＫ入力端子は共に高レベルであるの
で、Ｊ−Ｋフリツプ・フロツプ４の状態は反転さ
れてリセツト状態となり、また、フリツプ・フロ
ツプ２はリセツトされる。
以上の説明から明らかなように、本考案によれ
ば、入力信号パルスのパルス幅が同期クロツクの
周期より小さいときにも、この入力信号パルスを
ピツク・アツプすることが出来る。
ば、入力信号パルスのパルス幅が同期クロツクの
周期より小さいときにも、この入力信号パルスを
ピツク・アツプすることが出来る。
第１図は従来の信号同期回路を示す図、第２図
はその動作を説明するタイムチヤート、第３図は
本考案の１実施例のブロツク図、第４図はその動
作を示すタイムチヤートである。 ２と３……ダイレクト・セツト、リセツト機能
を有するＤフリツプ・フロツプ、４……Ｊ−Ｋフ
リツプ・フロツプ、５……NOT回路。
はその動作を説明するタイムチヤート、第３図は
本考案の１実施例のブロツク図、第４図はその動
作を示すタイムチヤートである。 ２と３……ダイレクト・セツト、リセツト機能
を有するＤフリツプ・フロツプ、４……Ｊ−Ｋフ
リツプ・フロツプ、５……NOT回路。
Claims (1)
- セツト端子とリセツト端子を有する非クロツク
同期の第１のフリツプ・フロツプおよび第２のフ
リツプ・フロツプと、Ｊ−Ｋフリツプ・フロツプ
とを備え、上記第１のフリツプ・フロツプのセツ
ト端子には入力信号が印加されると共にそのリセ
ツト端子には同期クロツクが印加され、上記第２
のフリツプ・フロツプのセツト端子には上記入力
信号を反転したものが印加されると共にそのリセ
ツト端子には同期クロツクが印加され、上記Ｊ−
Ｋフリツプ・フロツプのＪ入力端子には上記第１
のフリツプ・フロツプの出力が印加されると共に
Ｋ入力端子には第２のフリツプ・フロツプの出力
が印加されることを特徴とする信号同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17896980U JPS639142Y2 (ja) | 1980-12-13 | 1980-12-13 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17896980U JPS639142Y2 (ja) | 1980-12-13 | 1980-12-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57102234U JPS57102234U (ja) | 1982-06-23 |
| JPS639142Y2 true JPS639142Y2 (ja) | 1988-03-18 |
Family
ID=29974239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17896980U Expired JPS639142Y2 (ja) | 1980-12-13 | 1980-12-13 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS639142Y2 (ja) |
-
1980
- 1980-12-13 JP JP17896980U patent/JPS639142Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57102234U (ja) | 1982-06-23 |
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