JPH0444024U - - Google Patents

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JPH0444024U
JPH0444024U JP8469790U JP8469790U JPH0444024U JP H0444024 U JPH0444024 U JP H0444024U JP 8469790 U JP8469790 U JP 8469790U JP 8469790 U JP8469790 U JP 8469790U JP H0444024 U JPH0444024 U JP H0444024U
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JP
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interrupt signal
interrupt
circuit block
generation
time zone
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JP8469790U
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Description

【図面の簡単な説明】
第１図は、本考案の一実施例における主要部の
ブロツク図。第２図ａは、従来技術における複数
の割り込み信号発生の一例を表わした図。第２図
ｂは、従来技術における複数の割り込み信号の優
先度を加味した割り込み信号発生の一例を表わし
た図。第３図は、第１図を本考案の一実施例にし
たがつて、より具体化したブロツク図。第４図は
、第３図に示した本考案の一実施例における主要
部の動作を説明するためのタイミング・チヤート
図。

Claims (1)

    【実用新案登録請求の範囲】
  1. 外部へ１つもしくは複数の割り込み信号を出力
    し、１つもしくは複数のハードウエア・タイマを
    有する回路ブロツクにおいて、あらかじめ定めら
    れた時間に到達した時点で割り込み信号を出力す
    る割り込み信号発生手段と、前記割り込み信号発
    生の前後にあらかじめ定められた時間だけ前記回
    路ブロツク内の他の割り込み信号発生を禁止する
    時間帯を設けその時間帯を管理する割り込み信号
    禁止時間帯管理手段と、前記割り込み信号禁止時
    間帯情報により必要に応じて前記回路ブロツク内
    の他の割り込み信号を遅延させる割り込み信号遅
    延手段とを備えたことを特徴とするハードウエア
    ・タイマ。
JP8469790U 1990-08-10 1990-08-10 Pending JPH0444024U (ja)

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JP8469790U JPH0444024U (ja) 1990-08-10 1990-08-10

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JPH0444024U true JPH0444024U (ja) 1992-04-14

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ID=31815842

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JP8469790U Pending JPH0444024U (ja) 1990-08-10 1990-08-10

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