JPS5848140U - トリガ同期制御回路 - Google Patents

トリガ同期制御回路

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Publication number
JPS5848140U
JPS5848140U JP14289481U JP14289481U JPS5848140U JP S5848140 U JPS5848140 U JP S5848140U JP 14289481 U JP14289481 U JP 14289481U JP 14289481 U JP14289481 U JP 14289481U JP S5848140 U JPS5848140 U JP S5848140U
Authority
JP
Japan
Prior art keywords
signal
trigger
control circuit
clock signal
synchronization deviation
Prior art date
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Pending
Application number
JP14289481U
Other languages
English (en)
Inventor
祐作 箱田
Original Assignee
日本無線株式会社
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Filing date
Publication date
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Publication of JPS5848140U publication Critical patent/JPS5848140U/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は、従来のトリガ信号にクロック信号を同期させ
るブロック回路図、第２図は、本考案の一実施例ブロッ
ク回路図、第３図から第６図までは、第２図に示す実施
例回路の主要部分の出力信号波形を示す波形図である。 １．５・・・・・・水晶発振器、６．７・・・・・・デ
ィレーライン、８，９．１２・・・・・・Ｄタイプフリ
ップフロップ、１０・・・・・・ＲＯＭ、ｌ　ｌ・・・
・・・プログラマブル舎ディレー与イン、１３・・・・
・−ＯＲゲート、１４・・・・・・インバータ、′１５
・・・・・−ＡＮＤゲート、１６・・・・・・トリガ入
力端子。

Claims (1)

    【実用新案登録請求の範囲】
  1. 発振器と、トリガ信号を遅延させるディレーラインと、
    該トリガ信号と前記発振器の出力であるクロック信号と
    の同期偏差を検出するＤタイプ・−フリップフロップと
    、検出された前記同期偏差をデータとして取込むリード
    ・オンリー・メモリと、該リード・オンリー・メモリか
    らの制御信号によりクロックの遅延量を切換えるプログ
    ラマブル・ディレーラインとか′ら構成され、互いに独
    立したトリガ信号と前記クロック信号との同期偏差をデ
    ィレーラインと前記Ｄタイプ・フリップフロップを用い
    て検出し、該同期偏差番ト対応して前記クロック信号を
    遅延させることにより、前記トリガ信号に前記クロック
    信号を同期させることを特徴とするトリガ同期制御回路
    。
JP14289481U 1981-09-26 1981-09-26 トリガ同期制御回路 Pending JPS5848140U (ja)

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JPS5848140U true JPS5848140U (ja) 1983-03-31

Family

ID=29935906

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5419313A (en) * 1977-07-14 1979-02-14 Nec Corp Unit of automatic phase compensation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5419313A (en) * 1977-07-14 1979-02-14 Nec Corp Unit of automatic phase compensation

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