JPS59100351U - プロセツサ同期制御回路 - Google Patents

プロセツサ同期制御回路

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JPS59100351U
JPS59100351U JP19373182U JP19373182U JPS59100351U JP S59100351 U JPS59100351 U JP S59100351U JP 19373182 U JP19373182 U JP 19373182U JP 19373182 U JP19373182 U JP 19373182U JP S59100351 U JPS59100351 U JP S59100351U
Authority
JP
Japan
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processor
clock signal
sub
built
clock
Prior art date
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Application number
JP19373182U
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JPS6243411Y2 (ja
Inventor
古賀 讓
Original Assignee
富士通株式会社
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図および第2図は、本考案の第一の実施例および第
二の実施例を示し、1は発振器、2は主プロセツサ、3
は副プロセツサ、4ツま排他的OR回路、5はNOT回
路、6はAND回路である。

Claims (1)

    【実用新案登録請求の範囲】
  1. 基本クロック信号を発生する発振器と、前記基本クロッ
    ク信号を分周するクロック分周器を内蔵する主プロセツ
    サと、前記基本クロック信号を分周し且つ前゛詑主プロ
    セッサに内蔵するクロック分周器と等しい分周比のクロ
    ック分周器を内蔵する副プロセツサと、前記主プロセツ
    サに内蔵するグロック分周器が発生するクロック信号と
    前記副プロセツサに内蔵するクロック分周器が発生する
    クロック信号との不一致を検出する検出回路と、前記副
    プロセツサに対する基本クロック信号を前記検出回路の
    出力信号によって開閉するゲート回路とを備えることを
    特徴とするプロセッサ同期制御回路。
JP19373182U 1982-12-21 1982-12-21 プロセツサ同期制御回路 Granted JPS59100351U (ja)

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JP19373182U JPS59100351U (ja) 1982-12-21 1982-12-21 プロセツサ同期制御回路

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JP19373182U JPS59100351U (ja) 1982-12-21 1982-12-21 プロセツサ同期制御回路

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Publication Number Publication Date
JPS59100351U true JPS59100351U (ja) 1984-07-06
JPS6243411Y2 JPS6243411Y2 (ja) 1987-11-11

Family

ID=30416606

Family Applications (1)

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JP19373182U Granted JPS59100351U (ja) 1982-12-21 1982-12-21 プロセツサ同期制御回路

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JP (1) JPS59100351U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01100617A (ja) * 1987-10-14 1989-04-18 Nec Corp 同期化装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01100617A (ja) * 1987-10-14 1989-04-18 Nec Corp 同期化装置

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JPS6243411Y2 (ja) 1987-11-11

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