JPH09321210A - 半導体装置用リードフレーム - Google Patents
半導体装置用リードフレームInfo
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- JPH09321210A JPH09321210A JP13668896A JP13668896A JPH09321210A JP H09321210 A JPH09321210 A JP H09321210A JP 13668896 A JP13668896 A JP 13668896A JP 13668896 A JP13668896 A JP 13668896A JP H09321210 A JPH09321210 A JP H09321210A
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- JP
- Japan
- Prior art keywords
- lead frame
- lead
- semiconductor device
- island
- suspension
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Abstract
(57)【要約】
【課題】吊りリードに補強構造を設け、封止性を向上す
る。 【解決手段】アイランドを保持する吊りリード２に、リ
ブ構造８（補強構造）を設けることで強度が強くなり、
封止時に樹脂充填差が生じてもアイランドがシフトしに
くくなり、ボンディングワイヤがパッケージ表面に露出
しない。
る。 【解決手段】アイランドを保持する吊りリード２に、リ
ブ構造８（補強構造）を設けることで強度が強くなり、
封止時に樹脂充填差が生じてもアイランドがシフトしに
くくなり、ボンディングワイヤがパッケージ表面に露出
しない。
Description
【０００１】
【発明の属する技術分野】本発明は、樹脂封止型半導体
装置に使用するリードフレームに関する。
装置に使用するリードフレームに関する。
【０００２】
【従来の技術】従来の樹脂封止型半導体装置用リードフ
レームは、図３（ａ），（ｂ）に示すように、半導体素
子を搭載するアイランド３をリードフレーム１の外枠で
保持する吊りリード２と、半導体素子の電極パッドとボ
ンディングワイヤを接続するためのインナーリード４に
よって構成されている。
レームは、図３（ａ），（ｂ）に示すように、半導体素
子を搭載するアイランド３をリードフレーム１の外枠で
保持する吊りリード２と、半導体素子の電極パッドとボ
ンディングワイヤを接続するためのインナーリード４に
よって構成されている。
【０００３】図３（ｃ）〜（ｆ）は従来のリードフレー
ムに半導体素子をマウントする工程断面図を示してお
り、吊りリード２にて保持されるアイランド３に半導体
素子５を搭載し（ｃ）、その半導体素子５の電極パッド
とインナーリード４とをボンディングワイヤ６にて接続
し（ｄ）、封止樹脂７によって封止を行う（ｅ）。従来
のリードフレームでは、（ｅ）で示す様に樹脂封止時の
充填差により、半導体素子５を搭載したアイランド３が
シフトし易く、（ｆ）で示す様にボンディングワイヤ６
がパッケージの表面に露出するという問題があった。
ムに半導体素子をマウントする工程断面図を示してお
り、吊りリード２にて保持されるアイランド３に半導体
素子５を搭載し（ｃ）、その半導体素子５の電極パッド
とインナーリード４とをボンディングワイヤ６にて接続
し（ｄ）、封止樹脂７によって封止を行う（ｅ）。従来
のリードフレームでは、（ｅ）で示す様に樹脂封止時の
充填差により、半導体素子５を搭載したアイランド３が
シフトし易く、（ｆ）で示す様にボンディングワイヤ６
がパッケージの表面に露出するという問題があった。
【０００４】
【発明が解決しようとする課題】第１の問題点は、従来
のリードフレームにおいては、樹脂封止時にアイランド
がシフトしボンディングワイヤが露出し易いということ
である。その理由は、アイランドを保持する吊りリード
の強度が弱いために、樹脂封止時の樹脂充填差によりア
イランドがシフトし易いからである。
のリードフレームにおいては、樹脂封止時にアイランド
がシフトしボンディングワイヤが露出し易いということ
である。その理由は、アイランドを保持する吊りリード
の強度が弱いために、樹脂封止時の樹脂充填差によりア
イランドがシフトし易いからである。
【０００５】本発明の目的は、樹脂封止時のワイヤ露出
を防止でき信頼性を向上させうる半導体装置用リードフ
レームを提供することである。
を防止でき信頼性を向上させうる半導体装置用リードフ
レームを提供することである。
【０００６】
【課題を解決するための手段】本発明の樹脂封止型半導
体装置用リードフレームは、半導体素子を搭載するアイ
ランドを保持する吊りリードに補強構造を持たせること
を特徴とする。補強構造としてはリブ構造が適当であ
る。
体装置用リードフレームは、半導体素子を搭載するアイ
ランドを保持する吊りリードに補強構造を持たせること
を特徴とする。補強構造としてはリブ構造が適当であ
る。
【０００７】本発明のリードフレームでは、その吊りリ
ードに補強構造を持たせることで、強度を強くし、樹脂
封止時に充填差が生じても半導体素子を搭載するアイラ
ンドがシフトすることなく、安定した封止を行うことが
できる。
ードに補強構造を持たせることで、強度を強くし、樹脂
封止時に充填差が生じても半導体素子を搭載するアイラ
ンドがシフトすることなく、安定した封止を行うことが
できる。
【０００８】
【発明の実施の形態】次に本発明のリードフレームにつ
いて図面を参照して詳細に説明する。図１は本発明のリ
ードフレームの一実施の形態を示す分解斜視図である。
本発明のリードフレームでは、半導体素子を搭載するア
イランド３をリードフレーム外枠に保持する吊りリード
２に、リブ構造８を持たせた構造としている。
いて図面を参照して詳細に説明する。図１は本発明のリ
ードフレームの一実施の形態を示す分解斜視図である。
本発明のリードフレームでは、半導体素子を搭載するア
イランド３をリードフレーム外枠に保持する吊りリード
２に、リブ構造８を持たせた構造としている。
【０００９】図２（ａ）〜（ｅ）は、本発明のリードフ
レームに半導体素子をマウントする工程を示す平面図，
断面図，工程断面図である。図２（ａ）は本発明のリー
ドフレームの平面図，図２（ｂ）は断面図で、これらの
図に示す様に本発明のリードフレーム１は、吊りリード
２にリブ構造８が設けられ従来のリードフレームに比べ
強度が強くなっている。
レームに半導体素子をマウントする工程を示す平面図，
断面図，工程断面図である。図２（ａ）は本発明のリー
ドフレームの平面図，図２（ｂ）は断面図で、これらの
図に示す様に本発明のリードフレーム１は、吊りリード
２にリブ構造８が設けられ従来のリードフレームに比べ
強度が強くなっている。
【００１０】図２（ｃ）〜（ｅ）は、本発明のリードフ
レームに半導体素子をマウントする工程を示すもので図
２（ｃ）に示す様に、半導体素子を搭載するアイランド
３を保持する吊りリードにリブ構造８を設けたリードフ
レームに、半導体素子５を搭載する。次に図２（ｄ）に
示す様に、半導体素子５の電極パッドとインナーリード
４をボンディングワイヤ６によって接続する。最後に図
２（ｅ）に示す様に、封止樹脂７によって封止する。
レームに半導体素子をマウントする工程を示すもので図
２（ｃ）に示す様に、半導体素子を搭載するアイランド
３を保持する吊りリードにリブ構造８を設けたリードフ
レームに、半導体素子５を搭載する。次に図２（ｄ）に
示す様に、半導体素子５の電極パッドとインナーリード
４をボンディングワイヤ６によって接続する。最後に図
２（ｅ）に示す様に、封止樹脂７によって封止する。
【００１１】この封止の際に、本発明のリードフレーム
では吊りリード２にリブ構造８を設けているため強度が
強く、樹脂封止時に充填差が生じてもアイランドがシフ
トしにくく、ボンディングワイヤ６がパッケージ表面に
露出することはない。
では吊りリード２にリブ構造８を設けているため強度が
強く、樹脂封止時に充填差が生じてもアイランドがシフ
トしにくく、ボンディングワイヤ６がパッケージ表面に
露出することはない。
【００１２】
【発明の効果】以上述べたように、本発明のリードフレ
ームを用いると、樹脂封止時にボンディングワイヤがパ
ッケージ表面に露出しないという効果がある。その理由
は、吊りリードに補強構造を設けているので、封止時に
充填差が生じてもアイランドがシフトしぬくいからであ
る。
ームを用いると、樹脂封止時にボンディングワイヤがパ
ッケージ表面に露出しないという効果がある。その理由
は、吊りリードに補強構造を設けているので、封止時に
充填差が生じてもアイランドがシフトしぬくいからであ
る。
【図１】本発明のリードフレームの一実施の形態を示す
斜視図である。
斜視図である。
【図２】（ａ）〜（ｅ）は本発明のリードフレームに半
導体素子をマウントする様子を示す平面図、断面図、工
程断面図である。
導体素子をマウントする様子を示す平面図、断面図、工
程断面図である。
【図３】（ａ）〜（ｆ）は従来のリードフレームに半導
体素子をマウントする様子を示す平面図、断面図、工程
断面図である。
体素子をマウントする様子を示す平面図、断面図、工程
断面図である。
１ リードフレーム ２ 吊りリード ３ アイランド ４ インナーリード ５ 半導体素子 ６ ボンディングワイヤ ７ 封止樹脂 ８ リブ構造
Claims (2)
- 【請求項１】 樹脂封止型半導体装置用リードフレーム
において、樹脂封止時にアイランドがシフトするのを防
止するために補強構造を持った吊りリードを有する半導
体装置用リードフレーム。 - 【請求項２】 前記吊りリードの補強構造は、リブ構造
である請求項１記載の半導体装置用リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13668896A JPH09321210A (ja) | 1996-05-30 | 1996-05-30 | 半導体装置用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13668896A JPH09321210A (ja) | 1996-05-30 | 1996-05-30 | 半導体装置用リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321210A true JPH09321210A (ja) | 1997-12-12 |
Family
ID=15181154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13668896A Pending JPH09321210A (ja) | 1996-05-30 | 1996-05-30 | 半導体装置用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321210A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141222A (ja) * | 2008-02-04 | 2008-06-19 | Matsushita Electric Ind Co Ltd | リードフレームとそれを用いた半導体装置及びその生産方法 |
| US8415670B2 (en) | 2007-09-25 | 2013-04-09 | The Trustees Of Columbia University In The City Of New York | Methods of producing high uniformity in thin film transistor devices fabricated on laterally crystallized thin films |
| US8426296B2 (en) | 2007-11-21 | 2013-04-23 | The Trustees Of Columbia University In The City Of New York | Systems and methods for preparing epitaxially textured polycrystalline films |
| US8440581B2 (en) | 2009-11-24 | 2013-05-14 | The Trustees Of Columbia University In The City Of New York | Systems and methods for non-periodic pulse sequential lateral solidification |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621313A (ja) * | 1992-07-03 | 1994-01-28 | Seiko Epson Corp | リードフレーム |
| JPH06132458A (ja) * | 1992-10-19 | 1994-05-13 | Mitsubishi Electric Corp | 樹脂封止型半導体装置およびそのリードフレーム |
| JPH0817995A (ja) * | 1994-06-27 | 1996-01-19 | Nec Corp | 半導体装置用リードフレーム |
-
1996
- 1996-05-30 JP JP13668896A patent/JPH09321210A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621313A (ja) * | 1992-07-03 | 1994-01-28 | Seiko Epson Corp | リードフレーム |
| JPH06132458A (ja) * | 1992-10-19 | 1994-05-13 | Mitsubishi Electric Corp | 樹脂封止型半導体装置およびそのリードフレーム |
| JPH0817995A (ja) * | 1994-06-27 | 1996-01-19 | Nec Corp | 半導体装置用リードフレーム |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8415670B2 (en) | 2007-09-25 | 2013-04-09 | The Trustees Of Columbia University In The City Of New York | Methods of producing high uniformity in thin film transistor devices fabricated on laterally crystallized thin films |
| US8426296B2 (en) | 2007-11-21 | 2013-04-23 | The Trustees Of Columbia University In The City Of New York | Systems and methods for preparing epitaxially textured polycrystalline films |
| JP2008141222A (ja) * | 2008-02-04 | 2008-06-19 | Matsushita Electric Ind Co Ltd | リードフレームとそれを用いた半導体装置及びその生産方法 |
| US8440581B2 (en) | 2009-11-24 | 2013-05-14 | The Trustees Of Columbia University In The City Of New York | Systems and methods for non-periodic pulse sequential lateral solidification |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980721 |