JPH09318721A

JPH09318721A - 磁気検出装置

Info

Publication number: JPH09318721A
Application number: JP8137223A
Authority: JP
Inventors: Shiro Tsunai; 史郎綱井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-05-30
Filing date: 1996-05-30
Publication date: 1997-12-12
Anticipated expiration: 2016-05-30
Also published as: JP2988377B2

Abstract

(57)【要約】【課題】Ｓｉ基板上に形成できる高感度の磁気センサを
提供すること。【解決手段】ＣＣＤの蓄積ゲートを素子分離領域１１４
により複数に分割し、それぞれ電荷検出手段（浮遊拡散
層領域１１５−１，１１５−２等）を設ける。磁界によ
り信号電荷が偏倍し、出力信号に差ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は磁気検出装置に関
し、特に、電荷結合素子を用いた磁気センサに関する。

【０００２】

【従来の技術】従来、磁気センサとして、ホール効果を
用いたセンサが知られている。これらの例は、「電子デ
バイス入門」（森崎弘著、技術評論社刊、第２０２頁
から第２０５頁）等に記載されている。特許公報として
は、特開平５−０７５１７８号公報等が公知である。

【０００３】ここで、ホール素子の動作原理を図を用い
て説明する。図８はホール素子の模式図である。素子の
材料としては移動度の大きい、ＩｎＳｂ、ＩｎＡｓ、Ｇ
ａＡｓ等のＩＩＩ−Ｖ族半導体が良く用いられる。しか
しながら、これらの半導体基板に他の回路を組込んで集
積回路を形成することは困難である。

【０００４】Ｓｉ結晶上に回路素子を集積する技術は広
く知られているが、Ｓｉの移動度はＧａＡｓ等の物質ほ
ど大きくなく、ホール素子としてそのまま用いるには感
度が低く問題がある。ホール素子Ｈのホール電圧は
（１）式で示される。｜Ｖｈ｜＝Ｒｈ（ベクトルＩ×ベクトルＢ）／ｄ・・・（１）ここでＲｈはホール係数、ｄは素子の厚さ、ベクトルＢ
は磁束密度、ベクトルＩは電流である。

【０００５】ホール素子の感度はＲｈ／ｄで表せる。ホ
ール係数は材料に依存する係数であり、同一材料をホー
ル素子として使用した場合、素子の厚さｄが薄いほど感
度が高くなる事が知られている。

【０００６】電荷結合素子を用いた磁気センサの例が特
開平５−１８０９１８号公報に記載されている。これに
ついて図９，図１０及び図１１を参照し、前記公報から
摘録して説明する。

【０００７】ゲート電極７〜２６の２０のゲート端子２
７〜４６のそれぞれにはゲート電圧Φ１、Φ２、・・
・、Φ１９ないしΦ２０が発生し、そのゲート電圧の時
間的な特性が図１１の最初の８段に示されている。絶縁
層６には半導体材料１の電気端子５５を通す切欠きが形
成されており、端子５５には磁場センサの最も低い電圧
Ｖｓが印加される。Ｖｓは例えば−５ボルトである。入
力ゾーン２と出力ゾーン３の端子Ｃ１とＣ２には例えば
０ボルトが印加される。その場合、出力電圧Ｖｓ１、ｓ
２は「浮動」とすることもできる。隣接する２つの平行
なゲート電極の中心線間の距離がδｘで示されている。
ゲート電極７〜２６の長手方向に対して平行に測定した
２つの接点ゾーン４と５間の距離はＬであり、２つの接
点ゾーン４と５の一部と重なる中央のゲート電極１５〜
１８の有効長さに相当する。

【０００８】電荷結合回路は通常３つの位相のみを有す
る。それに対して磁場センサに使用される電荷結合回路
は好ましくは少なくとも４つの位相を有する。以下にお
いては８つの位相が存在するものと仮定する。すなわち
電荷結合回路を駆動するコントロール信号として位相内
に異なる８つのゲート電圧Φ１、・・・、Φ７及びΦ８
が存在するものとする。その場合には次の関係が成立す
る。Φ１＝Φ９＝Φ１７、Φ２＝Φ１０＝Φ１８、Φ３
＝Φ１１＝Φ１９、Φ４＝Φ１２＝Φ２０、Φ５＝Φ１
３、Φ６＝Φ１４、Φ７＝Φ１５、Φ８＝Φ１６。

【０００９】ゲート電圧Φ１〜Φ８は図１１の最初の８
段に時間ｔの関数として示されている。ゲート電圧はそ
れぞれ階段状の形状を有し、それぞれ時間ｔにおいて隣
接の先行するゲート電圧に対して１つの階段の期間δｔ
＝１／ｆだけずれている。なお、ｆはゲート電圧のクロ
ック周波数を示す。換言すると、Φ２はΦ１に対して、
Φ３はΦ２に対して、Φ４はΦ３に対して、Φ５はΦ４
に対して、Φ６はΦ５に対して、Φ７はΦ６に対して、
Φ８はΦ７に対して時間的にδｔだけずれている。なお
階段の値は例えば−４ボルトから＋４ボルトの間であっ
て、例えばサイン形状電圧の非連続のクロック値であ
る。この種のサイン形状の電圧が図１１の最初の段に破
線で図示されている。ゲート電圧Φ１〜Φ８の階段状の
非連続の値を得るために、サイン形状の電圧の周期が時
間的に同一長さの整数の期間δｔに分割される。その場
合整数は使用される位相の数に相当し、図では８に等し
い。

【００１０】図１１にはゲート電圧毎にそれぞれ１８段
の階段が図示されており、その期間中値は時点ｔ１、ｔ
２、・・・、ｔ１７、ｔ１８に対応する。その場合、ゲ
ート電圧の非連続の値、すなわち階段の値は、例えば１
８段の各階段の幅δｔの中央における時点ｔ１からｔ１
８のサイン形状電圧の値である。サイン形状の電圧の代
わりに、例えば時間ｔを関数とする不図示の周期的な鋸
歯状電圧を使用することもできる。

【００１１】次に、図１２を用いて本発明の磁場センサ
の動作を簡単に説明する。図１２の第１段目には本発明
磁場センサの第１の実施例の概略断面が示されている。
ｔ１、ｔ２、・・・、ｔ７ないしｔ８の各時点において
ゲート電極７〜２６のｘ方向に階段状の電圧が各ゲート
電極７〜２６に発生する。電気的なポテンシャルエネル
ギＥＰ１、ＥＰ２、・・・、ＥＰ７、ＥＰ８はゲート電
極７〜２６の下方の半導体材料１内のゲート電極外面に
対応する。各ポテンシャルエネルギがｘの関数として階
段状のカーブで図１２の下８段に図示されている。な
お、δｘは互いに連続する２つの階段の中心間のｘ方向
における距離に相当する。

【００１２】入力ゾーン２及び出力ゾーン３と、各ゾー
ンに一番近傍に位置し接点ゾーン４と５の一部に重なる
中央のゲート電極１５ないし１８との間には、存在する
位相と少なくとも同数の階段が存在しなければならな
い。従って図においてはこれは少なくとも８つの階段と
なる。最も低い電気ポテンシャルエネルギを有する空間
的領域δｘは、ポテンシャル井戸である。ポテンシャル
井戸には電子が満たされており、図１２ではハッチング
で示されている。入力ゾーン２及び出力ゾーン３の下方
には非常の低電位のポテンシャルエネルギが存在するの
で、この領域も図１２ではハッチングで示されている。

【００１３】不純物原子で濃くドーピングされた入力ゾ
ーン２は新しい電荷担体パケットを発生させる電荷担体
源として用いられ、新しい電荷担体パケットは次にゲー
ト電圧Φ１がクロックされるときには第１のゲート電極
７の下方へ移動される。各ポテンシャル井戸において電
荷担体逆転層が出現し、それによって局所的に幅δｘの
電荷担体パケットが形成される。

【００１４】図１２から明らかなように、ポテンシャル
井戸、従って時点ｔ１において第１のゲート電極７の下
方に位置する電荷担体パケットは半導体材料１の外面に
沿って図中左から右へ歩進的に移動するので、時点ｔ２
ではゲート電極８の下方、時点ｔ３ではゲート電極９の
下方、時点ｔ４ではゲート電極１０の下方、時点ｔ５で
はゲート電極１１の下方、時点ｔ６ではゲート電極１２
の下方、時点ｔ７ではゲート電極１３の下方、時点ｔ８
ではゲート電極１４の下方、・・・に来る。不図示の時
点ｔ２１において、ポテンシャル井戸は出力ゾーン３の
下方に達する。

【００１５】従ってゲート電圧Φ１からΦ８は半導体材
料１の外面に沿って移動する一種の電気的なポテンシャ
ル波を発生させる。出力ゾーン３は最後に最後のゲート
電極２６から供給され、到着する電荷担体パケットを補
促する。なお、入力ゾーン２と出力ゾーン３の機能は、
駆動中でも互いに交換可能であって、それぞれ電荷担体
パケットの転送方向を決定する。

【００１６】適当なゲート電圧Φ１からΦ８が、電荷結
合回路５１〜５４のゲート電極７から２６に印加された
後に、細長い電荷担体パケットが半導体材料のゲート電
極７から２６を有する外面に沿ってｘ方向へ移動する。
従って電荷結合回路内には細長い電荷担体パケットが発
生し、電荷担体パケットはゲート電圧Φ１〜Φ８の作用
を受けて電荷結合回路のアクティブゾーンを通過する。

【００１７】この場合電荷担体の転送は通常のドリフト
効果あるいは拡散効果によるものではない。電荷担体の
転送方向がそれぞれ矢印で図示されている。

【００１８】サーファーが波乗りをする場合と同様に電
荷担体、例えば電子が電気ポテンシャル波を移動する平
均速度は、電気ポテンシャル波の群速度に等しい。第１
近似において電荷担体の熱移動を無視する場合には電荷
担体の速度は電荷担体パケットの速度ｖに等しい。この
速度は装置の幾何学構成のみに、特に隣接し合う２つの
ゲート電極間の距離δｘとゲート電圧Φ１〜Φ８のクロ
ック周波数ｆに関係する。というのはｖ＝δｘ／δｔ＝
δｘ・ｆだからである。電荷担体パケットが半導体材料
１の外面に沿ってできるだけ「ソフトに」移動できるよ
うにするためには、電荷結合回路はできるだけ多くの位
相、本実施例においては３つ以上の位相を持たなければ
ならない。というのは電荷担体パケットの移動ステップ
は、ゲート電圧のディスクリートな値を発生させるため
に用いられるサイン形状ないし鋸歯状の信号の周期が決
っている場合には、位相が多いほど小さくなるからであ
る。

【００１９】電荷結合回路が、半導体材料１の外面に対
して垂直に延びる磁場ないしそれに関連する磁束Ｂを受
けると、磁場ないし磁束Ｂを受ける移動電荷担体パケッ
トは、電荷担体パケットの長手方向に対して平行で、従
ってゲート電極７〜２６の長手方向に対しても平行な方
向を有するローレンツの力を受ける。

【００２０】ローレンツの力Ｆによってそれぞれ電荷担
体パケットの一方側の電荷担体が濃厚になり、他方側の
電荷担体が希簿になる。細長い電荷担体パケットに沿っ
て電荷担体が不均一に分布することにより、電荷担体パ
ケットに沿って電場が形成され、それによって両端部間
に電圧差が発生する。この電圧差は電荷担体の長さが長
くなるほど、そして中央のゲート電極１５〜１８の有効
長さＬが大きくなるほど増大する。中央のゲート電極１
５〜１８の下方に位置する電荷担体パケットの両端部は
少なくとも時間的に接点ゾーン４と５に電気的に接触
し、それによってセンサ端子Ｓ１とＳ２とも接触するの
で、上述の電圧差が磁場センサの出力電圧Ｖｓ１、ｓ２
に等しい電圧になる。その場合に、Ｖｓ１、ｓ２＝ｖ・
Ｂ・Ｌ＝Ｖｓ１、ｓ２＝δｘ・ｆ・Ｂ・Ｌが成立する。

【００２１】このようにして求められた、磁場センサの
センサ端子Ｓ１とＳ２に発生する出力電圧は、磁束Ｂに
比例し、中央のゲート電極１５〜１８の有効長さＬに比
例し、さらに電荷担体パケットの速度に比例する。この
速度はすでに説明したようにδｘとゲート電圧Φ１〜Φ
８のクロック周波数のみに関係する。この場合Ｌとδｘ
は磁場センサの幾何学的パラメータだけに関係する。従
って本発明の磁場センサの出力電圧Ｖｓ１、ｓ２はホー
ル効果素子の出力電圧とは異なり、供給電圧条件、電荷
担体の移動度、電荷担体濃度及び環境条件とは無関係で
ある。

【００２２】

【発明が解決しようとする課題】従来のホール素子の感
度は（１）式に示されるように素子の厚さｄに反比例す
るが、幅Ｌには依存しない。従って、Ｓｉ半導体を使用
して高感度の磁気センサを実現するには、厚さｄを薄く
する以外に適当な手段がなく、高感度化が困難であると
いう問題があった。

【００２３】また、特開平５−１８０９１８号公報に記
載の磁気センサの出力電圧は、磁束、ゲート電極の有効
長及び電荷担体パケットの速度に比例し、供給電圧条
件、電荷担体の移動度、電荷担体濃度及び環境条件とは
無関係であるという。しかし、電荷担体パケットを発生
させ移動させるために複雑な駆動信号を必要とするとい
う問題があった。

【００２４】従って本発明の目的は、複雑な駆動信号を
必要とせず、高感度でＳｉ半導体基板上に形成可能な磁
気検出装置を提供することにある。

【００２５】

【課題を解決するための手段】本発明の磁気検出装置
は、半導体基板上に形成された電荷転送素子と、前記電
荷転送素子に信号電荷を注入する入力手段と、前記電荷
転送素子を転送されてきた信号電荷を出力ゲートを介し
て受取る、互いに分離されて並列に配置された複数の電
荷検出手段とを有してなり、前記半導体基板と直交する
磁界成分を前記複数の電荷検出手段の出力信号間の差に
より検出するというものである。

【００２６】この場合、電荷転送素子が障壁ゲートと蓄
積ゲートの対でなる転送ゲートを少なくとも一つ有する
構成をとることができる。さらに、蓄積ゲートを複数に
分割して並列に設けることができ、分割された蓄積ゲー
トのそれぞれに対応して電荷検出手段を設けることがで
きる。

【００２７】電荷転送素子に注入された信号電荷は転送
中に外部磁界にローレンツの力を受けて転送方向と直交
する方向に偏向されるので、複数の電荷検出手段から異
なった出力信号が得られる。

【００２８】蓄積ゲートを複数に分割することにより、
転送回数を増やすほど電荷検出手段の出力信号間の差が
大きくなる。

【００２９】

【発明の実施の形態】図１（ａ）は本発明の第１の実施
の形態を示す平面図、図１（ｄ）は図１（ａ）のＸ−Ｘ
線断面図である。

【００３０】通常の埋込チャネル型ＣＣＤとの相違は、
蓄積ゲート（転送ゲート電極とその直下のチャネルより
なる）がＰ⁺型素子分離領域１１４により２分割されて
並列に配置されていること、電荷検出手段（浮遊拡散層
領域と出力ソースフォロワを有している）が２つ設けら
れていることである。

【００３１】詳述すると、Ｎ型シリコン基板１０１の表
面部にＰウェル１０２が設けられ、その表面部にＮウェ
ル１０５が設けられている。Ｎウェル１０５の表面をゲ
ート酸化膜１０６を介して第１層目のポリシリコン膜で
なる転送ゲート電極１０７−１，１０７−２，１０７−
３及び入力ゲート電極１０７−ＩＧが設けられている。
これらのゲート電極と自己整してＮ^-型領域１０８−
１，１０８−２，１０８−３，１０８−ＩＧが設けられ
ている。また、転送ゲート電極１０７−１等と酸化シリ
コン膜１０９を介してオーバラップして第２層目のポリ
シリコン膜でなる転送ゲート電極１１０−１，１１０−
２，１１０−３、入力ゲート電極１１０−ＩＧ、出力ゲ
ート電極１１０−ＯＧが設けられている。Ｎ型の浮遊拡
散層領域１１５−１，１１５−２がＮウェル１０５に連
結して設けられている。１１１−１，１１１−２はリセ
ットゲート電極，１１２は電荷注入手段の一部をなすＮ
⁺型領域、１１３−１，１１３−２はＮ⁺型のリセット
・ドレイン領域、１１６−１，１１６−２はＭＯＳトラ
ンジスタＭ₁，Ｍ₂でなるソース・ホロワである。

【００３２】Ｎ⁺型領域１１２には入力パルスΦ_IDが印
加される。入力ゲート電極１１０−ＩＧ、１０７−ＩＧ
は共通接続されて入力ゲート電圧（定電圧）Ｖ_IGが印加
される。転送ゲート電極１１０−１と１０７−１，１１
０−３と１０７−３はそれぞれ共通接続されて転送パル
スφ₁が印加され、転送ゲート電極１１０−２と１０７
−２は共通接続されて転送パルスφ₂が印加される。出
力ゲート電極１１０−ＯＧには出力ゲート電圧（定電
圧）Ｖ_OGが印加される。浮遊拡散領域１１５−１，１１
５−２はそれぞれソース・ホロワ１１６−１，１１６−
２のＭＯＳトランジスタＭ１のゲート電極に接続され
る。リセットゲート電極１１１−１，１１１−２は共通
接続されてリセットパルスφ_Rが印加される。リセット
ドレイン領域は共通接続されて定電圧が印加される。こ
れらの接続は図示しない層間絶縁膜を選択的に被覆する
Ａｌ膜などの金属配線でなされコンタクト孔で各電極も
しくは半導体領域に接触する。転送ゲート電極１０７−
１，１０７−２，１０７−３とその直下のチャネル部が
蓄積ゲートを構成し、転送ゲート電極１１０−１，１１
０−２，１１０−３とその直下のＮ^-型領域１０８−
１，１０８−２，１０８−３が障壁ゲートを構成する。
１０４はＰ⁺型素子分離領域でＮウェル１０５等を区画
している。

【００３３】次に動作について説明する。図２は駆動パ
ルスφ₁，φ₂，φ_R，φ_IDのタイミングチャートであ
る。また、図３はそれぞれに於ける各部分の電位分布お
よび電荷の蓄積状態を示すポテンシャル図である。

【００３４】まず、Ｐ⁺型素子分離領域１１４が設けら
れていず、外部磁界のない場合について説明すると、φ
₁が“Ｌ”（例えば０Ｖ），φ₂が“Ｈ”（例えば５
Ｖ）のタイミングＴ₁でφ_IDが例えば１２Ｖから７Ｖに
低下すると入力ゲート電極１０７−ＩＧ下に電子（電荷
Ｑ₁）が注入され蓄積される（Ｑ₂はその前の周期で注
入された電荷、Ｑ₃は更にその前の周期で注入された電
荷である）。

【００３５】次に、φ_IDが１２Ｖになった後、φ₁が
“Ｈ”，φ₂が“Ｌ”になったタイミングＴ₂で電荷Ｑ
₁，Ｑ_Rはそれぞれ転送ゲート電極１０７−１，１０７
−３下に移動し、蓄積される。

【００３６】次に、タイミングＴ₃において、リセット
パルスφ_Rが“Ｈ”になると浮遊拡散層領域に蓄積され
ていた電荷Ｑ₃はリセットドレインに排出される。この
Ｑ₃の有無による浮遊拡散層領域の電位の変化がソース
フォロワの出力電圧の変化をもたらす。

【００３７】次に磁気センサとしての動作について説明
する。

【００３８】転送される際に電子は磁界によりローレン
ツの力（電子の移動速度と磁束密度のベクトル程に比
例）を受ける。つまり、転送方向、磁界の方向に対して
９０度の方向に力を受ける。電子は転送中、ローレンツ
の力により、電荷転送素子の中で転送方向に対して右ま
たは左に偏って転送される。この際、電荷の存在する領
域は転送ゲート電極の直下にあり、電荷は極めて薄い
（１００ｎｍ程度）の範囲に存在するため、極めて高い
効率でローレンツの力を受けることが可能となる。

【００３９】磁界（ベクトルＢ）があると、図４に示す
ようにローレンツの力（ベクトルＦ）を受けるので、Ｐ
⁺型素子分離領域１１４によって分割された２つの蓄積
ゲート（図４のＡ，Ｂ）に蓄積される電荷量Ｑに差がで
きる。又、どちらが大きいかによって磁界の方向を知る
ことができる。

【００４０】転送回数を多くすことによって、電子の偏
差りは更に大きくなる。すなわち、転送回数を多くする
ことによって電子は磁界の影響を多く受け、磁気に対す
る感度が高くなる。数回の転送を繰返した後、電荷は最
終ゲートを通り浮遊拡散層領域に至り、電圧に変換して
出力される。

【００４１】次に電荷を電圧に変換する手段についての
説明を補足する。電荷を電圧に変換するために浮遊拡散
層領域１１５−１，１１５−２を使用する。浮遊拡散層
領域は周囲から電気的に独立した領域で、コンデンサと
して使用する（０．０１ｐＦ程度）。浮遊拡散層領域は
電荷が転送される前に電源電圧（１２Ｖ）ヘリセットさ
れる。リセットは、リセットゲートにリセットパルス
（１２Ｖのパルス）を加えることによりドレインに印加
した電圧と浮遊拡散層領域の電圧が同一になる事によっ
ておこなう。

【００４２】電荷転送素子から電荷が浮遊拡散層領域に
転送されると、浮遊拡散層領域の電圧はリセット電圧か
ら（２）式に示す電圧ΔＶだけ変化する。

【００４３】ΔＶ＝Ｑ／Ｃ・・・（２）この電圧を浮遊拡散層領域から出力された信号線を介し
てＭＯＳトランジスタＭ₁，Ｍ₂で作成したソースフォ
ロワで検出するにより、電荷の量を知ることができる。
ＭＯＳトランジスタを用いる理由は入力インピーダンス
が極めて大きいからである。

【００４４】以上のように、磁界の存在により、電荷量
の振り分けが行なわれるのでソースホロワ１１６−１，
１１６−２の出力電圧に差がでるが、その差は磁界の強
さに比例するので磁気センサとして使用できる。基本的
にはホール効果を利用しているので電荷の移動が行なわ
れる領域の厚さ、ここではチャネル厚（前述の通り１０
０ｎｍ程度）に反比例する。更に、転送回数を多くする
と感度を高くすることができる点で通常のホール素子よ
り高感度化に適している。又、通常のＣＣＤと全く同様
の駆動パルスで動作するので実現が容易である。

【００４５】図５は本発明の第２の実施の形態を示す平
面図である。

【００４６】蓄積ゲートがＰ⁺型素子分離領域１１４ａ
によって３分割されていること、３つの浮遊拡散層領域
１１５ａ−１，１１５ａ−２，１１５ａ−３が設けられ
それに伴なってリセットドレイン領域１１３ａ−１〜１
１３ａ−３や図示しない３つのソースホロワが設けられ
ていることが第１の実施の形態と相違している。蓄積す
る部分を多数に分岐する事により、磁気の検出精度、ダ
イナミックレンジを向上させることが可能となる。

【００４７】図６は第１の実施の形態の変形を示す平面
図である。転送ゲート電極を３組（１１０−１，１０７
−１、〜１１０−３，１０７−３）から５組（１１０−
１，１０７−１、〜１１０−５，１０７−５）にして、
転送回数を増やすことにより、磁界による偏向を受けや
すくすることが可能となり、感度が向上する。

【００４８】図７は第３の実施の形態を示す平面図であ
る。転送ゲート電極が１組（１０７−１，１１０−１）
だけでありＰ⁺型素子分離領域（１１４）が設けられて
いない。

【００４９】信号電荷は、出力ゲート（１１０−ＯＧ）
を通過する際に磁界で偏向されるので浮遊拡散層領域１
１５−１，１１５−２に蓄積される電荷量に差ができる
ので磁気センサとしての機能を有している。構造が簡単
であるという利点をもっている。

【００５０】以上、Ｎ型シリコン基板表面部にＰウェル
を設け、その表面部にＮウェルを設けた例について説明
したが、Ｐ型シリコン基板の表面部にＮウェルを設けて
もよい。又、導電型を入れかえて構成することもでき
る。ただし、その場合は正孔が電流担体となるので、移
動度が低いので磁気センサとしての感度は低い。更に、
２相駆動のＣＣＤを利用した例について説明したが、３
相駆動や４相駆動のＣＣＤを利用することもできる。更
に又、電荷検出手段は浮遊拡散層法（ＦＤＡ法）に限ら
ず、浮遊ゲート増幅器法などでもよい。あるいは、ＣＣ
Ｄに限らず、その他の電荷転送素子を利用してもよいこ
とは詳細説明を俟つまでなく明らかであろう。

【００５１】

【発明の効果】以上説明したように、電荷転送素子に複
数の電荷検出手段を設けることにより磁気センサを実現
できる。電荷転送素子の障壁ゲートと蓄積ゲートの組の
うち蓄積ゲートを複数に分割すれば、磁界の検出感度が
転送回数に依存して大きくなるので基本的なホール素子
より高感度化が可能であり、シリコン基板上にＭＯＳプ
ロセスを用いて形成できる。従って、磁界検出後の比較
回路や増幅回路などを同一基板に容易に集積できる。
又、電荷転送素子として一般的な転送パルスを使用する
ので複雑な駆動信号を必要としない。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す平面図（図１
（ａ））及び図１（ａ）のＸ−Ｘ線断面図（図１
（ｂ））。

【図２】第１の実施の形態の動作について説明するため
の駆動パルスφ₁，φ₂，φ_Rφ_IDのタイミングチャー
ト。

【図３】第１の実施の形態における信号電荷の転送の格
子を示すポテンシャル図。

【図４】第１の実施の形態の動作について説明するため
の模式図。

【図５】本発明の第２の実施の形態を示す平面図。

【図６】第１の実施の形態の変形を示す平面図。

【図７】第３の実施の形態を示す平面図。

【図８】ホール素子の模式図。

【図９】従来例を示す断面図。

【図１０】図９に対応する平面図。

【図１１】従来例の動作について説明するための駆動パ
ルス（ゲート電圧）Φ₁〜Φ₈のタイミングチャート。

【図１２】従来例における電荷担体パケットの移動の様
子を示すポテンシャル図。

【符号の説明】

１半導体材料２入力ゾーン３出力ゾーン４，５接点ゾーン７〜２６ゲート電極１０１Ｎ型シリコン基板１０２Ｐウェル１０４Ｐ⁺型素子分離領域１０５Ｎウェル１０６ゲート酸化膜１０７−１，１０７−２，１０７−３，１０７−４
転送ゲート電極１０７−ＩＧ入力ゲート電極１０８−１，１０８−２，１０８−３，１０８−ＩＣ
Ｎ^-型領域１０９酸化シリコン膜１１０−１，１１０−２，１１０−３，１１０−４，１
１０−５転送ゲート電極１１０−ＯＧ出力ゲート電極１１１−１，１１１−２リセットゲート電極１１２Ｎ⁺型領域１１３−１，１１３−２リセット・ドレイン領域１１４Ｐ⁺型素子分離領域１１５−１，１１５−２浮遊拡散層領域 φ₁，φ₂，φ_ID 駆動パルス φ_R リセットパルスＭ₁，Ｍ₂ ＭＯＳトランジスタＶ_IG 入力ゲート電圧Ｖ_OG 出力ゲート電圧Ｖ_RD リセットドレイン電圧

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された電荷転送素子
と、前記電荷転送素子に信号電荷を注入する入力手段
と、前記電荷転送素子を転送されてきた信号電荷を出力
ゲートを介して受取る、互いに分離されて並列に配置さ
れた複数の電荷検出手段とを有してなり、前記半導体基
板と直交する磁界成分を前記複数の電荷検出手段の出力
信号間の差により検出することを特徴とする磁気検出装
置。
【請求項２】電荷転送素子が障壁ゲートと蓄積ゲート
の対でなる転送ゲートを少なくとも一つ有している請求
項１記載の磁気検出装置。
【請求項３】電荷転送素子が、蓄積ゲートが複数に分
割されて並列されている請求項２記載の磁気検出装置。
【請求項４】分割された蓄積ゲートのそれぞれに対応
して電荷検出手段が設けられている請求項３記載の磁気
検出装置。