JPH09307452A - ディジタル信号処理装置及び方法 - Google Patents
ディジタル信号処理装置及び方法Info
- Publication number
- JPH09307452A JPH09307452A JP8176901A JP17690196A JPH09307452A JP H09307452 A JPH09307452 A JP H09307452A JP 8176901 A JP8176901 A JP 8176901A JP 17690196 A JP17690196 A JP 17690196A JP H09307452 A JPH09307452 A JP H09307452A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- sigma
- delta modulation
- amplitude
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3013—Non-linear modulators
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 オリジナルのシグマデルタ変調信号と、再度
シグマデルタ変調処理した再シグマデルタ変調信号とを
切り換え時のノイズを抑える。 【解決手段】 ディレイライン３は、オリジナルの上記
ΣΔ変調信号を所定サンプル数ディレイする。ΣΔ変調
器６は、再ΣΔ変調信号を出力する。ビット長変換器５
は、ΣΔ変調器６で使われる初段の積分器への帰還信号
の振幅レベルに合わせる。そして、このディジタル信号
処理装置１は、制御信号入力端子７から供給される切り
換え制御信号ＳDを受けるとオリジナル１ビットディレ
イ信号ＳAと再ΣΔ変調１ビット信号ＳBをパターン一致
検出器２８によりパターン一致検出し、検出信号ＳTを
発生する。これにより切り換え制御器２９は、切り換え
スイッチ４の切り換えを制御し、ＳAからＳBへ切り換わ
った信号を出力端子８から出力する。
シグマデルタ変調処理した再シグマデルタ変調信号とを
切り換え時のノイズを抑える。 【解決手段】 ディレイライン３は、オリジナルの上記
ΣΔ変調信号を所定サンプル数ディレイする。ΣΔ変調
器６は、再ΣΔ変調信号を出力する。ビット長変換器５
は、ΣΔ変調器６で使われる初段の積分器への帰還信号
の振幅レベルに合わせる。そして、このディジタル信号
処理装置１は、制御信号入力端子７から供給される切り
換え制御信号ＳDを受けるとオリジナル１ビットディレ
イ信号ＳAと再ΣΔ変調１ビット信号ＳBをパターン一致
検出器２８によりパターン一致検出し、検出信号ＳTを
発生する。これにより切り換え制御器２９は、切り換え
スイッチ４の切り換えを制御し、ＳAからＳBへ切り換わ
った信号を出力端子８から出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、シグマデルタ変調
処理により得られた入力信号であるシグマデルタ変調信
号と、この入力信号に再度シグマデルタ変調処理を施し
て得られた再シグマデルタ変調信号とを切り換えるディ
ジタル信号処理装置及び方法に関する。
処理により得られた入力信号であるシグマデルタ変調信
号と、この入力信号に再度シグマデルタ変調処理を施し
て得られた再シグマデルタ変調信号とを切り換えるディ
ジタル信号処理装置及び方法に関する。
【０００２】
【従来の技術】例えば、音声信号をディジタル化して記
録、再生及び伝送する方法は、従来からコンパクトディ
スク（ＣＤ）のような光ディスクや、ディジタルオーデ
ィオテープ（ＤＡＴ）のようなテープ状記録媒体に対す
る記録再生装置や、衛星放送等のディジタル放送で実施
されている。このようなディジタルオーディオ伝送装置
において、従来はそのディジタル化に際し、サンプリン
グ周波数として４８ｋＨｚ、４４．１ｋＨｚ等、また量
子化ビット数として１６ビット、２４ビット等のフォー
マットを規定していた。
録、再生及び伝送する方法は、従来からコンパクトディ
スク（ＣＤ）のような光ディスクや、ディジタルオーデ
ィオテープ（ＤＡＴ）のようなテープ状記録媒体に対す
る記録再生装置や、衛星放送等のディジタル放送で実施
されている。このようなディジタルオーディオ伝送装置
において、従来はそのディジタル化に際し、サンプリン
グ周波数として４８ｋＨｚ、４４．１ｋＨｚ等、また量
子化ビット数として１６ビット、２４ビット等のフォー
マットを規定していた。
【０００３】しかし、このような従来のディジタルオー
ディオ伝送装置では、一般的にディジタルオーディオデ
ータの量子化ビット数が、復調されたオーディオ信号の
ダイナミックレンジを規定してしまう。このため例えば
より高品質のオーディオ信号を伝送するためには、量子
化ビット数を現行の１６ビットから２０又は２４ビット
等に拡大することが必要である。しかしながら、一度フ
ォーマットを規定してしまうと、量子化ビット数の拡大
を容易に行うことが出来ないため、これらの装置からさ
らにより高品質のオーディオ信号を取り出すことは困難
であった。
ディオ伝送装置では、一般的にディジタルオーディオデ
ータの量子化ビット数が、復調されたオーディオ信号の
ダイナミックレンジを規定してしまう。このため例えば
より高品質のオーディオ信号を伝送するためには、量子
化ビット数を現行の１６ビットから２０又は２４ビット
等に拡大することが必要である。しかしながら、一度フ
ォーマットを規定してしまうと、量子化ビット数の拡大
を容易に行うことが出来ないため、これらの装置からさ
らにより高品質のオーディオ信号を取り出すことは困難
であった。
【０００４】ところで、音声信号をディジタル化する方
法としては、シグマデルタ（ΣΔ）変調と呼ばれる方法
が提案されている（日本音響学会誌４６巻３号（１９９
０）第２５１〜２５７頁「ＡＤ／ＤＡ変換器とディジタ
ルフィルター（山崎芳男）」等参照）。
法としては、シグマデルタ（ΣΔ）変調と呼ばれる方法
が提案されている（日本音響学会誌４６巻３号（１９９
０）第２５１〜２５７頁「ＡＤ／ＤＡ変換器とディジタ
ルフィルター（山崎芳男）」等参照）。
【０００５】図４９は、例えば１ビットのディジタルデ
ータにΣΔ変調処理を施すΣΔ変調回路のブロック図で
ある。この図４９において、入力端子１８１からの入力
オーディオ信号が加算器１８２を通じて積分器１８３に
供給される。この積分器１８３からの信号が比較器１８
４に供給され、例えば入力オーディオ信号の中点電位と
比較されて１サンプル期間ごとに例えば１ビット量子化
される。なおサンプル期間の周波数（サンプリング周波
数）は、従来の４８ｋＨｚ、４４．１ｋＨｚに対して、
その６４倍あるいは１２８倍となる。
ータにΣΔ変調処理を施すΣΔ変調回路のブロック図で
ある。この図４９において、入力端子１８１からの入力
オーディオ信号が加算器１８２を通じて積分器１８３に
供給される。この積分器１８３からの信号が比較器１８
４に供給され、例えば入力オーディオ信号の中点電位と
比較されて１サンプル期間ごとに例えば１ビット量子化
される。なおサンプル期間の周波数（サンプリング周波
数）は、従来の４８ｋＨｚ、４４．１ｋＨｚに対して、
その６４倍あるいは１２８倍となる。
【０００６】この量子化データが１サンプル遅延器１８
５に供給されて１サンプル期間分遅延される。この遅延
データが例えば１ビットのＤ／Ａ変換器１８６でアナロ
グ信号に変換されて加算器１８２に供給されて、入力端
子１８１からの入力オーディオ信号に加算される。そし
て比較器１８４から出力される量子化データが出力端子
１８７に取り出される。したがって、このΣΔ変調回路
が行うΣΔ変調処理によれば、上記文献にも記されてい
るように、サンプリング周波数を充分高くすることによ
って、例えば１ビットの少ないビット数でも高いダイナ
ミックレンジのオーディオ信号を得ることができる。ま
た、広い伝送可能周波数帯域を持つことができる。ま
た、ΣΔ変調回路は、回路構成が集積化に適しており、
また比較的簡単にＡ／Ｄ変換の精度を得ることができる
ことから従来からＡ／Ｄ変換器の内部などではよく用い
られている。ΣΔ変調された信号は、簡単なアナログロ
ーパスフィルタを通すことによって、アナログオーディ
オ信号に戻すことができる。したがって、ΣΔ変調回路
は、これらの特徴を生かすことによって、高品質のデー
タを扱うレコーダやデータ伝送に応用することができ
る。
５に供給されて１サンプル期間分遅延される。この遅延
データが例えば１ビットのＤ／Ａ変換器１８６でアナロ
グ信号に変換されて加算器１８２に供給されて、入力端
子１８１からの入力オーディオ信号に加算される。そし
て比較器１８４から出力される量子化データが出力端子
１８７に取り出される。したがって、このΣΔ変調回路
が行うΣΔ変調処理によれば、上記文献にも記されてい
るように、サンプリング周波数を充分高くすることによ
って、例えば１ビットの少ないビット数でも高いダイナ
ミックレンジのオーディオ信号を得ることができる。ま
た、広い伝送可能周波数帯域を持つことができる。ま
た、ΣΔ変調回路は、回路構成が集積化に適しており、
また比較的簡単にＡ／Ｄ変換の精度を得ることができる
ことから従来からＡ／Ｄ変換器の内部などではよく用い
られている。ΣΔ変調された信号は、簡単なアナログロ
ーパスフィルタを通すことによって、アナログオーディ
オ信号に戻すことができる。したがって、ΣΔ変調回路
は、これらの特徴を生かすことによって、高品質のデー
タを扱うレコーダやデータ伝送に応用することができ
る。
【０００７】ところで、上記ΣΔ変調回路を用いたディ
ジタルオーディオ伝送装置では、前述した例えば１６ビ
ット等のマルチビットのフォーマットのディジタル信号
を扱うようなディジタルオーディオ伝送装置（以下、マ
ルチビットディジタルオーディオ伝送装置という。）で
実現することができた振幅制御処理の一種であるフェー
ド処理、イコライズ処理、フィルター処理、クロスフェ
ード処理や、ミキシング処理のような振幅方向の信号処
理をもとのビット長のままで実現することが困難であ
り、せっかくの広帯域、高ダイナミックレンジという特
徴を生かすことが出来なかった。
ジタルオーディオ伝送装置では、前述した例えば１６ビ
ット等のマルチビットのフォーマットのディジタル信号
を扱うようなディジタルオーディオ伝送装置（以下、マ
ルチビットディジタルオーディオ伝送装置という。）で
実現することができた振幅制御処理の一種であるフェー
ド処理、イコライズ処理、フィルター処理、クロスフェ
ード処理や、ミキシング処理のような振幅方向の信号処
理をもとのビット長のままで実現することが困難であ
り、せっかくの広帯域、高ダイナミックレンジという特
徴を生かすことが出来なかった。
【０００８】例えば、上記フェード処理には、再生され
るオーディオ信号のレベルを時間と共に徐々に低下させ
るフェードアウト処理や、オーディオ信号のレベルをゼ
ロレベルから徐々に上昇させるフェードイン処理があ
る。このようなフェード処理は、オーディオ信号の振幅
方向の信号処理としては一般的である。
るオーディオ信号のレベルを時間と共に徐々に低下させ
るフェードアウト処理や、オーディオ信号のレベルをゼ
ロレベルから徐々に上昇させるフェードイン処理があ
る。このようなフェード処理は、オーディオ信号の振幅
方向の信号処理としては一般的である。
【０００９】以下に、上記フェード処理を上記マルチビ
ットディジタルオーディオ伝送装置で行う場合について
図５０を参照しながら説明しておく。この図５０におい
て、入力端子１９１からの例えば１６ビットであるよう
なマルチビットのディジタルオーディオ信号は、乗算器
１９２を通じて出力端子１９３に取り出される。ここ
で、例えばフェードの開始タイミングやスピードを指定
する制御信号が制御信号入力端子１９４に供給される
と、この制御信号が制御回路１９５に供給されて任意の
フェード信号が発生される。そして、このフェード信号
が係数発生器１９６に供給されることによって、例えば
音声信号のレベルを徐々に低下させてゼロレベルにする
係数が発生され、この係数が乗算器１９２に供給され
る。
ットディジタルオーディオ伝送装置で行う場合について
図５０を参照しながら説明しておく。この図５０におい
て、入力端子１９１からの例えば１６ビットであるよう
なマルチビットのディジタルオーディオ信号は、乗算器
１９２を通じて出力端子１９３に取り出される。ここ
で、例えばフェードの開始タイミングやスピードを指定
する制御信号が制御信号入力端子１９４に供給される
と、この制御信号が制御回路１９５に供給されて任意の
フェード信号が発生される。そして、このフェード信号
が係数発生器１９６に供給されることによって、例えば
音声信号のレベルを徐々に低下させてゼロレベルにする
係数が発生され、この係数が乗算器１９２に供給され
る。
【００１０】これによって、出力端子１９３には、入力
端子１９１に供給されたディジタル音声信号に対して、
その音声信号のレベルが、例えば制御信号で指定された
タイミングから指定のスピードで徐々に低下されてゼロ
レベルにミュートされた信号が取り出され、上記フェー
ドアウト処理が行われる。なお、例えば係数の発生順を
逆にすることによって、音声信号のレベルをゼロレベル
から徐々に上昇させるフェードイン処理を行うこともで
きる。
端子１９１に供給されたディジタル音声信号に対して、
その音声信号のレベルが、例えば制御信号で指定された
タイミングから指定のスピードで徐々に低下されてゼロ
レベルにミュートされた信号が取り出され、上記フェー
ドアウト処理が行われる。なお、例えば係数の発生順を
逆にすることによって、音声信号のレベルをゼロレベル
から徐々に上昇させるフェードイン処理を行うこともで
きる。
【００１１】ところが、上述したように、上記ΣΔ変調
されたディジタル音声信号においては、このような処理
を行うことができない。すなわちΣΔ変調された１ビッ
ト信号は、振幅情報も時間軸上の１ビットパターンとし
て表現されているため、従来と同様に乗算器１９２で乗
算をし、１ビットのままで振幅操作処理を実現すること
は困難であった。
されたディジタル音声信号においては、このような処理
を行うことができない。すなわちΣΔ変調された１ビッ
ト信号は、振幅情報も時間軸上の１ビットパターンとし
て表現されているため、従来と同様に乗算器１９２で乗
算をし、１ビットのままで振幅操作処理を実現すること
は困難であった。
【００１２】これに対して、例えば図５１に示すように
ΣΔ信号をローパスフィルタを用いて従来のＣＤやＤＡ
Ｔ等の信号フォーマットに変換してから上記フェード処
理等を行うことが考えられる。すなわち、この図５１に
おいて、ローパスフィルタ２０２には入力端子２０１を
介して例えば１ビットのΣΔ信号が供給されて、例えば
１６ビットのマルチビットのディジタル音声信号に変換
される。この変換されたディジタル音声信号が乗算器２
０３に供給される。
ΣΔ信号をローパスフィルタを用いて従来のＣＤやＤＡ
Ｔ等の信号フォーマットに変換してから上記フェード処
理等を行うことが考えられる。すなわち、この図５１に
おいて、ローパスフィルタ２０２には入力端子２０１を
介して例えば１ビットのΣΔ信号が供給されて、例えば
１６ビットのマルチビットのディジタル音声信号に変換
される。この変換されたディジタル音声信号が乗算器２
０３に供給される。
【００１３】また、例えばフェード処理の開始タイミン
グやスピードを指定する制御信号が制御信号入力端子２
０４に供給され、この制御信号が制御回路２０５に供給
されて任意のフェード信号が発生される。そしてこのフ
ェード信号が係数発生器２０６に供給されることによっ
て、例えば音声信号のレベルを徐々に低下させてゼロレ
ベルにする係数が発生され、この係数が乗算器２０３に
供給される。
グやスピードを指定する制御信号が制御信号入力端子２
０４に供給され、この制御信号が制御回路２０５に供給
されて任意のフェード信号が発生される。そしてこのフ
ェード信号が係数発生器２０６に供給されることによっ
て、例えば音声信号のレベルを徐々に低下させてゼロレ
ベルにする係数が発生され、この係数が乗算器２０３に
供給される。
【００１４】これによって、乗算器２０３からはローパ
スフィルタ２０２からのマルチビットディジタル音声信
号に対して、その音声信号のレベルが係数発生器２０６
からの係数によって制御されたディジタル音声信号が取
り出される。そして、さらにこのディジタル音声信号が
ΣΔ変調器２０７に供給されて、再び例えば１ビットの
ΣΔ信号に再変換され、この再変換されたΣΔ信号が出
力端子２０８に取り出される。
スフィルタ２０２からのマルチビットディジタル音声信
号に対して、その音声信号のレベルが係数発生器２０６
からの係数によって制御されたディジタル音声信号が取
り出される。そして、さらにこのディジタル音声信号が
ΣΔ変調器２０７に供給されて、再び例えば１ビットの
ΣΔ信号に再変換され、この再変換されたΣΔ信号が出
力端子２０８に取り出される。
【００１５】こうして出力端子２０８には、入力端子２
０１からのΣΔ信号に対して、その音声信号のレベル
が、例えば制御信号で指定されたタイミングから指定の
スピードで徐々に低下されてゼロレベルにされた信号が
取り出され、いわゆるフェードアウト処理が行われる。
なお、例えば係数の発生順を逆にすることにより、音声
信号のレベルをゼロレベルから徐々に上昇させるフェー
ドインの処理を行うこともできる。すなわちこの装置に
よれば、従来と同じ方法でフェード等の処理を行うこと
ができる。
０１からのΣΔ信号に対して、その音声信号のレベル
が、例えば制御信号で指定されたタイミングから指定の
スピードで徐々に低下されてゼロレベルにされた信号が
取り出され、いわゆるフェードアウト処理が行われる。
なお、例えば係数の発生順を逆にすることにより、音声
信号のレベルをゼロレベルから徐々に上昇させるフェー
ドインの処理を行うこともできる。すなわちこの装置に
よれば、従来と同じ方法でフェード等の処理を行うこと
ができる。
【００１６】
【発明が解決しようとする課題】ところで、この装置を
用いた場合には、入力端子２０１に供給されるΣΔ信号
は常にローパスフィルタ２０２で例えば１６ビットのマ
ルチビットのディジタル音声信号に変換される。すなわ
ちこの装置では、ΣΔ信号は、フェード等の処理を行っ
ていないときにも、ローパスフィルタ２０２とΣΔ変調
器２０７を通ってしまう。このため信号の特性は、従来
のＣＤやＤＡＴ等と同じになってしまい、本来のΣΔ変
調の持つ、広帯域、高ダイナミックレンジ等の特徴を生
かせないことになってしまう。
用いた場合には、入力端子２０１に供給されるΣΔ信号
は常にローパスフィルタ２０２で例えば１６ビットのマ
ルチビットのディジタル音声信号に変換される。すなわ
ちこの装置では、ΣΔ信号は、フェード等の処理を行っ
ていないときにも、ローパスフィルタ２０２とΣΔ変調
器２０７を通ってしまう。このため信号の特性は、従来
のＣＤやＤＡＴ等と同じになってしまい、本来のΣΔ変
調の持つ、広帯域、高ダイナミックレンジ等の特徴を生
かせないことになってしまう。
【００１７】また、入力端子２０１に供給されるΣΔ信
号をローパスフィルタ２０２を通さずに、直接ΣΔ変調
器２０７に入力することによっても、フェード等の処理
を行うことができるが、この装置の場合も、フェード等
の処理を行っていないときに、ΣΔ変調器２０７を通っ
てしまい、やはり本来のΣΔ変調の持つ、広帯域、高ダ
イナミックレンジ等の特徴を生かせないことになってし
まう。
号をローパスフィルタ２０２を通さずに、直接ΣΔ変調
器２０７に入力することによっても、フェード等の処理
を行うことができるが、この装置の場合も、フェード等
の処理を行っていないときに、ΣΔ変調器２０７を通っ
てしまい、やはり本来のΣΔ変調の持つ、広帯域、高ダ
イナミックレンジ等の特徴を生かせないことになってし
まう。
【００１８】そこで、図５２に示すように、フェード処
理のような振幅制御処理を行わないときには、スイッチ
２１７の被選択端子Ａに供給されるオリジナルのΣΔ信
号を出力端子２１８から導出し、上記振幅操作を行う場
合にのみ、スイッチ２１７の被選択端子Ｂに供給される
ΣΔ変調器２１６で再変調されたΣΔ信号を出力端子２
１８から導出することが考えられた。
理のような振幅制御処理を行わないときには、スイッチ
２１７の被選択端子Ａに供給されるオリジナルのΣΔ信
号を出力端子２１８から導出し、上記振幅操作を行う場
合にのみ、スイッチ２１７の被選択端子Ｂに供給される
ΣΔ変調器２１６で再変調されたΣΔ信号を出力端子２
１８から導出することが考えられた。
【００１９】しかし、スイッチ２１７で切り換えられる
上記二つのΣΔ信号は、ほぼ同一のアナログオーディオ
信号成分を持っているにもかかわらず異なるΣΔ変調器
により時間軸上に変調された信号のため、直接切り換え
るとその切り換え点で大きなノイズを発生してしまい実
用にならなかった。
上記二つのΣΔ信号は、ほぼ同一のアナログオーディオ
信号成分を持っているにもかかわらず異なるΣΔ変調器
により時間軸上に変調された信号のため、直接切り換え
るとその切り換え点で大きなノイズを発生してしまい実
用にならなかった。
【００２０】本発明は、上記実情に鑑みてなされたもの
であり、オリジナルのシグマデルタ変調信号と、該オリ
ジナルのシグマデルタ変調信号を再度シグマデルタ変調
処理した再シグマデルタ変調信号とを切り換える際に、
ノイズの発生を抑えることのできるディジタル信号処理
装置及び方法の提供を目的とする。
であり、オリジナルのシグマデルタ変調信号と、該オリ
ジナルのシグマデルタ変調信号を再度シグマデルタ変調
処理した再シグマデルタ変調信号とを切り換える際に、
ノイズの発生を抑えることのできるディジタル信号処理
装置及び方法の提供を目的とする。
【００２１】
【課題を解決するための手段】本発明に係るディジタル
信号処理装置は、上記課題を解決するために、入力信号
であるシグマデルタ変調信号を所定サンプル数遅延して
上記遅延シグマデルタ変調信号を出力する入力信号遅延
手段と、複数の積分器を有して上記再シグマデルタ変調
信号を出力するシグマデルタ変調処理手段と、上記シグ
マデルタ変調処理手段に入力される上記シグマデルタ変
調信号の振幅レベルを上記シグマデルタ変調処理手段で
使われる初段の積分器への帰還信号の振幅レベルに合わ
せるレベル調整手段と、上記切り換え手段の切り換えを
制御する切り換え制御手段とを備えて、上記遅延シグマ
デルタ変調信号と、上記再シグマデルタ変調信号とを切
り換え手段により切り換える。
信号処理装置は、上記課題を解決するために、入力信号
であるシグマデルタ変調信号を所定サンプル数遅延して
上記遅延シグマデルタ変調信号を出力する入力信号遅延
手段と、複数の積分器を有して上記再シグマデルタ変調
信号を出力するシグマデルタ変調処理手段と、上記シグ
マデルタ変調処理手段に入力される上記シグマデルタ変
調信号の振幅レベルを上記シグマデルタ変調処理手段で
使われる初段の積分器への帰還信号の振幅レベルに合わ
せるレベル調整手段と、上記切り換え手段の切り換えを
制御する切り換え制御手段とを備えて、上記遅延シグマ
デルタ変調信号と、上記再シグマデルタ変調信号とを切
り換え手段により切り換える。
【００２２】ここで、上記シグマデルタ変調処理手段は
初段帰還ループと次段帰還ループとのゲイン比を整数に
する。また、上記入力信号遅延手段は上記ゲイン比に基
づいて所定サンプル数を決定する。
初段帰還ループと次段帰還ループとのゲイン比を整数に
する。また、上記入力信号遅延手段は上記ゲイン比に基
づいて所定サンプル数を決定する。
【００２３】また、上記ディジタル信号処理装置は、上
記遅延シグマデルタ変調信号と上記再シグマデルタ変調
信号との複数サンプルにわたる一致を検出するパターン
一致検出手段を備えてなり、上記切り換え制御手段は該
パターン一致検出手段で得られた検出結果により、上記
切り換え手段を制御する。
記遅延シグマデルタ変調信号と上記再シグマデルタ変調
信号との複数サンプルにわたる一致を検出するパターン
一致検出手段を備えてなり、上記切り換え制御手段は該
パターン一致検出手段で得られた検出結果により、上記
切り換え手段を制御する。
【００２４】また、上記ディジタル信号処理装置は、上
記入力信号が入力される直前及び／又は上記第１及び第
２の入力信号遅延手段からの遅延信号が切り換え選択さ
れている間に、上記切り換え制御手段で上記シグマデル
タ変調処理手段の積分器の初期値を０にする。
記入力信号が入力される直前及び／又は上記第１及び第
２の入力信号遅延手段からの遅延信号が切り換え選択さ
れている間に、上記切り換え制御手段で上記シグマデル
タ変調処理手段の積分器の初期値を０にする。
【００２５】また、上記ディジタル信号処理装置は、上
記レベル調整手段で振幅レベルが調整されたレベル調整
信号の振幅レベルを制御する振幅制御手段を備えてな
り、上記切り換え制御手段は上記入力信号遅延手段から
の遅延シグマデルタ変調信号を、上記レベル調整信号に
シグマデルタ変調処理を施して得られた再シグマデルタ
変調信号に上記切り換え手段を使って切り換えてから、
上記振幅制御手段に上記レベル調整信号の振幅レベルを
制御させる。
記レベル調整手段で振幅レベルが調整されたレベル調整
信号の振幅レベルを制御する振幅制御手段を備えてな
り、上記切り換え制御手段は上記入力信号遅延手段から
の遅延シグマデルタ変調信号を、上記レベル調整信号に
シグマデルタ変調処理を施して得られた再シグマデルタ
変調信号に上記切り換え手段を使って切り換えてから、
上記振幅制御手段に上記レベル調整信号の振幅レベルを
制御させる。
【００２６】また、上記ディジタル信号処理装置は、上
記レベル調整手段で振幅レベルが調整されたレベル調整
信号の振幅レベルを制御する振幅制御手段と、上記振幅
制御手段が上記レベル調整信号の振幅レベルを制御して
いる期間中に上記レベル調整信号の最大振幅レベルと振
幅制御後の出力の振幅レベルとの差分を検出するレベル
差分検出手段と、上記レベル差分検出手段からのレベル
差分を上記レベル調整信号の最大振幅レベルの２倍とな
る最大振幅レベル幅長で累積加算する累積加算手段と、
上記振幅制御手段での振幅制御の後に上記累積加算手段
の累積加算分を上記レベル調整信号の最大振幅レベルよ
り徐々に減算する減算制御手段とを備えてなり、上記切
り換え制御手段は上記減算制御手段における上記累積加
算分の減算終了後に、上記切り換え手段に上記再シグマ
デルタ変調信号を上記遅延シグマデルタ変調信号に切り
換えさせる。
記レベル調整手段で振幅レベルが調整されたレベル調整
信号の振幅レベルを制御する振幅制御手段と、上記振幅
制御手段が上記レベル調整信号の振幅レベルを制御して
いる期間中に上記レベル調整信号の最大振幅レベルと振
幅制御後の出力の振幅レベルとの差分を検出するレベル
差分検出手段と、上記レベル差分検出手段からのレベル
差分を上記レベル調整信号の最大振幅レベルの２倍とな
る最大振幅レベル幅長で累積加算する累積加算手段と、
上記振幅制御手段での振幅制御の後に上記累積加算手段
の累積加算分を上記レベル調整信号の最大振幅レベルよ
り徐々に減算する減算制御手段とを備えてなり、上記切
り換え制御手段は上記減算制御手段における上記累積加
算分の減算終了後に、上記切り換え手段に上記再シグマ
デルタ変調信号を上記遅延シグマデルタ変調信号に切り
換えさせる。
【００２７】また、上記ディジタル信号処理装置は、上
記シグマデルタ変調信号の訂正不可能な連続的な誤りを
検出する誤り検出手段と、上記誤り検出手段の後段に配
設されて上記シグマデルタ変調信号を遅延する遅延手段
と、上記遅延手段を介した上記シグマデルタ変調信号を
フェードアウトするフェードアウト手段と、上記遅延手
段を介した上記シグマデルタ変調信号をフェードインす
るフェードイン手段と、上記誤り検出手段が上記シグマ
デルタ変調信号中に訂正不可能な連続的な誤りを検出し
た際には上記遅延手段を介して遅延された上記シグマデ
ルタ変調信号中の上記訂正不可能な連続的な誤りの直前
のシグマデルタ変調信号を直ちに上記フェードアウト手
段を用いて０レベルまでフェードアウトし、上記連続的
な誤りの直後のシグマデルタ変調信号を直ちに上記フェ
ードイン手段を用いて最大振幅レベルまでフェードイン
する制御手段とを備える。
記シグマデルタ変調信号の訂正不可能な連続的な誤りを
検出する誤り検出手段と、上記誤り検出手段の後段に配
設されて上記シグマデルタ変調信号を遅延する遅延手段
と、上記遅延手段を介した上記シグマデルタ変調信号を
フェードアウトするフェードアウト手段と、上記遅延手
段を介した上記シグマデルタ変調信号をフェードインす
るフェードイン手段と、上記誤り検出手段が上記シグマ
デルタ変調信号中に訂正不可能な連続的な誤りを検出し
た際には上記遅延手段を介して遅延された上記シグマデ
ルタ変調信号中の上記訂正不可能な連続的な誤りの直前
のシグマデルタ変調信号を直ちに上記フェードアウト手
段を用いて０レベルまでフェードアウトし、上記連続的
な誤りの直後のシグマデルタ変調信号を直ちに上記フェ
ードイン手段を用いて最大振幅レベルまでフェードイン
する制御手段とを備える。
【００２８】また、上記ディジタル信号処理装置の上記
シグマデルタ変調処理手段は、直列に接続された複数段
の積分器と、上記複数段の積分器の出力を前段の積分器
の入力にフィードバックする局部帰還ループとを備え
る。
シグマデルタ変調処理手段は、直列に接続された複数段
の積分器と、上記複数段の積分器の出力を前段の積分器
の入力にフィードバックする局部帰還ループとを備え
る。
【００２９】本発明に係るディジタル信号処理装置は、
上記課題を解決するために、２系統のシグマデルタ変調
処理により得られた入力信号である２系統のシグマデル
タ変調信号と、これらの入力信号により得られる再シグ
マデルタ変調信号とを切り換え手段により切り換えるデ
ィジタル信号処理装置であって、複数の積分器を有して
上記再シグマデルタ変調信号を出力するシグマデルタ変
調処理手段と、上記２系統の内の一のシグマデルタ変調
信号を所定サンプル数遅延して第１の遅延シグマデルタ
変調信号を出力する第１の入力信号遅延手段と、上記一
のシグマデルタ変調信号の振幅レベルを上記シグマデル
タ変調処理手段で使われる初段の積分器への帰還信号の
振幅レベルに合わせる第１のレベル調整手段と、上記第
１のレベル調整手段で振幅レベルが調整された第１のレ
ベル調整信号の振幅レベルを制御する第１の振幅制御手
段と、上記２系統の内の他のシグマデルタ変調信号を所
定サンプル数遅延して第２の遅延シグマデルタ変調信号
を出力する第２の入力信号遅延手段と、上記他のシグマ
デルタ変調信号の振幅レベルを上記シグマデルタ変調処
理手段で使われる初段の積分器への帰還信号の振幅レベ
ルに合わせる第２のレベル調整手段と、上記第２のレベ
ル調整手段で振幅レベルが調整された第２のレベル調整
信号の振幅レベルを制御する第２の振幅制御手段と、上
記第１の振幅制御手段及び上記第２の振幅制御手段の二
つの出力を調整する振幅制御出力調整手段と、上記第１
の振幅制御手段、上記第２の振幅制御手段、上記シグマ
デルタ変調処理手段、上記振幅制御出力調整手段及び上
記切り換え手段を制御する切り換え制御手段とを備え、
上記切り換え制御手段は、上記第１の遅延シグマデルタ
変調信号から上記再シグマデルタ変調信号への切り換え
を行った後、上記第１の振幅制御手段、第２の振幅制御
手段及び上記振幅制御出力調整手段に上記一のシグマデ
ルタ変調信号及び上記他のシグマデルタ変調信号の振幅
レベルを制御させる。
上記課題を解決するために、２系統のシグマデルタ変調
処理により得られた入力信号である２系統のシグマデル
タ変調信号と、これらの入力信号により得られる再シグ
マデルタ変調信号とを切り換え手段により切り換えるデ
ィジタル信号処理装置であって、複数の積分器を有して
上記再シグマデルタ変調信号を出力するシグマデルタ変
調処理手段と、上記２系統の内の一のシグマデルタ変調
信号を所定サンプル数遅延して第１の遅延シグマデルタ
変調信号を出力する第１の入力信号遅延手段と、上記一
のシグマデルタ変調信号の振幅レベルを上記シグマデル
タ変調処理手段で使われる初段の積分器への帰還信号の
振幅レベルに合わせる第１のレベル調整手段と、上記第
１のレベル調整手段で振幅レベルが調整された第１のレ
ベル調整信号の振幅レベルを制御する第１の振幅制御手
段と、上記２系統の内の他のシグマデルタ変調信号を所
定サンプル数遅延して第２の遅延シグマデルタ変調信号
を出力する第２の入力信号遅延手段と、上記他のシグマ
デルタ変調信号の振幅レベルを上記シグマデルタ変調処
理手段で使われる初段の積分器への帰還信号の振幅レベ
ルに合わせる第２のレベル調整手段と、上記第２のレベ
ル調整手段で振幅レベルが調整された第２のレベル調整
信号の振幅レベルを制御する第２の振幅制御手段と、上
記第１の振幅制御手段及び上記第２の振幅制御手段の二
つの出力を調整する振幅制御出力調整手段と、上記第１
の振幅制御手段、上記第２の振幅制御手段、上記シグマ
デルタ変調処理手段、上記振幅制御出力調整手段及び上
記切り換え手段を制御する切り換え制御手段とを備え、
上記切り換え制御手段は、上記第１の遅延シグマデルタ
変調信号から上記再シグマデルタ変調信号への切り換え
を行った後、上記第１の振幅制御手段、第２の振幅制御
手段及び上記振幅制御出力調整手段に上記一のシグマデ
ルタ変調信号及び上記他のシグマデルタ変調信号の振幅
レベルを制御させる。
【００３０】ここで、上記シグマデルタ変調処理手段は
初段帰還ループと次段帰還ループとのゲイン比を整数に
する。また、上記入力信号遅延手段は該ゲイン比に基づ
いて所定サンプル数を決定する。
初段帰還ループと次段帰還ループとのゲイン比を整数に
する。また、上記入力信号遅延手段は該ゲイン比に基づ
いて所定サンプル数を決定する。
【００３１】また、上記ディジタル信号処理装置は、上
記第１の遅延シグマデルタ変調信号と上記再シグマデル
タ変調信号との複数サンプルにわたる一致及び上記第２
の遅延シグマデルタ変調信号と上記再シグマデルタ変調
信号との複数サンプルにわたる一致を検出するパターン
一致検出手段を備えてなり、該パターン一致検出手段で
得た制御信号により、上記第１の遅延シグマデルタ変調
信号と上記再シグマデルタ変調信号とを切り換えること
及び上記再シグマデルタ変調信号と上記第２の遅延シグ
マデルタ変調信号とを切り換える。
記第１の遅延シグマデルタ変調信号と上記再シグマデル
タ変調信号との複数サンプルにわたる一致及び上記第２
の遅延シグマデルタ変調信号と上記再シグマデルタ変調
信号との複数サンプルにわたる一致を検出するパターン
一致検出手段を備えてなり、該パターン一致検出手段で
得た制御信号により、上記第１の遅延シグマデルタ変調
信号と上記再シグマデルタ変調信号とを切り換えること
及び上記再シグマデルタ変調信号と上記第２の遅延シグ
マデルタ変調信号とを切り換える。
【００３２】また、上記ディジタル信号処理装置は、上
記入力信号が入力される直前及び／又は上記第１及び第
２の入力信号遅延手段からの遅延信号が切り換え選択さ
れている間に、上記切り換え制御手段で上記シグマデル
タ変調処理手段の積分器の初期値を０にする。
記入力信号が入力される直前及び／又は上記第１及び第
２の入力信号遅延手段からの遅延信号が切り換え選択さ
れている間に、上記切り換え制御手段で上記シグマデル
タ変調処理手段の積分器の初期値を０にする。
【００３３】また、上記ディジタル信号処理装置の上記
シグマデルタ変調処理手段は、直列に接続された複数段
の積分器と、上記複数段の積分器の出力を前段の積分器
の入力にフィードバックする局部帰還ループとを備え
る。
シグマデルタ変調処理手段は、直列に接続された複数段
の積分器と、上記複数段の積分器の出力を前段の積分器
の入力にフィードバックする局部帰還ループとを備え
る。
【００３４】また、上記ディジタル信号処理装置の上記
振幅制御出力調整手段は、上記第１及び第２の振幅制御
手段から得られる出力信号より所定値を減算する減算手
段を備えてなる。
振幅制御出力調整手段は、上記第１及び第２の振幅制御
手段から得られる出力信号より所定値を減算する減算手
段を備えてなる。
【００３５】また、上記シグマデルタ変調処理手段の積
分器に積分値を制限するリミッタ手段を設ける際、上記
リミッタ手段のリミッタ値を最大振幅レベル幅の整数倍
とする。
分器に積分値を制限するリミッタ手段を設ける際、上記
リミッタ手段のリミッタ値を最大振幅レベル幅の整数倍
とする。
【００３６】また、上記２系統の内の一にミュートパタ
ーン信号発生手段を設けることを特徴とする。
ーン信号発生手段を設けることを特徴とする。
【００３７】また、本発明に係るディジタル信号処理方
法は、上記課題を解決するために、入力信号遅延工程に
より所定サンプル数遅延した遅延シグマデルタ変調信号
と、入力信号であるシグマデルタ変調信号にシグマデル
タ変調処理工程で再シグマデルタ変調処理を施して得ら
れた再シグマデルタ変調信号とを切り換える。
法は、上記課題を解決するために、入力信号遅延工程に
より所定サンプル数遅延した遅延シグマデルタ変調信号
と、入力信号であるシグマデルタ変調信号にシグマデル
タ変調処理工程で再シグマデルタ変調処理を施して得ら
れた再シグマデルタ変調信号とを切り換える。
【００３８】また、本発明に係るディジタル信号処理方
法は、上記課題を解決するために、上記レベル調整工程
で振幅レベルが調整されたレベル調整信号の振幅レベル
を制御する振幅制御工程を備えてなり、上記切り換え制
御工程には、上記入力信号遅延工程からの遅延入力信号
を、上記レベル調整信号にシグマデルタ変調処理を施し
て得られた再シグマデルタ変調信号に上記切り換え工程
を使って切り換えさせてから、上記振幅制御工程に上記
レベル調整信号の振幅レベルを制御させる。
法は、上記課題を解決するために、上記レベル調整工程
で振幅レベルが調整されたレベル調整信号の振幅レベル
を制御する振幅制御工程を備えてなり、上記切り換え制
御工程には、上記入力信号遅延工程からの遅延入力信号
を、上記レベル調整信号にシグマデルタ変調処理を施し
て得られた再シグマデルタ変調信号に上記切り換え工程
を使って切り換えさせてから、上記振幅制御工程に上記
レベル調整信号の振幅レベルを制御させる。
【００３９】また、本発明に係るディジタル信号処理方
法は、上記課題を解決するために、切り換え制御工程
に、第１の遅延入力信号から再シグマデルタ変調信号へ
の切り換えを行わせた後、第１の振幅制御工程及び第２
の振幅制御工程の動作を制御させて、一のシグマデルタ
変調信号及び他のシグマデルタ変調信号の振幅をクロス
フェード状に振幅制御する。
法は、上記課題を解決するために、切り換え制御工程
に、第１の遅延入力信号から再シグマデルタ変調信号へ
の切り換えを行わせた後、第１の振幅制御工程及び第２
の振幅制御工程の動作を制御させて、一のシグマデルタ
変調信号及び他のシグマデルタ変調信号の振幅をクロス
フェード状に振幅制御する。
【００４０】
【発明の実施の形態】以下、本発明に係るディジタル信
号処理装置及び方法のいくつかの実施の形態について図
面を参照しながら説明する。
号処理装置及び方法のいくつかの実施の形態について図
面を参照しながら説明する。
【００４１】先ず、第１の実施の形態について図１〜図
７を参照しながら説明する。この第１の実施形態は、図
１に構成を示すように、シグマデルタ（ΣΔ）変調処理
により得られた入力信号であるΣΔ変調信号ＳAと、こ
の入力信号に再度ΣΔ変調処理を施して得られた再ΣΔ
変調信号ＳBとを切り換えスイッチ４にて切り換えて出
力するディジタル信号処理装置１である。
７を参照しながら説明する。この第１の実施形態は、図
１に構成を示すように、シグマデルタ（ΣΔ）変調処理
により得られた入力信号であるΣΔ変調信号ＳAと、こ
の入力信号に再度ΣΔ変調処理を施して得られた再ΣΔ
変調信号ＳBとを切り換えスイッチ４にて切り換えて出
力するディジタル信号処理装置１である。
【００４２】このディジタル信号処理装置１は、入力端
子２を介したオリジナルの上記ΣΔ変調信号を所定サン
プル数だけディレイするディレイライン３と、５個の積
分器を有しかつ初段帰還ループと次段帰還ループとのゲ
イン比を１６として上記再ΣΔ変調信号を出力するΣΔ
変調器６と、このΣΔ変調器６に入力される上記オリジ
ナルのΣΔ変調信号の振幅レベルをこのΣΔ変調器６で
使われる初段の積分器への帰還信号の振幅レベルに合わ
せるビット長変換器５とを備えてなり、制御信号入力端
子７から供給される切り換え制御信号ＳEに従って切り
換えスイッチ４の切り換えを制御し、ディレイライン３
で所定サンプル数ディレイされたオリジナルのΣΔ変調
信号（オリジナル１ビットディレイ信号）ＳA又は再Σ
Δ変調信号（再ΣΔ変調１ビット信号）ＳBを出力端子
８から出力する。
子２を介したオリジナルの上記ΣΔ変調信号を所定サン
プル数だけディレイするディレイライン３と、５個の積
分器を有しかつ初段帰還ループと次段帰還ループとのゲ
イン比を１６として上記再ΣΔ変調信号を出力するΣΔ
変調器６と、このΣΔ変調器６に入力される上記オリジ
ナルのΣΔ変調信号の振幅レベルをこのΣΔ変調器６で
使われる初段の積分器への帰還信号の振幅レベルに合わ
せるビット長変換器５とを備えてなり、制御信号入力端
子７から供給される切り換え制御信号ＳEに従って切り
換えスイッチ４の切り換えを制御し、ディレイライン３
で所定サンプル数ディレイされたオリジナルのΣΔ変調
信号（オリジナル１ビットディレイ信号）ＳA又は再Σ
Δ変調信号（再ΣΔ変調１ビット信号）ＳBを出力端子
８から出力する。
【００４３】ここで、ΣΔ変調器６は、積分器を５個備
えてなる５次（段）のΣΔ変調器として構成されてい
る。例えば第１積分器１１は、図２に示すように加算器
６１からの加算出力をシフト演算器６２でシフトしてか
ら加算器６１に戻す構成である。他の積分器も同様の構
成である。
えてなる５次（段）のΣΔ変調器として構成されてい
る。例えば第１積分器１１は、図２に示すように加算器
６１からの加算出力をシフト演算器６２でシフトしてか
ら加算器６１に戻す構成である。他の積分器も同様の構
成である。
【００４４】ビット長変換器５で振幅レベルが調整され
て振幅レベルが最大（最大振幅レベル）となった１６ビ
ット信号は、図３に示すように、加算器１０を介して上
記第１積分器１１で積分され、第１係数乗算器１２で１
／１６という係数を乗算されて第２段目に供給される。
この第２段目への入力信号は加算器１３を介して第２積
分器１４で積分され、第２係数乗算器１５で１／８とい
う係数を乗算されて第３段目に供給される。また、第３
段目への入力信号は第３段目の加算器１６を介して第３
積分器１７により積分され、第３係数乗算器１８で１／
４という係数を乗算されて第４段目に供給される。ま
た、第４段目の入力信号は加算器１９を介して第４積分
器２０で積分され、第４係数乗算器２１で１／２を乗算
されて第５段目に供給される。第５段目への入力信号は
加算器２２を介して第５積分器２３により積分された
後、１ビット量子化器２４で量子化されて１ビット信号
とされ、切り換えスイッチ４に供給されると共に、ビッ
ト長変換器２５で１６ビット信号とされ上記加算器１
０、加算器１３、加算器１６、加算器１９及び加算器２
２に帰還される。
て振幅レベルが最大（最大振幅レベル）となった１６ビ
ット信号は、図３に示すように、加算器１０を介して上
記第１積分器１１で積分され、第１係数乗算器１２で１
／１６という係数を乗算されて第２段目に供給される。
この第２段目への入力信号は加算器１３を介して第２積
分器１４で積分され、第２係数乗算器１５で１／８とい
う係数を乗算されて第３段目に供給される。また、第３
段目への入力信号は第３段目の加算器１６を介して第３
積分器１７により積分され、第３係数乗算器１８で１／
４という係数を乗算されて第４段目に供給される。ま
た、第４段目の入力信号は加算器１９を介して第４積分
器２０で積分され、第４係数乗算器２１で１／２を乗算
されて第５段目に供給される。第５段目への入力信号は
加算器２２を介して第５積分器２３により積分された
後、１ビット量子化器２４で量子化されて１ビット信号
とされ、切り換えスイッチ４に供給されると共に、ビッ
ト長変換器２５で１６ビット信号とされ上記加算器１
０、加算器１３、加算器１６、加算器１９及び加算器２
２に帰還される。
【００４５】このΣΔ変調器６では、１ビット量子化器
２４を挟む前後でみた積分器を除く初段帰還ループゲイ
ンに対する次段帰還ループゲインのゲイン比を整数値の
１６としている。以下に、その詳細を説明する。
２４を挟む前後でみた積分器を除く初段帰還ループゲイ
ンに対する次段帰還ループゲインのゲイン比を整数値の
１６としている。以下に、その詳細を説明する。
【００４６】初段帰還ループゲインは、ｋをビット長変
換器２５のゲインとすると、 ｋ＊（１／１６）＊（１／８）＊（１／４）＊（１／
２）＝（ｋ／１０２４） となる。
換器２５のゲインとすると、 ｋ＊（１／１６）＊（１／８）＊（１／４）＊（１／
２）＝（ｋ／１０２４） となる。
【００４７】また、次段（２段目）帰還ループのループ
ゲインは、 ｋ＊（１／８）＊（１／４）＊（１／２）＝（ｋ／６
４） となる。
ゲインは、 ｋ＊（１／８）＊（１／４）＊（１／２）＝（ｋ／６
４） となる。
【００４８】初段帰還ループゲインに対する次段帰還ル
ープゲインの徐算を行うと、ゲイン比は、（（ｋ／６
４）／（ｋ／１０２４））＝１６となる。
ープゲインの徐算を行うと、ゲイン比は、（（ｋ／６
４）／（ｋ／１０２４））＝１６となる。
【００４９】このゲイン比に基づいてディレイライン３
は、遅延サンプル数を１６としている。
は、遅延サンプル数を１６としている。
【００５０】図４に示すように、ビット長変換器５は、
オリジナルの１ビット信号を、１ビット量子化器２４か
らビット長変換器２５を通して初段積分器である第１積
分器１１にフィードバックされる１６ビットの帰還信号
の振幅レベルと同一の振幅レベルとするように、１６ビ
ットのマルチビットデータに変換してΣΔ変調器６に入
力する。
オリジナルの１ビット信号を、１ビット量子化器２４か
らビット長変換器２５を通して初段積分器である第１積
分器１１にフィードバックされる１６ビットの帰還信号
の振幅レベルと同一の振幅レベルとするように、１６ビ
ットのマルチビットデータに変換してΣΔ変調器６に入
力する。
【００５１】切り換えスイッチ４は、ΣΔ変調器６で再
ΣΔ変調処理が施されて得られた再ΣΔ変調１ビット信
号ＳBを上述したように被選択端子ｂで受け取る、一方
ディレイライン３で１６サンプル分遅延されたオリジナ
ル１ビットディレイ信号ＳAを被選択端子ａで受け取
る。切り換えスイッチ４は、制御信号入力端子７から供
給される切り換え制御信号ＳEに応じて可動切り換え片
ｃを上記被選択端子ａ又は被選択端子ｂに接触して、上
記オリジナル１ビットディレイ信号ＳA又は再ΣΔ変調
１ビット信号ＳBを出力端子８に供給する。
ΣΔ変調処理が施されて得られた再ΣΔ変調１ビット信
号ＳBを上述したように被選択端子ｂで受け取る、一方
ディレイライン３で１６サンプル分遅延されたオリジナ
ル１ビットディレイ信号ＳAを被選択端子ａで受け取
る。切り換えスイッチ４は、制御信号入力端子７から供
給される切り換え制御信号ＳEに応じて可動切り換え片
ｃを上記被選択端子ａ又は被選択端子ｂに接触して、上
記オリジナル１ビットディレイ信号ＳA又は再ΣΔ変調
１ビット信号ＳBを出力端子８に供給する。
【００５２】なお、この第１の実施の形態となるディジ
タル信号処理装置１では、ΣΔ変調器６に用いる５個の
積分器をそれぞれ図５に示すような構成としてもよい。
例えば第１積分器１１は、加算器６３からの加算出力を
該加算器６３にフィードバックする途中でシフト演算器
６４により遅延させている。他の積分器も同様の構成で
ある。
タル信号処理装置１では、ΣΔ変調器６に用いる５個の
積分器をそれぞれ図５に示すような構成としてもよい。
例えば第１積分器１１は、加算器６３からの加算出力を
該加算器６３にフィードバックする途中でシフト演算器
６４により遅延させている。他の積分器も同様の構成で
ある。
【００５３】この場合、ΣΔ変調器６は図６に示すよう
に、フィードバックループの構成を図３に示した構成と
異ならせている。すなわち、ビット長変換器２５の前に
シフト演算器２６が備えられる。
に、フィードバックループの構成を図３に示した構成と
異ならせている。すなわち、ビット長変換器２５の前に
シフト演算器２６が備えられる。
【００５４】１ビット量子化器２４は、第５積分器２３
の積分出力を１ビットに量子化する。この１ビット量子
化器２４の１ビット信号は、シフト演算器２６を介して
ビット長変換器２５に供給されると共に、切り換えスイ
ッチ４の被選択端子ｂにも供給される。ビット長変換器
２５は、上記遅延１ビット信号を再度１６ビット信号と
して上記加算器１０、１３、１６、１９及び２２に供給
する。
の積分出力を１ビットに量子化する。この１ビット量子
化器２４の１ビット信号は、シフト演算器２６を介して
ビット長変換器２５に供給されると共に、切り換えスイ
ッチ４の被選択端子ｂにも供給される。ビット長変換器
２５は、上記遅延１ビット信号を再度１６ビット信号と
して上記加算器１０、１３、１６、１９及び２２に供給
する。
【００５５】この積分器を図５に示す構成にした場合の
ΣΔ変調器６の場合、入出力差で見たディレイ数が１サ
ンプル少なくなるため、ディレイライン３の遅延サンプ
ル数は１ビット量子化器２４を挟む前後でみた積分器を
除く初段帰還ループゲインに対する次段帰還ループゲイ
ンの整数ゲイン比に基づいて、（ゲイン比−１）とな
る。よってこの場合のディレイライン３の遅延サンプル
数は１６−１＝１５としている。
ΣΔ変調器６の場合、入出力差で見たディレイ数が１サ
ンプル少なくなるため、ディレイライン３の遅延サンプ
ル数は１ビット量子化器２４を挟む前後でみた積分器を
除く初段帰還ループゲインに対する次段帰還ループゲイ
ンの整数ゲイン比に基づいて、（ゲイン比−１）とな
る。よってこの場合のディレイライン３の遅延サンプル
数は１６−１＝１５としている。
【００５６】いずれにしても、この第１の実施の形態の
ディジタル信号処理装置１では、ΣΔ変調器６における
初段帰還ループと次段帰還ループとのゲイン比を整数に
すると共に、このゲイン比に基づいてディレイライン３
の遅延サンプル数を決定している。
ディジタル信号処理装置１では、ΣΔ変調器６における
初段帰還ループと次段帰還ループとのゲイン比を整数に
すると共に、このゲイン比に基づいてディレイライン３
の遅延サンプル数を決定している。
【００５７】そして、このディジタル信号処理装置１
は、従来のディジタル信号処理装置（例えば上述した図
４８に示すような構成の装置。）の出力がアナログオー
ディオ信号に変換された場合の図７の（Ａ）に示すよう
な切り換え点に発生したノイズを、図７の（Ｂ）のよう
に抑えることができる。
は、従来のディジタル信号処理装置（例えば上述した図
４８に示すような構成の装置。）の出力がアナログオー
ディオ信号に変換された場合の図７の（Ａ）に示すよう
な切り換え点に発生したノイズを、図７の（Ｂ）のよう
に抑えることができる。
【００５８】次に、第２の実施形態について図８及び図
９を参照しながら説明する。この第２の実施形態もΣΔ
変調処理により得られた入力信号であるΣΔ変調信号Ｓ
Aと、この入力信号に再度ΣΔ変調処理を施して得られ
た再ΣΔ変調信号ＳBとを切り換えて出力するが、上記
ΣΔ変調信号ＳAと上記再ΣΔ変調信号ＳBとの複数サン
プルにわたる一致を検出し、該パターン一致検出信号に
応じて上記ΣΔ変調信号ＳAと上記再ΣΔ変調信号ＳBと
を切り換える図８に示すようなディジタル信号処理装置
２７である。
９を参照しながら説明する。この第２の実施形態もΣΔ
変調処理により得られた入力信号であるΣΔ変調信号Ｓ
Aと、この入力信号に再度ΣΔ変調処理を施して得られ
た再ΣΔ変調信号ＳBとを切り換えて出力するが、上記
ΣΔ変調信号ＳAと上記再ΣΔ変調信号ＳBとの複数サン
プルにわたる一致を検出し、該パターン一致検出信号に
応じて上記ΣΔ変調信号ＳAと上記再ΣΔ変調信号ＳBと
を切り換える図８に示すようなディジタル信号処理装置
２７である。
【００５９】このディジタル信号処理装置２７は、上記
図１に示した第１の実施形態であるディジタル信号処理
装置１にパターン一致検出器２８と切り換え制御器２９
を付加した構成をとる。他の各部は第１の実施形態と同
様であるので同一符号を付し説明を省略するが、ΣΔ変
調器６は図２に示した積分器を５個用いて５次のΣΔ変
調器を図３に示すように構成しても、また図３に示した
積分器を５個用いて５次のΣΔ変調器を図６に示すよう
に構成してもよい。
図１に示した第１の実施形態であるディジタル信号処理
装置１にパターン一致検出器２８と切り換え制御器２９
を付加した構成をとる。他の各部は第１の実施形態と同
様であるので同一符号を付し説明を省略するが、ΣΔ変
調器６は図２に示した積分器を５個用いて５次のΣΔ変
調器を図３に示すように構成しても、また図３に示した
積分器を５個用いて５次のΣΔ変調器を図６に示すよう
に構成してもよい。
【００６０】パターン一致検出器２８は、ディレイライ
ン３からのオリジナル１ビットディレイ信号ＳAと、Σ
Δ変調器６からの再ΣΔ変調１ビット信号ＳBとをサン
プリングタイミング毎に監視し、例えば４サンプル分の
連続パターン一致を検出したらパターン一致検出信号Ｓ
Tを発生して切り換え制御器２９に供給する。
ン３からのオリジナル１ビットディレイ信号ＳAと、Σ
Δ変調器６からの再ΣΔ変調１ビット信号ＳBとをサン
プリングタイミング毎に監視し、例えば４サンプル分の
連続パターン一致を検出したらパターン一致検出信号Ｓ
Tを発生して切り換え制御器２９に供給する。
【００６１】切り換え制御器２９は、切り換えスイッチ
４の切り換えを制御して、上記オリジナル１ビットディ
レイ信号ＳA又は上記再ΣΔ変調１ビット信号ＳBを切り
換えスイッチ４から出力させる。
４の切り換えを制御して、上記オリジナル１ビットディ
レイ信号ＳA又は上記再ΣΔ変調１ビット信号ＳBを切り
換えスイッチ４から出力させる。
【００６２】図９にはこのディジタル信号処理装置２７
の動作を示すタイミングチャートを示す。
の動作を示すタイミングチャートを示す。
【００６３】切り換え制御器２９は、制御信号入力端子
７から入力される切り換え制御信号ＳDのＳA側からＳB
側への反転直後に、パターン一致検出器２８から供給さ
れる上記パターン一致検出信号ＳTを受けた次のサンプ
リングタイミングｔ0で被選択端子ａから被選択端子ｂ
へのスイッチ切り換え信号ＳEを発生し、切り換えスイ
ッチ４の可動切り換え片ｃを被選択端子ａ側から被選択
端子ｂ側に切り換える。
７から入力される切り換え制御信号ＳDのＳA側からＳB
側への反転直後に、パターン一致検出器２８から供給さ
れる上記パターン一致検出信号ＳTを受けた次のサンプ
リングタイミングｔ0で被選択端子ａから被選択端子ｂ
へのスイッチ切り換え信号ＳEを発生し、切り換えスイ
ッチ４の可動切り換え片ｃを被選択端子ａ側から被選択
端子ｂ側に切り換える。
【００６４】すると、このディジタル信号処理装置２７
は、期間Ｌa分の上記オリジナル１ビットディレイ信号
ＳAに、４パターン一致部分の信号ＳMを足し、さらに期
間Ｌb分の上記再ΣΔ変調１ビット信号ＳBをつなげた１
ビット信号出力ＳFを出力端子８から出力する。
は、期間Ｌa分の上記オリジナル１ビットディレイ信号
ＳAに、４パターン一致部分の信号ＳMを足し、さらに期
間Ｌb分の上記再ΣΔ変調１ビット信号ＳBをつなげた１
ビット信号出力ＳFを出力端子８から出力する。
【００６５】したがって、このディジタル信号処理装置
２７は、パターン一致検出器２８によるパターン一致検
出処理で切り換えタイミングを制御してから上記オリジ
ナル１ビットディレイ信号ＳAと上記再ΣΔ変調１ビッ
ト信号ＳBを切り換えことになるので、より確実にノイ
ズの発生を抑えた切り換えを実現できる。
２７は、パターン一致検出器２８によるパターン一致検
出処理で切り換えタイミングを制御してから上記オリジ
ナル１ビットディレイ信号ＳAと上記再ΣΔ変調１ビッ
ト信号ＳBを切り換えことになるので、より確実にノイ
ズの発生を抑えた切り換えを実現できる。
【００６６】次に、第３の実施の形態について図１０及
び図１１を参照しながら説明する。この第３の実施の形
態も、図１０に構成を示すように、オリジナル１ビット
ディレイ信号ＳAと、再ΣΔ変調１ビット信号ＳBとを切
り換える際に、これらの信号ＳA及びＳBの複数サンプル
にわたる一致を検出し、パターン一致検出信号に応じて
信号ＳA又はＳBを切り換えて出力するが、入力端子２に
上記ΣΔ変調信号が入力される直前及び／又は１６タッ
プディレイライン３からのオリジナル１ビットディレイ
信号ＳAが切り換えスイッチ４で選択されている期間
に、ΣΔ変調器３１内の積分器の初期値を０クリアする
ディジタル信号処理装置３０である。
び図１１を参照しながら説明する。この第３の実施の形
態も、図１０に構成を示すように、オリジナル１ビット
ディレイ信号ＳAと、再ΣΔ変調１ビット信号ＳBとを切
り換える際に、これらの信号ＳA及びＳBの複数サンプル
にわたる一致を検出し、パターン一致検出信号に応じて
信号ＳA又はＳBを切り換えて出力するが、入力端子２に
上記ΣΔ変調信号が入力される直前及び／又は１６タッ
プディレイライン３からのオリジナル１ビットディレイ
信号ＳAが切り換えスイッチ４で選択されている期間
に、ΣΔ変調器３１内の積分器の初期値を０クリアする
ディジタル信号処理装置３０である。
【００６７】ここで、ΣΔ変調器３１は、上記図８に示
した第２の実施形態であるディジタル信号処理装置２７
のΣΔ変調器６に、積分器０クリア制御器を付加してな
り、切り換え制御器３２から供給されるΣΔ変調器内積
分器クリア信号ＳGにより積分器の初期値を０クリアす
る。ΣΔ変調器３１と切り換え制御器３２を除く他の各
部は、第２の実施形態と同様であるので、同一符号を付
し説明を省略する。なお、ΣΔ変調器３１は図２に示し
た積分器を５個用いて５次のΣΔ変調器を図３に示すよ
うに構成しても、また図５に示した積分器を５個用いて
５次ΣΔ変調器を図６に示すように構成してもよい。
した第２の実施形態であるディジタル信号処理装置２７
のΣΔ変調器６に、積分器０クリア制御器を付加してな
り、切り換え制御器３２から供給されるΣΔ変調器内積
分器クリア信号ＳGにより積分器の初期値を０クリアす
る。ΣΔ変調器３１と切り換え制御器３２を除く他の各
部は、第２の実施形態と同様であるので、同一符号を付
し説明を省略する。なお、ΣΔ変調器３１は図２に示し
た積分器を５個用いて５次のΣΔ変調器を図３に示すよ
うに構成しても、また図５に示した積分器を５個用いて
５次ΣΔ変調器を図６に示すように構成してもよい。
【００６８】図１１にはこのディジタル信号処理装置３
０の動作を示すタイミングチャートを示す。パターン一
致検出器２８は、ディレイライン３からのオリジナル１
ビットディレイ信号ＳAと、ΣΔ変調器６からの再ΣΔ
変調１ビット信号ＳBとをサンプリングタイミング毎に
監視し、例えば４サンプル連続で１ビットデータが一致
した時に、パターン一致検出信号ＳTを発生する。ここ
では、パターン一致部ＳM1、ＳM2、ＳM3の３箇所で４パ
ターンが一致している。
０の動作を示すタイミングチャートを示す。パターン一
致検出器２８は、ディレイライン３からのオリジナル１
ビットディレイ信号ＳAと、ΣΔ変調器６からの再ΣΔ
変調１ビット信号ＳBとをサンプリングタイミング毎に
監視し、例えば４サンプル連続で１ビットデータが一致
した時に、パターン一致検出信号ＳTを発生する。ここ
では、パターン一致部ＳM1、ＳM2、ＳM3の３箇所で４パ
ターンが一致している。
【００６９】切り換え制御器３２は、制御信号入力端子
７から入力される切り換え制御信号ＳDのＳA側又ＳB側
への反転の直後に、パターン一致検出器２８から供給さ
れる上記パターン一致検出信号ＳTを受けた次のサンプ
リングタイミングｔ1、ｔ2及びｔ3でスイッチ切り換え
信号ＳEを被選択端子ａ側又はｂ側に反転させる。ま
た、ここで切り換え制御器３２は、オリジナル１ビット
ディレイ信号ＳAを切り換えスイッチ４により選択して
いる期間に、再ΣΔ変調器内積分器クリア信号ＳGをΣ
Δ変調器３１に供給している。このため、ΣΔ変調器３
１の積分器に蓄積した積分値は、該ΣΔ変調器３１にビ
ット長変換器５からの出力が供給されるより前に０クリ
アされることになる。
７から入力される切り換え制御信号ＳDのＳA側又ＳB側
への反転の直後に、パターン一致検出器２８から供給さ
れる上記パターン一致検出信号ＳTを受けた次のサンプ
リングタイミングｔ1、ｔ2及びｔ3でスイッチ切り換え
信号ＳEを被選択端子ａ側又はｂ側に反転させる。ま
た、ここで切り換え制御器３２は、オリジナル１ビット
ディレイ信号ＳAを切り換えスイッチ４により選択して
いる期間に、再ΣΔ変調器内積分器クリア信号ＳGをΣ
Δ変調器３１に供給している。このため、ΣΔ変調器３
１の積分器に蓄積した積分値は、該ΣΔ変調器３１にビ
ット長変換器５からの出力が供給されるより前に０クリ
アされることになる。
【００７０】すると、このディジタル信号処理装置３０
は、期間Ｌa1分の上記オリジナル１ビットディレイ信号
ＳAに、パターン一致部ＳM1を挟んで期間Ｌb1分の上記
再ΣΔ変調１ビット信号ＳBを足し、さらに４パターン
一致部ＳM2を挟んで期間Ｌa2分の上記オリジナル１ビッ
トディレイ信号ＳAをつなげた１ビット信号出力ＳFを出
力端子８から出力する。
は、期間Ｌa1分の上記オリジナル１ビットディレイ信号
ＳAに、パターン一致部ＳM1を挟んで期間Ｌb1分の上記
再ΣΔ変調１ビット信号ＳBを足し、さらに４パターン
一致部ＳM2を挟んで期間Ｌa2分の上記オリジナル１ビッ
トディレイ信号ＳAをつなげた１ビット信号出力ＳFを出
力端子８から出力する。
【００７１】このディジタル信号処理装置３０では、Σ
Δ変調器３１の積分器に積分値が０の状態よりオリジナ
ルのΣΔ変調信号が入力されるので、さらにより確実に
ノイズの発生を抑えた切り換えを実現できる。
Δ変調器３１の積分器に積分値が０の状態よりオリジナ
ルのΣΔ変調信号が入力されるので、さらにより確実に
ノイズの発生を抑えた切り換えを実現できる。
【００７２】次に、第４の実施形態について図１２及び
図１３を参照しながら説明する。この第４の実施形態
も、図１２に示すように、オリジナル１ビットディレイ
信号ＳAと、ΣΔ変調器３１内積分器の積分値を上述し
たように０クリアして得た再ΣΔ変調１ビット信号ＳB
とを、パターン一致処理で数パターンの一致を検出した
後に切り換えるが、再ΣΔ変調１ビット信号ＳBを振幅
制御処理の一種であるフェードアウト処理が施された信
号とするようなディジタル信号処理装置３４である。
図１３を参照しながら説明する。この第４の実施形態
も、図１２に示すように、オリジナル１ビットディレイ
信号ＳAと、ΣΔ変調器３１内積分器の積分値を上述し
たように０クリアして得た再ΣΔ変調１ビット信号ＳB
とを、パターン一致処理で数パターンの一致を検出した
後に切り換えるが、再ΣΔ変調１ビット信号ＳBを振幅
制御処理の一種であるフェードアウト処理が施された信
号とするようなディジタル信号処理装置３４である。
【００７３】ここで、振幅制御処理とは、再生されるオ
ーディオ信号のレベルを時間と共に徐々に低下させる上
記フェードアウト処理や、オーディオ信号のレベルをゼ
ロレベルから徐々に上昇させるフェードイン処理、クロ
スフェード処理のような振幅方向の信号処理のことであ
る。
ーディオ信号のレベルを時間と共に徐々に低下させる上
記フェードアウト処理や、オーディオ信号のレベルをゼ
ロレベルから徐々に上昇させるフェードイン処理、クロ
スフェード処理のような振幅方向の信号処理のことであ
る。
【００７４】この第４の実施形態となるディジタル信号
処理装置３４は、上記第３の実施形態となるディジタル
信号処理装置３０のビット長変換器５とΣΔ変調器３１
との間に振幅制御器３５を配設した構成である。振幅制
御器３５は切り換え制御器３８によって制御される。
処理装置３４は、上記第３の実施形態となるディジタル
信号処理装置３０のビット長変換器５とΣΔ変調器３１
との間に振幅制御器３５を配設した構成である。振幅制
御器３５は切り換え制御器３８によって制御される。
【００７５】振幅制御器３５は上記フェードアウト処理
のような振幅制御処理をビット長変換器５の出力である
レベル調整信号となるビット長変換信号ＳIに施す。ま
た、切り換え制御器３８は、振幅制御器３５の振幅制御
開始前に、切り換えスイッチ４にオリジナル１ビットデ
ィレイ信号ＳAから上記ビット長変換信号ＳIにΣΔ変調
器３１で再ΣΔ変調処理を施した再ΣΔ変調１ビット信
号ＳBへの切り換えを行わせる。ここで、上記ビット長
変換信号ＳIの振幅レベルは、最大振幅レベルとなって
いる。
のような振幅制御処理をビット長変換器５の出力である
レベル調整信号となるビット長変換信号ＳIに施す。ま
た、切り換え制御器３８は、振幅制御器３５の振幅制御
開始前に、切り換えスイッチ４にオリジナル１ビットデ
ィレイ信号ＳAから上記ビット長変換信号ＳIにΣΔ変調
器３１で再ΣΔ変調処理を施した再ΣΔ変調１ビット信
号ＳBへの切り換えを行わせる。ここで、上記ビット長
変換信号ＳIの振幅レベルは、最大振幅レベルとなって
いる。
【００７６】図１３にはこのディジタル信号処理装置３
４の動作を示すタイミングチャートを示す。制御信号入
力端子３９からフェードアウト処理信号ＳHが切り換え
制御器３８に供給されると、切り換え制御器３８は、パ
ターン一致検出器２８からの４パターン一致検出信号Ｓ
Tの供給を待って、切り換えスイッチ４にスイッチ切り
換え信号ＳEを供給する。ここでは、切り換えスイッチ
４の可動切り換え片ｃを被選択端子ａ側から被選択端子
ｂ側に切り換えさせる。すると、切り換えスイッチ４
は、切り換えタイミングｔ0で上記オリジナル１ビット
ディレイ信号ＳAからビット長変換信号ＳIをそのままΣ
Δ変調した再ΣΔ変調１ビット信号ＳBに切り換える。
４の動作を示すタイミングチャートを示す。制御信号入
力端子３９からフェードアウト処理信号ＳHが切り換え
制御器３８に供給されると、切り換え制御器３８は、パ
ターン一致検出器２８からの４パターン一致検出信号Ｓ
Tの供給を待って、切り換えスイッチ４にスイッチ切り
換え信号ＳEを供給する。ここでは、切り換えスイッチ
４の可動切り換え片ｃを被選択端子ａ側から被選択端子
ｂ側に切り換えさせる。すると、切り換えスイッチ４
は、切り換えタイミングｔ0で上記オリジナル１ビット
ディレイ信号ＳAからビット長変換信号ＳIをそのままΣ
Δ変調した再ΣΔ変調１ビット信号ＳBに切り換える。
【００７７】なお、切り換え制御器３８は、オリジナル
１ビットディレイ信号ＳAを切り換えスイッチ４により
選択している期間に、再ΣΔ変調器内積分器クリア信号
ＳGをΣΔ変調器３１に供給している。
１ビットディレイ信号ＳAを切り換えスイッチ４により
選択している期間に、再ΣΔ変調器内積分器クリア信号
ＳGをΣΔ変調器３１に供給している。
【００７８】そして、スイッチ４がＳBに切り換った
後、切り換え制御器３８は、振幅制御器３５を構成する
係数発生器３６の係数出力ＳJを１から０へと遷移させ
る。
後、切り換え制御器３８は、振幅制御器３５を構成する
係数発生器３６の係数出力ＳJを１から０へと遷移させ
る。
【００７９】振幅制御器３５は乗算器３７も備えてお
り、フェードアウト処理が実行される場合に１から０に
遷移する上記係数出力ＳJを上記ビット長変換信号ＳIに
乗算する。すると、振幅制御器３５は、ΣΔ変調器３１
への振幅制御器出力ＳKを最大振幅レベルより０レベル
へと遷移することになる。
り、フェードアウト処理が実行される場合に１から０に
遷移する上記係数出力ＳJを上記ビット長変換信号ＳIに
乗算する。すると、振幅制御器３５は、ΣΔ変調器３１
への振幅制御器出力ＳKを最大振幅レベルより０レベル
へと遷移することになる。
【００８０】ここで、ΣΔ変調器３１は、図２に示した
積分器を５個用いて５次のΣΔ変調器を図３に示すよう
に構成しても、また図５に示した積分器を５個用いて５
次のΣΔ変調器を図６に示すように構成してもよい。
積分器を５個用いて５次のΣΔ変調器を図３に示すよう
に構成しても、また図５に示した積分器を５個用いて５
次のΣΔ変調器を図６に示すように構成してもよい。
【００８１】そして、ΣΔ変調器３１は、上記振幅制御
器出力ＳKに再ΣΔ変調処理を施し、再ΣΔ変調１ビッ
ト信号ＳBを出力する。このため、出力端子８より得ら
れる１ビット信号をローパスフィルタを通して、アナロ
グオーディオ信号に戻すと、オリジナルオーディオ信号
から０振幅レベルへの切り換え時のノイズの発生が抑え
られたフェードアウト処理音を聞くことができる。
器出力ＳKに再ΣΔ変調処理を施し、再ΣΔ変調１ビッ
ト信号ＳBを出力する。このため、出力端子８より得ら
れる１ビット信号をローパスフィルタを通して、アナロ
グオーディオ信号に戻すと、オリジナルオーディオ信号
から０振幅レベルへの切り換え時のノイズの発生が抑え
られたフェードアウト処理音を聞くことができる。
【００８２】次に、第５の実施形態について図１４〜図
１６を参照しながら説明する。この第５の実施形態も、
図１４に示すように、ΣΔ変調処理により得られたオリ
ジナル１ビットディレイ信号ＳAと、ΣΔ変調器内積分
器の積分値を上述したように０クリアしてから得た再Σ
Δ１ビット変調信号ＳBとを、パターン一致処理で数パ
ターンの一致を検出した後に切り換えるが、再ΣΔ変調
１ビット信号ＳBを、フェードアウトイン処理が施され
た信号とし、さらにこの信号ＳBにオリジナル１ビット
ディレイ信号ＳAをつなげて得るようなディジタル信号
処理装置４１である。
１６を参照しながら説明する。この第５の実施形態も、
図１４に示すように、ΣΔ変調処理により得られたオリ
ジナル１ビットディレイ信号ＳAと、ΣΔ変調器内積分
器の積分値を上述したように０クリアしてから得た再Σ
Δ１ビット変調信号ＳBとを、パターン一致処理で数パ
ターンの一致を検出した後に切り換えるが、再ΣΔ変調
１ビット信号ＳBを、フェードアウトイン処理が施され
た信号とし、さらにこの信号ＳBにオリジナル１ビット
ディレイ信号ＳAをつなげて得るようなディジタル信号
処理装置４１である。
【００８３】ここで、フェードアウトイン処理とは、上
記フェードアウト処理に続けてフェードイン処理を行う
ような処理のことであり、このディジタル信号処理装置
４１は、あたかもオリジナル１ビットディレイ信号ＳA
のレベルをフェードアウトイン処理してから元に戻すよ
うな振幅制御を行うことになる。
記フェードアウト処理に続けてフェードイン処理を行う
ような処理のことであり、このディジタル信号処理装置
４１は、あたかもオリジナル１ビットディレイ信号ＳA
のレベルをフェードアウトイン処理してから元に戻すよ
うな振幅制御を行うことになる。
【００８４】このため、ディジタル信号処理装置４１
は、図１４に示すように、上記第４の実施形態のディジ
タル信号処理装置３４で用いたディレイライン３、パタ
ーン一致検出器２８、ビット長変換器５、振幅制御器３
５、ΣΔ変調器３１の他に、振幅制御器３５がビット長
変換器５のビット長変換出力ＳIの振幅レベルを制御し
ている期間中にΣΔ変調器３１に入力されるビット長変
換出力ＳIの最大振幅レベルに対する振幅制御後の出力
の振幅レベルとの差分を検出するレベル差検出器４２
と、このレベル差検出器４２からのレベル差を上記最大
振幅レベルの２倍の最大振幅レベル幅長で累積加算する
累積加算器４６と、振幅制御器３５での振幅制御の後に
累積加算器４６の累積加算値をΣΔ変調器３１に入力さ
れる振幅制御器出力ＳKの最大振幅レベルより徐々に加
減算器４４を用いて減算するための減算値制御ゲート４
７と、振幅制御器３５の動作を後述するように制御する
共に、減算値制御ゲート４７での上記最大振幅レベルか
らの上記累積加算値の減算制御終了後に、ΣΔ変調器３
１の出力をパターン一致検出器２８でのパターン一致検
出処理後に切り換えスイッチ４でオリジナル１ビットデ
ィレイ信号ＳAに切り換えて出力する切り換え制御器４
８とを備えてなる。ここで、累積加算器４６と減算値制
御ゲート４７とは減算値演算制御器４５を構成する。
は、図１４に示すように、上記第４の実施形態のディジ
タル信号処理装置３４で用いたディレイライン３、パタ
ーン一致検出器２８、ビット長変換器５、振幅制御器３
５、ΣΔ変調器３１の他に、振幅制御器３５がビット長
変換器５のビット長変換出力ＳIの振幅レベルを制御し
ている期間中にΣΔ変調器３１に入力されるビット長変
換出力ＳIの最大振幅レベルに対する振幅制御後の出力
の振幅レベルとの差分を検出するレベル差検出器４２
と、このレベル差検出器４２からのレベル差を上記最大
振幅レベルの２倍の最大振幅レベル幅長で累積加算する
累積加算器４６と、振幅制御器３５での振幅制御の後に
累積加算器４６の累積加算値をΣΔ変調器３１に入力さ
れる振幅制御器出力ＳKの最大振幅レベルより徐々に加
減算器４４を用いて減算するための減算値制御ゲート４
７と、振幅制御器３５の動作を後述するように制御する
共に、減算値制御ゲート４７での上記最大振幅レベルか
らの上記累積加算値の減算制御終了後に、ΣΔ変調器３
１の出力をパターン一致検出器２８でのパターン一致検
出処理後に切り換えスイッチ４でオリジナル１ビットデ
ィレイ信号ＳAに切り換えて出力する切り換え制御器４
８とを備えてなる。ここで、累積加算器４６と減算値制
御ゲート４７とは減算値演算制御器４５を構成する。
【００８５】振幅制御器３５は図１２に示した構成、す
なわち係数発生器３６と乗算器３７とからなる。ここ
で、係数発生器３６は、切り換え制御器４８により制御
されてフェードアウトイン処理を実行するような、１か
ら０に遷移した後逆に０から１に遷移する係数出力ＳJ
を発生する。乗算器３７は、上記ビット長変換信号ＳI
に上記係数出力ＳJを乗算する。
なわち係数発生器３６と乗算器３７とからなる。ここ
で、係数発生器３６は、切り換え制御器４８により制御
されてフェードアウトイン処理を実行するような、１か
ら０に遷移した後逆に０から１に遷移する係数出力ＳJ
を発生する。乗算器３７は、上記ビット長変換信号ＳI
に上記係数出力ＳJを乗算する。
【００８６】レベル差検出器４２は減算器４３によって
構成され、振幅制御器３５がビット長変換器５のビット
長変換出力ＳIの振幅レベルを制御している期間中にΣ
Δ変調器３１に入力されるビット長変換出力ＳIの最大
振幅レベルに対する振幅制御器３５の出力ＳKとの差分
を検出し、レベル差検出出力ＳLを減算値演算制御器４
５内の累積加算器４６に供給する。
構成され、振幅制御器３５がビット長変換器５のビット
長変換出力ＳIの振幅レベルを制御している期間中にΣ
Δ変調器３１に入力されるビット長変換出力ＳIの最大
振幅レベルに対する振幅制御器３５の出力ＳKとの差分
を検出し、レベル差検出出力ＳLを減算値演算制御器４
５内の累積加算器４６に供給する。
【００８７】このディジタル信号処理装置４１の動作を
図１５及び図１６を参照しながら説明する。図１５はレ
ベル差検出器４２と減算値演算制御器４５の動作を説明
するための出力信号波形図である。また、図１６はディ
ジタル信号処理装置４１で行われるフェードアウトイン
処理を説明するためのタイミングチャートである。
図１５及び図１６を参照しながら説明する。図１５はレ
ベル差検出器４２と減算値演算制御器４５の動作を説明
するための出力信号波形図である。また、図１６はディ
ジタル信号処理装置４１で行われるフェードアウトイン
処理を説明するためのタイミングチャートである。
【００８８】制御信号入力端子４９からフェードアウト
イン処理信号ＳHが切り換え制御器４８に供給される
と、切り換え制御器４８は、パターン一致検出器２８か
らの４パターン一致検出信号ＳTの供給を待ってタイミ
ングｔ0で、切り換えスイッチ４にスイッチ切り換え信
号ＳEを供給する。ここでは、切り換えスイッチ４の可
動切り換え片ｃを被選択端子ａ側から被選択端子ｂ側に
切り換えさせる。すると、切り換えスイッチ４は、切り
換えタイミングｔ0で出力を上記オリジナル１ビットデ
ィレイ信号ＳAからビット長変換信号ＳIをΣΔ変調した
再ΣΔ変調１ビット信号ＳBに切り換える。
イン処理信号ＳHが切り換え制御器４８に供給される
と、切り換え制御器４８は、パターン一致検出器２８か
らの４パターン一致検出信号ＳTの供給を待ってタイミ
ングｔ0で、切り換えスイッチ４にスイッチ切り換え信
号ＳEを供給する。ここでは、切り換えスイッチ４の可
動切り換え片ｃを被選択端子ａ側から被選択端子ｂ側に
切り換えさせる。すると、切り換えスイッチ４は、切り
換えタイミングｔ0で出力を上記オリジナル１ビットデ
ィレイ信号ＳAからビット長変換信号ＳIをΣΔ変調した
再ΣΔ変調１ビット信号ＳBに切り換える。
【００８９】なお、切り換え制御器４８は、オリジナル
１ビットディレイ信号ＳAを切り換えスイッチ４により
選択している期間に、再ΣΔ変調器内積分器クリア信号
ＳGをΣΔ変調器３１に供給している。
１ビットディレイ信号ＳAを切り換えスイッチ４により
選択している期間に、再ΣΔ変調器内積分器クリア信号
ＳGをΣΔ変調器３１に供給している。
【００９０】そして、スイッチ４がＳBに切り換った
後、切り換え制御器４８は、振幅制御器３５を構成する
係数発生器３６の係数出力ＳJを１から０へ遷移させ、
それから再び１へと遷移させる。これによりΣΔ変調器
３１への入力信号すなわち上記減算器出力ＳOのレベル
は最大振幅レベルから０レベルへと遷移し、それから再
び最大振幅レベルへと遷移する。
後、切り換え制御器４８は、振幅制御器３５を構成する
係数発生器３６の係数出力ＳJを１から０へ遷移させ、
それから再び１へと遷移させる。これによりΣΔ変調器
３１への入力信号すなわち上記減算器出力ＳOのレベル
は最大振幅レベルから０レベルへと遷移し、それから再
び最大振幅レベルへと遷移する。
【００９１】この間、レベル差検出器４２は、図１５の
（Ａ）に示すように、ビット長変換器出力ＳIの最大振
幅レベルに対する振幅制御器出力ＳKの振幅レベルのレ
ベル差分を検出し、レベル差検出器出力ＳLを減算値演
算制御器４５を構成する累積加算器４６に出力する。
（Ａ）に示すように、ビット長変換器出力ＳIの最大振
幅レベルに対する振幅制御器出力ＳKの振幅レベルのレ
ベル差分を検出し、レベル差検出器出力ＳLを減算値演
算制御器４５を構成する累積加算器４６に出力する。
【００９２】累積加算器４６は、図１５の（Ｂ）に示す
ように、振幅制御期間中にレベル差検出器出力ＳLを累
積加算する。特に、この累積加算器４６は、上記最大振
幅レベルの２倍の最大振幅レベル幅長の符号付きアキュ
ームレータよりなり、ここでの累積結果がオーバーフロ
ーした場合は、そのまま循環する構造になっており、累
積加算器出力ＳMを出力する。
ように、振幅制御期間中にレベル差検出器出力ＳLを累
積加算する。特に、この累積加算器４６は、上記最大振
幅レベルの２倍の最大振幅レベル幅長の符号付きアキュ
ームレータよりなり、ここでの累積結果がオーバーフロ
ーした場合は、そのまま循環する構造になっており、累
積加算器出力ＳMを出力する。
【００９３】振幅制御器３５の振幅制御出力ＳK、すな
わちΣΔ変調器３１への入力信号が再び上記最大振幅レ
ベルに達すると、それまでに累積加算器４６に累積した
データ分Ｄは減算値制御ゲート４７を通して徐々に排出
される。この排出分は減算値制御ゲート出力ＳNとな
り、ΣΔ変調器３１への最大振幅レベル入力信号より加
減算器４４によって減算され、減算器出力ＳOがΣΔ変
調器３１に供給される。
わちΣΔ変調器３１への入力信号が再び上記最大振幅レ
ベルに達すると、それまでに累積加算器４６に累積した
データ分Ｄは減算値制御ゲート４７を通して徐々に排出
される。この排出分は減算値制御ゲート出力ＳNとな
り、ΣΔ変調器３１への最大振幅レベル入力信号より加
減算器４４によって減算され、減算器出力ＳOがΣΔ変
調器３１に供給される。
【００９４】累積加算値ＳMが減算期間を経て０になる
と、切り換え制御器４８は、ディレイライン３でのディ
レイの後、パターン一致検出器２８からのパターン一致
検出信号ＳTの供給を待って、ΣΔ変調器出力信号ＳBか
らオリジナル１ビットディレイ信号ＳAへの切り換え操
作を切り換えスイッチ４に行わせる。
と、切り換え制御器４８は、ディレイライン３でのディ
レイの後、パターン一致検出器２８からのパターン一致
検出信号ＳTの供給を待って、ΣΔ変調器出力信号ＳBか
らオリジナル１ビットディレイ信号ＳAへの切り換え操
作を切り換えスイッチ４に行わせる。
【００９５】これにより出力端子８から出力される１ビ
ット信号をローパスフィルタをとおして、アナログオー
ディオ信号に戻すと、オリジナルオーディオ信号から０
振幅レベルを経たオリジナルオーディオ信号への、ノイ
ズの発生を抑えたフェードアウトイン処理が実現でき
る。
ット信号をローパスフィルタをとおして、アナログオー
ディオ信号に戻すと、オリジナルオーディオ信号から０
振幅レベルを経たオリジナルオーディオ信号への、ノイ
ズの発生を抑えたフェードアウトイン処理が実現でき
る。
【００９６】なお、このディジタル信号処理装置４１で
も、ΣΔ変調器３１の構成を図２に示した積分器を５個
用いた図３に示す５次のΣΔ変調器としても、また図５
に示した積分器を５個用いた図６に示す５次のΣΔ変調
器としてもよい。
も、ΣΔ変調器３１の構成を図２に示した積分器を５個
用いた図３に示す５次のΣΔ変調器としても、また図５
に示した積分器を５個用いた図６に示す５次のΣΔ変調
器としてもよい。
【００９７】また、ΣΔ変調器３１の発振を防止するた
め、第１積分器を図１７に示すようなリミッタ付第１積
分器５１としてもよい。このリミッタ付第１積分器５１
は、リミッタ値を最大振幅レベル幅の整数倍として第１
の積分器の積分値を制限する。
め、第１積分器を図１７に示すようなリミッタ付第１積
分器５１としてもよい。このリミッタ付第１積分器５１
は、リミッタ値を最大振幅レベル幅の整数倍として第１
の積分器の積分値を制限する。
【００９８】そして、第１積分器の積分値が上記リミッ
タ値より大きい状態でリミッタ機能が動作している間に
は、切り換え制御器４８が累積加算器４６の累積加算値
を０クリアする。
タ値より大きい状態でリミッタ機能が動作している間に
は、切り換え制御器４８が累積加算器４６の累積加算値
を０クリアする。
【００９９】このリミッタ付第１積分器５１は、図１８
に示すように、加算器５２とシフト演算器５３とリミッ
タ５４とからなり、リミッタ５４で制限された出力を加
算器５２に帰還している。
に示すように、加算器５２とシフト演算器５３とリミッ
タ５４とからなり、リミッタ５４で制限された出力を加
算器５２に帰還している。
【０１００】次に、第６の実施形態について図１９及び
図２０を参照しながら説明する。この第６の実施形態
は、入力されるオリジナル１ビット信号ＳPに訂正でき
ないような連続的な誤りが含まれていた場合に、連続的
な誤りの直前にフェードアウトイン装置６０を使って１
ビット信号をフェードアウトし、連続的な誤りの直後に
フェードインして、連続的な誤りが発生している期間中
では１ビット信号をミュート処理するディジタル信号処
理装置５５である。
図２０を参照しながら説明する。この第６の実施形態
は、入力されるオリジナル１ビット信号ＳPに訂正でき
ないような連続的な誤りが含まれていた場合に、連続的
な誤りの直前にフェードアウトイン装置６０を使って１
ビット信号をフェードアウトし、連続的な誤りの直後に
フェードインして、連続的な誤りが発生している期間中
では１ビット信号をミュート処理するディジタル信号処
理装置５５である。
【０１０１】このディジタル信号処理装置５５は、入力
端子５６から入力されるオリジナル１ビット信号ＳPに
含まれる訂正不可能な連続的な誤りを検出する誤り検出
器５７と、この誤り検出器５７の後段に配設されて上記
オリジナル１ビット信号ＳPを遅延するディレイライン
５８と、このディレイライン５８を介したディレイ１ビ
ット信号ＳSをフェードアウトすると共にフェードイン
するフェードアウトイン装置６０からなり、誤り検出器
５７がオリジナル１ビット信号ＳP中に訂正不可能な連
続的な誤りを検出した際にはディレイライン５８からの
ディレイ１ビット信号ＳS中の上記訂正不可能な連続的
な誤りの直前のディレイ１ビット信号を直ちに上記フェ
ードアウトイン装置６０を使って０レベルまでフェード
アウトさせ、上記連続的な誤りの直後に直ちに上記フェ
ードアウトイン装置６０を使って最大振幅レベルまでフ
ェードインさせるミュート処理制御器５９とを備える。
端子５６から入力されるオリジナル１ビット信号ＳPに
含まれる訂正不可能な連続的な誤りを検出する誤り検出
器５７と、この誤り検出器５７の後段に配設されて上記
オリジナル１ビット信号ＳPを遅延するディレイライン
５８と、このディレイライン５８を介したディレイ１ビ
ット信号ＳSをフェードアウトすると共にフェードイン
するフェードアウトイン装置６０からなり、誤り検出器
５７がオリジナル１ビット信号ＳP中に訂正不可能な連
続的な誤りを検出した際にはディレイライン５８からの
ディレイ１ビット信号ＳS中の上記訂正不可能な連続的
な誤りの直前のディレイ１ビット信号を直ちに上記フェ
ードアウトイン装置６０を使って０レベルまでフェード
アウトさせ、上記連続的な誤りの直後に直ちに上記フェ
ードアウトイン装置６０を使って最大振幅レベルまでフ
ェードインさせるミュート処理制御器５９とを備える。
【０１０２】ここで、上記フェードアウトイン装置６０
としては、図１４に示したディジタル信号処理装置４１
を用いることができる。フェードアウト処理を実行する
には、振幅制御器３５を動作させる。実際には、切り換
え制御器４８が切り換えスイッチ４を使ってディレイラ
イン３からの遅延ΣΔ変調信号を、ΣΔ変調器３１から
の再ΣΔ変調信号に切り換えてから、振幅制御器３５が
上記レベル調整信号の振幅レベルを制御してフェードア
ウト処理を実行する。
としては、図１４に示したディジタル信号処理装置４１
を用いることができる。フェードアウト処理を実行する
には、振幅制御器３５を動作させる。実際には、切り換
え制御器４８が切り換えスイッチ４を使ってディレイラ
イン３からの遅延ΣΔ変調信号を、ΣΔ変調器３１から
の再ΣΔ変調信号に切り換えてから、振幅制御器３５が
上記レベル調整信号の振幅レベルを制御してフェードア
ウト処理を実行する。
【０１０３】また、フェードイン処理を実行するには、
振幅制御器３５、レベル差検出器４２、累積加算器４
６、減算値制御ゲート４７を動作させる。実際には、切
り換え制御器４８が切り換えスイッチ４を使って減算値
制御ゲート４７における累積加算分の減算終了後に上記
再ΣΔ変調信号を上記遅延ΣΔ変調信号に切り換えてか
ら振幅制御器３５、レベル差検出器４２、累積加算器４
６、減算値制御ゲート４７がフェードイン処理を実行す
る。
振幅制御器３５、レベル差検出器４２、累積加算器４
６、減算値制御ゲート４７を動作させる。実際には、切
り換え制御器４８が切り換えスイッチ４を使って減算値
制御ゲート４７における累積加算分の減算終了後に上記
再ΣΔ変調信号を上記遅延ΣΔ変調信号に切り換えてか
ら振幅制御器３５、レベル差検出器４２、累積加算器４
６、減算値制御ゲート４７がフェードイン処理を実行す
る。
【０１０４】このディジタル信号処理装置５５の動作を
図２０のタイミングチャートを参照しながら説明する。
図２０のタイミングチャートを参照しながら説明する。
【０１０５】オリジナル１ビット信号ＳPを伝送記録す
る系内において、連続的な訂正不可能な誤りが発生した
場合、誤り検出器５７は誤り期間をあらわす誤り期間検
出信号ＳQを発生する。誤り期間検出信号ＳQを受けると
ミュート処理制御器５９は、フェードアウトイン処理を
フェードアウト処理側に遷移させたフェードアウトイン
処理信号ＳHをフェードアウトイン装置６０内の図１４
に示す切り換え制御器４８に供給する。切り換え制御器
４８はオリジナル１ビット信号ＳPをディレイライン５
８がディレイした１ビット信号ＳSを、さらにディレイ
ライン３がディレイした１ビット信号ＳAからΣΔ変調
器３１のΣΔ変調出力ＳBへの切り換えをパターン一致
検出器２８から供給されるパターン一致検出信号ＳTを
待って、切り換えスイッチ４に実行させる。
る系内において、連続的な訂正不可能な誤りが発生した
場合、誤り検出器５７は誤り期間をあらわす誤り期間検
出信号ＳQを発生する。誤り期間検出信号ＳQを受けると
ミュート処理制御器５９は、フェードアウトイン処理を
フェードアウト処理側に遷移させたフェードアウトイン
処理信号ＳHをフェードアウトイン装置６０内の図１４
に示す切り換え制御器４８に供給する。切り換え制御器
４８はオリジナル１ビット信号ＳPをディレイライン５
８がディレイした１ビット信号ＳSを、さらにディレイ
ライン３がディレイした１ビット信号ＳAからΣΔ変調
器３１のΣΔ変調出力ＳBへの切り換えをパターン一致
検出器２８から供給されるパターン一致検出信号ＳTを
待って、切り換えスイッチ４に実行させる。
【０１０６】これを受け、フェードアウトイン装置６０
内の振幅制御器３５の係数発生器３６は直ちに係数を１
から０へ遷移させ、誤り期間の誤りデータがディレイラ
イン５８を経てΣΔ変調器３１へ到達する前に遷移を完
了させる。誤り期間が終了し、誤り期間検出信号ＳQが
解除されると、ミュート処理制御器５９はディレイライ
ン５８分のディレイの後、フェードアウトイン信号をフ
ェードイン処理側に遷移させる。これを受け、振幅制御
器３５の係数発生器３６は直ちに係数を０から１へ遷移
させる。
内の振幅制御器３５の係数発生器３６は直ちに係数を１
から０へ遷移させ、誤り期間の誤りデータがディレイラ
イン５８を経てΣΔ変調器３１へ到達する前に遷移を完
了させる。誤り期間が終了し、誤り期間検出信号ＳQが
解除されると、ミュート処理制御器５９はディレイライ
ン５８分のディレイの後、フェードアウトイン信号をフ
ェードイン処理側に遷移させる。これを受け、振幅制御
器３５の係数発生器３６は直ちに係数を０から１へ遷移
させる。
【０１０７】そして、減算値演算制御器４５は、上述し
たようにレベル差検出器４２からのレベル差検出器出力
信号ＳLを図１５を用いて説明したように累積加算器４
６により累積加算し、ΣΔ変調器３１への入力信号が再
び上記最大振幅レベルに達すると、それまでに累積加算
器４６に累積したデータ分Ｄを減算値制御ゲート４７を
通して徐々に排出する。そして、この分を減算値制御ゲ
ート出力ＳNとし、ΣΔ変調器３１への最大振幅レベル
入力信号より減算器４４によって減算し、減算器出力Ｓ
OをΣΔ変調器３１に供給する。
たようにレベル差検出器４２からのレベル差検出器出力
信号ＳLを図１５を用いて説明したように累積加算器４
６により累積加算し、ΣΔ変調器３１への入力信号が再
び上記最大振幅レベルに達すると、それまでに累積加算
器４６に累積したデータ分Ｄを減算値制御ゲート４７を
通して徐々に排出する。そして、この分を減算値制御ゲ
ート出力ＳNとし、ΣΔ変調器３１への最大振幅レベル
入力信号より減算器４４によって減算し、減算器出力Ｓ
OをΣΔ変調器３１に供給する。
【０１０８】累積加算値ＳMが減算期間を経て０になる
と、切り換え制御器４８は、ディレイライン３でのディ
レイの後、パターン一致検出器２８からのパターン一致
検出信号ＳTの供給を待って、ΣΔ変調器出力信号ＳBか
らオリジナル１ビットディレイ信号ＳSを、さらにディ
レイライン３がディレイした１ビット信号ＳAへの切り
換え操作を切り換えスイッチ４に行わせる。
と、切り換え制御器４８は、ディレイライン３でのディ
レイの後、パターン一致検出器２８からのパターン一致
検出信号ＳTの供給を待って、ΣΔ変調器出力信号ＳBか
らオリジナル１ビットディレイ信号ＳSを、さらにディ
レイライン３がディレイした１ビット信号ＳAへの切り
換え操作を切り換えスイッチ４に行わせる。
【０１０９】これにより連続的な訂正不可能な誤りが発
生した場合に、フェードアウトイン装置６０の１ビット
出力信号をローパスフィルターを通して、アナログオー
ディオ信号に戻すと、この間の信号レベルを０レベルに
するノイズの発生を抑えたミュート処理が実現できる。
生した場合に、フェードアウトイン装置６０の１ビット
出力信号をローパスフィルターを通して、アナログオー
ディオ信号に戻すと、この間の信号レベルを０レベルに
するノイズの発生を抑えたミュート処理が実現できる。
【０１１０】次に、第７の実施形態について図２１〜図
２４を参照しながら説明する。この第７の実施形態は図
２１に示すように、オリジナル１ビットディレイ信号Ｓ
Aと、振幅制御された信号を局部帰還ループを持つタイ
プのΣΔ変調器（局部帰還ループ付ΣΔ変調器）６７で
再ΣΔ変調して得た１ビット信号ＳBとを切り換えるデ
ィジタル信号処理装置６５である。
２４を参照しながら説明する。この第７の実施形態は図
２１に示すように、オリジナル１ビットディレイ信号Ｓ
Aと、振幅制御された信号を局部帰還ループを持つタイ
プのΣΔ変調器（局部帰還ループ付ΣΔ変調器）６７で
再ΣΔ変調して得た１ビット信号ＳBとを切り換えるデ
ィジタル信号処理装置６５である。
【０１１１】このディジタル信号処理装置６５は、上記
図１４に示した第５の実施形態であるディジタル信号処
理装置４１のΣΔ変調器３１を図２１に示すような局部
帰還ループ付ΣΔ変調器６７としている。
図１４に示した第５の実施形態であるディジタル信号処
理装置４１のΣΔ変調器３１を図２１に示すような局部
帰還ループ付ΣΔ変調器６７としている。
【０１１２】局部帰還ループは周知の技術である。例え
ば、図２の積分器を５個用いてなる図３に示す５次のΣ
Δ変調器に、２つのゲイン乗算器７６、７７を備えた２
つの局部帰還ループを適用した構成を図２２に示す。こ
の局部帰還ループ付ΣΔ変調器７５では、可聴帯域での
量子化ノイズ成分を最適化しダイナミックレンジを広く
とることができる。
ば、図２の積分器を５個用いてなる図３に示す５次のΣ
Δ変調器に、２つのゲイン乗算器７６、７７を備えた２
つの局部帰還ループを適用した構成を図２２に示す。こ
の局部帰還ループ付ΣΔ変調器７５では、可聴帯域での
量子化ノイズ成分を最適化しダイナミックレンジを広く
とることができる。
【０１１３】実際に、この第７の実施の形態となるディ
ジタル信号処理装置６５では、局部帰還ループ付ΣΔ変
調器６７のフィードバックループに図２３に示すような
スイッチ７８を設け、局部帰還ループ制御器７１によっ
て切り換えタイミングを制御している。
ジタル信号処理装置６５では、局部帰還ループ付ΣΔ変
調器６７のフィードバックループに図２３に示すような
スイッチ７８を設け、局部帰還ループ制御器７１によっ
て切り換えタイミングを制御している。
【０１１４】これらの処理は、上記局部帰還ループ付Σ
Δ変調器７５で得られた再ΣΔ変調信号と、上記オリジ
ナル１ビット信号とを切り換える際に発生するノイズを
抑制するのに用いられる。
Δ変調器７５で得られた再ΣΔ変調信号と、上記オリジ
ナル１ビット信号とを切り換える際に発生するノイズを
抑制するのに用いられる。
【０１１５】すなわち、このディジタル信号処理装置６
５は、ディレイライン３と、ビット長変換器５と、振幅
制御器３５と、レベル差検出器４２と、加算器６６と、
局部帰還ループ付ΣΔ変調器６７と、切り換えスイッチ
４と、切り換え制御器７２と、上記各積分器に対する減
算値演算制御器６８と、パターン一致検出器７０と、局
部帰還ループ制御器７１とを備えてなる。
５は、ディレイライン３と、ビット長変換器５と、振幅
制御器３５と、レベル差検出器４２と、加算器６６と、
局部帰還ループ付ΣΔ変調器６７と、切り換えスイッチ
４と、切り換え制御器７２と、上記各積分器に対する減
算値演算制御器６８と、パターン一致検出器７０と、局
部帰還ループ制御器７１とを備えてなる。
【０１１６】このディジタル信号処理装置６５の動作に
ついて図２４のタイミングチャートを参照しながら説明
する。
ついて図２４のタイミングチャートを参照しながら説明
する。
【０１１７】ディレイライン３からのオリジナルディレ
イ１ビット信号ＳAが切り換えスイッチ４により選択さ
れている間、局部帰還ループ制御器７１は局部帰還ルー
プ付ΣΔ変調器６７の局部帰還ループをスイッチ７８を
オフとして開放し、局部帰還を行わない。振幅操作のた
め、オリジナル１ビット信号ＳAから再ΣΔ変調信号ＳB
への切り換え要求信号ＳDを受け取ると、切り換え制御
器７２はパターン一致検出器７０でのパターン一致検出
の後、切り換えスイッチ４によりオリジナル１ビット信
号をディレイした信号ＳAより再ΣΔ変調信号ＳBへ切り
換える。
イ１ビット信号ＳAが切り換えスイッチ４により選択さ
れている間、局部帰還ループ制御器７１は局部帰還ルー
プ付ΣΔ変調器６７の局部帰還ループをスイッチ７８を
オフとして開放し、局部帰還を行わない。振幅操作のた
め、オリジナル１ビット信号ＳAから再ΣΔ変調信号ＳB
への切り換え要求信号ＳDを受け取ると、切り換え制御
器７２はパターン一致検出器７０でのパターン一致検出
の後、切り換えスイッチ４によりオリジナル１ビット信
号をディレイした信号ＳAより再ΣΔ変調信号ＳBへ切り
換える。
【０１１８】これを受け、局部帰還ループ制御器７１
は、局部帰還ループ制御信号をオンにし、局部帰還ルー
プ付ΣΔ変調器６７の局部帰還ループをスイッチ７８を
オンとして短絡し、局部帰還をアクティブにする。振幅
制御器３５での振幅操作を経てゲインが再び１に戻った
のち、再ΣΔ変調信号ＳBからオリジナル１ビット信号
ＳAへの切り換え要求信号ＳDを受けると、局部帰還ルー
プ制御器７１は局部帰還ループ制御信号をオフとし、局
部帰還ループ付ΣΔ変調器６７の局部帰還ループをスイ
ッチ７８をオフとして開放し、局部帰還を停止する。
は、局部帰還ループ制御信号をオンにし、局部帰還ルー
プ付ΣΔ変調器６７の局部帰還ループをスイッチ７８を
オンとして短絡し、局部帰還をアクティブにする。振幅
制御器３５での振幅操作を経てゲインが再び１に戻った
のち、再ΣΔ変調信号ＳBからオリジナル１ビット信号
ＳAへの切り換え要求信号ＳDを受けると、局部帰還ルー
プ制御器７１は局部帰還ループ制御信号をオフとし、局
部帰還ループ付ΣΔ変調器６７の局部帰還ループをスイ
ッチ７８をオフとして開放し、局部帰還を停止する。
【０１１９】これを受け、切り換え制御器７２はノイズ
の無いスイッチングを実現するために、減算値演算制御
器６８による減算処理後、パターン一致検出処理を経
て、切り換えスイッチ４により局部帰還ループ付ΣΔ変
調器６７出力ＳBよりオリジナル１ビット信号ＳAへ切り
換える。
の無いスイッチングを実現するために、減算値演算制御
器６８による減算処理後、パターン一致検出処理を経
て、切り換えスイッチ４により局部帰還ループ付ΣΔ変
調器６７出力ＳBよりオリジナル１ビット信号ＳAへ切り
換える。
【０１２０】次に、第８の実施形態について図２５〜図
２８を参照しながら説明する。この第８の実施形態は図
２５に示すように、２系統のΣΔ変調処理により得られ
た入力信号である２系統のΣΔ変調信号と、これらの入
力信号により得られる再ΣΔ変調信号とを切り換え手段
である切り換えスイッチ１１７により切り換えるディジ
タル信号処理装置１００であり、クロスフェード処理を
行う。
２８を参照しながら説明する。この第８の実施形態は図
２５に示すように、２系統のΣΔ変調処理により得られ
た入力信号である２系統のΣΔ変調信号と、これらの入
力信号により得られる再ΣΔ変調信号とを切り換え手段
である切り換えスイッチ１１７により切り換えるディジ
タル信号処理装置１００であり、クロスフェード処理を
行う。
【０１２１】このディジタル信号処理装置１００は、初
段帰還ループと次段帰還ループとのゲイン比を１６とし
て上記再ΣΔ変調１ビット信号ＳBを出力するΣΔ変調
器１１５と、上記２系統の内の第１系統で入力端子１０
１を介して入力される一のΣΔ変調信号を所定サンプル
数だけディレイするディレイライン１０２と、上記一の
ΣΔ変調信号の振幅レベルをΣΔ変調器１１５で使われ
る初段の積分器への帰還信号の振幅レベルに合わせるビ
ット長変換器１０３と、このビット長変換器１０３で振
幅レベルが調整された第１のレベル調整信号の振幅レベ
ルを制御する振幅制御器１０４と、上記２系統の内の第
２系統の他のΣΔ変調信号を所定サンプル数だけディレ
イするディレイライン１０８と、上記他のΣΔ変調信号
の振幅レベルをΣΔ変調器１１５で使われる初段の積分
器への帰還信号の振幅レベルに合わせるビット長変換器
１０９と、ビット長変換器１０９で振幅レベルが調整さ
れた第２のレベル調整信号の振幅レベルを制御する振幅
制御器１１０と、振幅制御器１０４及び振幅制御器１１
０の二つの入出力信号及び／又はΣΔ変調器１１５内信
号より再ΣΔ変調を行う信号の生成、及び振幅制御期間
中の制御処理に基づいて得られる減算データの生成、減
算を行う減算値演算制御器よりなる振幅制御出力調整器
１０５と、振幅制御器１０４、振幅制御器１１０、ΣΔ
変調器１１５、振幅制御出力調整器１０５及び切り換え
スイッチ１１７を制御する切り換え制御器１１８とを備
えてなる。
段帰還ループと次段帰還ループとのゲイン比を１６とし
て上記再ΣΔ変調１ビット信号ＳBを出力するΣΔ変調
器１１５と、上記２系統の内の第１系統で入力端子１０
１を介して入力される一のΣΔ変調信号を所定サンプル
数だけディレイするディレイライン１０２と、上記一の
ΣΔ変調信号の振幅レベルをΣΔ変調器１１５で使われ
る初段の積分器への帰還信号の振幅レベルに合わせるビ
ット長変換器１０３と、このビット長変換器１０３で振
幅レベルが調整された第１のレベル調整信号の振幅レベ
ルを制御する振幅制御器１０４と、上記２系統の内の第
２系統の他のΣΔ変調信号を所定サンプル数だけディレ
イするディレイライン１０８と、上記他のΣΔ変調信号
の振幅レベルをΣΔ変調器１１５で使われる初段の積分
器への帰還信号の振幅レベルに合わせるビット長変換器
１０９と、ビット長変換器１０９で振幅レベルが調整さ
れた第２のレベル調整信号の振幅レベルを制御する振幅
制御器１１０と、振幅制御器１０４及び振幅制御器１１
０の二つの入出力信号及び／又はΣΔ変調器１１５内信
号より再ΣΔ変調を行う信号の生成、及び振幅制御期間
中の制御処理に基づいて得られる減算データの生成、減
算を行う減算値演算制御器よりなる振幅制御出力調整器
１０５と、振幅制御器１０４、振幅制御器１１０、ΣΔ
変調器１１５、振幅制御出力調整器１０５及び切り換え
スイッチ１１７を制御する切り換え制御器１１８とを備
えてなる。
【０１２２】ここで、ΣΔ変調器１１５は、上記図２に
示した構成の積分器を５個接続してなる５次のΣΔ変調
器であり、上記図３に示したΣΔ変調器６と同じ構成で
ある。このため、ΣΔ変調器１１５における１ビット量
子化器を挟む前後でみた積分器を除く初段帰還ループに
対する次段帰還ループとのゲイン比は、整数値１６であ
り、ディレイライン１０２及び１０８はこのゲイン比１
６に応じて遅延サンプル数を１６としている。
示した構成の積分器を５個接続してなる５次のΣΔ変調
器であり、上記図３に示したΣΔ変調器６と同じ構成で
ある。このため、ΣΔ変調器１１５における１ビット量
子化器を挟む前後でみた積分器を除く初段帰還ループに
対する次段帰還ループとのゲイン比は、整数値１６であ
り、ディレイライン１０２及び１０８はこのゲイン比１
６に応じて遅延サンプル数を１６としている。
【０１２３】なお、このΣΔ変調器１１５は、上記図５
に示した構成の積分器を５個接続してなる５次のΣΔ変
調器を上記図６のように構成してもよい。この場合、デ
ィレイライン１０２及び１０８はゲイン比１６に基づい
た１５（＝１６−１）を所定サンプル数とする。
に示した構成の積分器を５個接続してなる５次のΣΔ変
調器を上記図６のように構成してもよい。この場合、デ
ィレイライン１０２及び１０８はゲイン比１６に基づい
た１５（＝１６−１）を所定サンプル数とする。
【０１２４】また、ΣΔ変調器１１５は、ディレイライ
ン１０２及び１０８からの遅延信号が切り換え選択され
ている間に、内蔵の積分器の初期値を０とする。
ン１０２及び１０８からの遅延信号が切り換え選択され
ている間に、内蔵の積分器の初期値を０とする。
【０１２５】さらに、このディジタル信号処理装置１０
０は、上記一及び他のΣΔ変調信号と上記再ΣΔ変調信
号との複数サンプルにわたる一致を検出するパターン一
致検出器１１６を備えてなり、該パターン一致検出器１
１６で得た制御信号により、上記一及び他のΣΔ変調信
号ＳA及びＳCと上記再ΣΔ変調信号ＳBとを切り換え
る。
０は、上記一及び他のΣΔ変調信号と上記再ΣΔ変調信
号との複数サンプルにわたる一致を検出するパターン一
致検出器１１６を備えてなり、該パターン一致検出器１
１６で得た制御信号により、上記一及び他のΣΔ変調信
号ＳA及びＳCと上記再ΣΔ変調信号ＳBとを切り換え
る。
【０１２６】振幅制御器１０４は、図２６に示すよう
に、乗算器１２１と係数発生器１２２からなり、ビット
長変換器１０３からの第１のレベル調整信号ＳI1に乗算
器１２１にて係数発生器１２２からの係数出力ＳJ1を乗
算する。すると、振幅制御器１０４は、振幅制御出力調
整器１０５に振幅制御器出力ＳKを供給する。
に、乗算器１２１と係数発生器１２２からなり、ビット
長変換器１０３からの第１のレベル調整信号ＳI1に乗算
器１２１にて係数発生器１２２からの係数出力ＳJ1を乗
算する。すると、振幅制御器１０４は、振幅制御出力調
整器１０５に振幅制御器出力ＳKを供給する。
【０１２７】また、振幅制御器１１０は、図２７に示す
ように、乗算器１２３と係数発生器１２４からなり、ビ
ット長変換器１０９からの第２のレベル調整信号ＳI2に
乗算器１２３にて係数発生器１２４からの係数出力ＳJ2
を乗算する。すると、振幅制御器１１０は、振幅制御出
力調整器１０５に振幅制御器出力ＳVを供給する。
ように、乗算器１２３と係数発生器１２４からなり、ビ
ット長変換器１０９からの第２のレベル調整信号ＳI2に
乗算器１２３にて係数発生器１２４からの係数出力ＳJ2
を乗算する。すると、振幅制御器１１０は、振幅制御出
力調整器１０５に振幅制御器出力ＳVを供給する。
【０１２８】また、振幅制御出力調整器１０５内減算値
演算制御器には各種構成法があり、この具体的構成法に
ついては、それぞれについて以後の実施形態にて後述す
る。
演算制御器には各種構成法があり、この具体的構成法に
ついては、それぞれについて以後の実施形態にて後述す
る。
【０１２９】このディジタル信号処理装置１００が行う
クロスフェード処理動作を図２８を参照しながら説明す
る。図２８は、図２５の制御信号入力端子１２０にクロ
スフェード処理信号ＳHが供給されたときに、切り換え
制御器１１８が切り換えスイッチ１１７に対して行う切
り換え制御のタイミングチャートである。
クロスフェード処理動作を図２８を参照しながら説明す
る。図２８は、図２５の制御信号入力端子１２０にクロ
スフェード処理信号ＳHが供給されたときに、切り換え
制御器１１８が切り換えスイッチ１１７に対して行う切
り換え制御のタイミングチャートである。
【０１３０】先ず、切り換え制御器１１８は、制御信号
入力端子１２０を介してクロスフェード処理信号ＳHを
受け取ると、パターン一致検出器１１６でのパターン一
致処理を待って、切り換えスイッチ１１７にスイッチ切
り換え信号ＳEを供給し、上記一（第１系統）のオリジ
ナルディレイ１ビット信号ＳAからΣΔ変調器出力ＳBに
切り換える。
入力端子１２０を介してクロスフェード処理信号ＳHを
受け取ると、パターン一致検出器１１６でのパターン一
致処理を待って、切り換えスイッチ１１７にスイッチ切
り換え信号ＳEを供給し、上記一（第１系統）のオリジ
ナルディレイ１ビット信号ＳAからΣΔ変調器出力ＳBに
切り換える。
【０１３１】このとき、ΣΔ変調器１１５には、振幅制
御器１０４内の係数発生器１２２の係数を１として得ら
れた振幅制御器出力ＳKと、振幅制御器１１０内の係数
発生器１２４の係数を０として得られた振幅制御器出力
ＳVとの振幅制御出力調整器１０５による加算信号ＳXが
入力される。
御器１０４内の係数発生器１２２の係数を１として得ら
れた振幅制御器出力ＳKと、振幅制御器１１０内の係数
発生器１２４の係数を０として得られた振幅制御器出力
ＳVとの振幅制御出力調整器１０５による加算信号ＳXが
入力される。
【０１３２】続いて、切り換え制御器１１８は、振幅制
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
【０１３３】振幅制御出力調整器１０５には、徐々に小
さくなる振幅制御器出力ＳKと、徐々に大きくなる振幅
制御器出力ＳVが供給される。そして、振幅制御出力調
整器１０５は、クロスフェード処理が施された加算信号
ＳXをΣΔ変調器１１５に供給する。クロスフェード処
理が終了すると、振幅制御出力調整器１０５内の減算値
演算制御器により上記クロスフェード処理期間中の制御
処理に基づいて得られた減算データを加算信号又はΣΔ
変調器内から徐々に減算する。そして減算処理終了後、
パターン一致検出器１１６でのパターン一致処理を待っ
て、切り換えスイッチ１１７にスイッチ切り換え信号Ｓ
Eを供給し、ΣΔ変調器出力ＳBから上記第２系統のオリ
ジナルディレイ１ビット信号ＳCに切り換える。
さくなる振幅制御器出力ＳKと、徐々に大きくなる振幅
制御器出力ＳVが供給される。そして、振幅制御出力調
整器１０５は、クロスフェード処理が施された加算信号
ＳXをΣΔ変調器１１５に供給する。クロスフェード処
理が終了すると、振幅制御出力調整器１０５内の減算値
演算制御器により上記クロスフェード処理期間中の制御
処理に基づいて得られた減算データを加算信号又はΣΔ
変調器内から徐々に減算する。そして減算処理終了後、
パターン一致検出器１１６でのパターン一致処理を待っ
て、切り換えスイッチ１１７にスイッチ切り換え信号Ｓ
Eを供給し、ΣΔ変調器出力ＳBから上記第２系統のオリ
ジナルディレイ１ビット信号ＳCに切り換える。
【０１３４】このため、ディジタル信号処理装置１００
の出力端子１１９から導出される１ビット出力信号をロ
ーパスフィルタを通して、アナログオーディオ信号に戻
すと、第１系統のオリジナルオーディオ信号から第２系
統のオリジナルオーディオ信号への、ノイズの発生を抑
えたクロスフェード処理音を聴取できる。
の出力端子１１９から導出される１ビット出力信号をロ
ーパスフィルタを通して、アナログオーディオ信号に戻
すと、第１系統のオリジナルオーディオ信号から第２系
統のオリジナルオーディオ信号への、ノイズの発生を抑
えたクロスフェード処理音を聴取できる。
【０１３５】次に、第９の実施形態について図２９を参
照しながら説明する。この第９の実施形態は、１ビット
ミュートパターン信号と、ΣΔ変調処理により得られた
１ビット信号とをクロスフェード処理することによりミ
ュートパターン信号からのフェードイン処理、及びミュ
ートパターン信号へのフェードアウト処理を実現するデ
ィジタル信号処理装置１３１である。
照しながら説明する。この第９の実施形態は、１ビット
ミュートパターン信号と、ΣΔ変調処理により得られた
１ビット信号とをクロスフェード処理することによりミ
ュートパターン信号からのフェードイン処理、及びミュ
ートパターン信号へのフェードアウト処理を実現するデ
ィジタル信号処理装置１３１である。
【０１３６】このディジタル信号処理装置１３１は、上
記第８の実施形態のディジタル信号処理装置１００の入
力端子１０１にミュートパターン信号を発生するミュー
トパターン信号発生器１３２を接続してなる。このた
め、ミュートパターン信号発生器１３２を除く他の各部
は、上記第８の実施形態と同様の符号を用いて説明を省
略する。
記第８の実施形態のディジタル信号処理装置１００の入
力端子１０１にミュートパターン信号を発生するミュー
トパターン信号発生器１３２を接続してなる。このた
め、ミュートパターン信号発生器１３２を除く他の各部
は、上記第８の実施形態と同様の符号を用いて説明を省
略する。
【０１３７】このディジタル信号処理装置１３１の動作
を、ミュート処理からフェードイン処理を行う場合、及
びフェードアウト処理からミュート処理を行う場合につ
いて説明する。先ず、フェードイン処理の場合、ディジ
タル信号処理装置１００は、制御信号入力端子１２０を
介してフェードイン処理信号ＳH1を受け取ると、入力端
子１０１に加えられたミュートパターン信号発生器１３
２より得られるミュートパターン信号から入力端子１０
７に加えられたΣΔ変調信号へとクロスフェード処理を
行う。このクロスフェード処理動作については、上記第
８の実施形態と同様なので説明を省略する。
を、ミュート処理からフェードイン処理を行う場合、及
びフェードアウト処理からミュート処理を行う場合につ
いて説明する。先ず、フェードイン処理の場合、ディジ
タル信号処理装置１００は、制御信号入力端子１２０を
介してフェードイン処理信号ＳH1を受け取ると、入力端
子１０１に加えられたミュートパターン信号発生器１３
２より得られるミュートパターン信号から入力端子１０
７に加えられたΣΔ変調信号へとクロスフェード処理を
行う。このクロスフェード処理動作については、上記第
８の実施形態と同様なので説明を省略する。
【０１３８】これにより、ディジタル信号処理装置１３
１の出力端子１１９から導出される１ビット出力信号を
ローパスフィルタを通してアナログオーディオ信号に戻
すと、ミュート状態よりフェードイン処理されたオーデ
ィオ信号がノイズの発生を抑えて得られる。
１の出力端子１１９から導出される１ビット出力信号を
ローパスフィルタを通してアナログオーディオ信号に戻
すと、ミュート状態よりフェードイン処理されたオーデ
ィオ信号がノイズの発生を抑えて得られる。
【０１３９】次に、フェードアウト処理の場合、ディジ
タル信号処理装置１００は、切り換え制御端子１２０を
介してフェードアウト処理信号ＳH2を受け取ると、入力
端子１０７に加えられたΣΔ変調信号から入力端子１０
１に加えられたミュートパターン信号発生器１３２より
得られるミュートパターン信号へとクロスフェード処理
を行う。
タル信号処理装置１００は、切り換え制御端子１２０を
介してフェードアウト処理信号ＳH2を受け取ると、入力
端子１０７に加えられたΣΔ変調信号から入力端子１０
１に加えられたミュートパターン信号発生器１３２より
得られるミュートパターン信号へとクロスフェード処理
を行う。
【０１４０】このクロスフェード処理動作については、
上記第８の実施形態と同様であるので、説明を省略す
る。
上記第８の実施形態と同様であるので、説明を省略す
る。
【０１４１】これにより、ディジタル信号処理装置１３
１の出力端子１１９から導出される１ビット出力信号を
ローパスフィルタを通してアナログオーディオ信号に戻
すと、フェードアウト処理後にミュート状態となるオー
ディオ信号がノイズの発生を抑えて得られる。
１の出力端子１１９から導出される１ビット出力信号を
ローパスフィルタを通してアナログオーディオ信号に戻
すと、フェードアウト処理後にミュート状態となるオー
ディオ信号がノイズの発生を抑えて得られる。
【０１４２】次に、第１０の実施形態について図３０、
及び図３１を参照しながら説明する。この第１０の実施
形態も、２系統のΣΔ変調処理により得られた入力信号
である２系統のΣΔ変調信号と、これらの入力信号によ
り得られる再ΣΔ変調信号とを切り換え手段である切り
換えスイッチにより切り換えるディジタル信号処理装置
であり、クロスフェード処理を行う。この第１０の実施
形態となるディジタル信号処理装置は、図２５に示した
上記第８の実施形態となるディジタル信号処理装置１０
０の振幅制御出力調整器１０５を図３０に示すように構
成している点が異なり他の各部は同じである。
及び図３１を参照しながら説明する。この第１０の実施
形態も、２系統のΣΔ変調処理により得られた入力信号
である２系統のΣΔ変調信号と、これらの入力信号によ
り得られる再ΣΔ変調信号とを切り換え手段である切り
換えスイッチにより切り換えるディジタル信号処理装置
であり、クロスフェード処理を行う。この第１０の実施
形態となるディジタル信号処理装置は、図２５に示した
上記第８の実施形態となるディジタル信号処理装置１０
０の振幅制御出力調整器１０５を図３０に示すように構
成している点が異なり他の各部は同じである。
【０１４３】ここで、振幅制御出力調整器１０５は、ビ
ット長変換器１０３からの第１のレベル調整信号と振幅
制御器１０４による振幅制御出力とのレベルの差分を検
出するレベル差検出器１０６と、レベル差検出器１０６
からのレベル差ＳUと振幅制御器１１０が出力するビッ
ト長変換器１０９からの第２のレベル調整信号に振幅制
御を施した振幅制御出力ＳVとを上記第１及び第２のレ
ベル調整信号の振幅レベル制御期間中、振幅レベル幅長
で累積加算する累積加算器１１１と、この累積加算器１
１１の累積加算分ＳMを上記第１及び第２のレベル調整
信号より加減算器１１４を使って徐々に減算する減算値
演算制御ゲート１１２とを備えてなる。なお、累積加算
器１１１と減算値制御ゲート１１２は、減算値演算制御
器１１３を構成する。他の構成は図２５に示した各部と
同様である。また、切り換え制御器１１８が切り換えス
イッチ１１７に対して行う切り換え制御のタイミングチ
ャートは図２８と同様である。
ット長変換器１０３からの第１のレベル調整信号と振幅
制御器１０４による振幅制御出力とのレベルの差分を検
出するレベル差検出器１０６と、レベル差検出器１０６
からのレベル差ＳUと振幅制御器１１０が出力するビッ
ト長変換器１０９からの第２のレベル調整信号に振幅制
御を施した振幅制御出力ＳVとを上記第１及び第２のレ
ベル調整信号の振幅レベル制御期間中、振幅レベル幅長
で累積加算する累積加算器１１１と、この累積加算器１
１１の累積加算分ＳMを上記第１及び第２のレベル調整
信号より加減算器１１４を使って徐々に減算する減算値
演算制御ゲート１１２とを備えてなる。なお、累積加算
器１１１と減算値制御ゲート１１２は、減算値演算制御
器１１３を構成する。他の構成は図２５に示した各部と
同様である。また、切り換え制御器１１８が切り換えス
イッチ１１７に対して行う切り換え制御のタイミングチ
ャートは図２８と同様である。
【０１４４】図３１には、このディジタル信号処理装置
１３４がクロスフェード処理動作を行う場合の全体的な
タイミングチャートを示す。
１３４がクロスフェード処理動作を行う場合の全体的な
タイミングチャートを示す。
【０１４５】先ず、切り換え制御器１１８は、制御信号
入力端子１２０を介してクロスフェード処理信号ＳHを
受け取ると、パターン一致検出器１１６でのパターン一
致処理を待って、切り換えスイッチ１１７にスイッチ切
り換え信号ＳEを供給し、上記一（第１系統）のオリジ
ナルディレイ１ビット信号ＳAからΣΔ変調器出力ＳBに
切り換える。
入力端子１２０を介してクロスフェード処理信号ＳHを
受け取ると、パターン一致検出器１１６でのパターン一
致処理を待って、切り換えスイッチ１１７にスイッチ切
り換え信号ＳEを供給し、上記一（第１系統）のオリジ
ナルディレイ１ビット信号ＳAからΣΔ変調器出力ＳBに
切り換える。
【０１４６】このとき、ΣΔ変調器１１５には、振幅制
御器１０４内の係数発生器１２２の係数を１として得ら
れた振幅制御器出力ＳKと、振幅制御器１１０内の係数
発生器１２４の係数を０として得られた振幅制御器出力
ＳVとの振幅制御出力調整器１０５内の加減算器１１４
での加算信号ＳXが入力される。
御器１０４内の係数発生器１２２の係数を１として得ら
れた振幅制御器出力ＳKと、振幅制御器１１０内の係数
発生器１２４の係数を０として得られた振幅制御器出力
ＳVとの振幅制御出力調整器１０５内の加減算器１１４
での加算信号ＳXが入力される。
【０１４７】続いて、切り換え制御器１１８は、振幅制
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
【０１４８】この間、レベル差検出器１０６は、レベル
調整信号ＳI1の振幅レベル（最大振幅レベル）に対する
加減算器１１４への入力信号レベルとの差分ＳUを検出
する。切り換え制御器１１８は、この間累積加算器１１
１を制御し、上記レベル差分ＳUと、上記振幅制御器１
１０の出力ＳVとを累積加算させる。
調整信号ＳI1の振幅レベル（最大振幅レベル）に対する
加減算器１１４への入力信号レベルとの差分ＳUを検出
する。切り換え制御器１１８は、この間累積加算器１１
１を制御し、上記レベル差分ＳUと、上記振幅制御器１
１０の出力ＳVとを累積加算させる。
【０１４９】そして、切り換え制御器１１８は、上記係
数発生器出力ＳJ1が０、上記係数発生器出力ＳJ2が１に
達すると、累積加算器１１１に累積したデータ分ＳMを
減算器制御ゲート１１２を通し、振幅制御器出力ＳK及
び振幅制御器出力ＳVより加減算器１１４によって徐々
に減算する。
数発生器出力ＳJ1が０、上記係数発生器出力ＳJ2が１に
達すると、累積加算器１１１に累積したデータ分ＳMを
減算器制御ゲート１１２を通し、振幅制御器出力ＳK及
び振幅制御器出力ＳVより加減算器１１４によって徐々
に減算する。
【０１５０】累積加算器１１１の累積加算値ＳMが０に
なると、切り換え制御器１１８は所定サンプル数のディ
レイ後のパターン一致処理を経て、ΣΔ変調器出力ＳB
から第２系統のオリジナル１ビットディレイ信号ＳCへ
の切り換え制御を行う。
なると、切り換え制御器１１８は所定サンプル数のディ
レイ後のパターン一致処理を経て、ΣΔ変調器出力ＳB
から第２系統のオリジナル１ビットディレイ信号ＳCへ
の切り換え制御を行う。
【０１５１】また、このディジタル信号処理装置１３４
の発振を防止するために、ΣΔ変調器１１５の第１積分
器を図１７に示すリミッタ付第１積分器５１とし、この
ときのリミッタ値を最大振幅レベル幅の整数倍に設定す
る。
の発振を防止するために、ΣΔ変調器１１５の第１積分
器を図１７に示すリミッタ付第１積分器５１とし、この
ときのリミッタ値を最大振幅レベル幅の整数倍に設定す
る。
【０１５２】そして第１積分器の積分値が上記リミッタ
値より大きい状態でリミッタ機能が動作した場合には、
その間の切り換え制御器１１８により累積加算器１１１
の累積加算値を０クリアするように制御を行う。
値より大きい状態でリミッタ機能が動作した場合には、
その間の切り換え制御器１１８により累積加算器１１１
の累積加算値を０クリアするように制御を行う。
【０１５３】これにより、ディジタル信号処理装置１３
４の出力端子から導出される１ビット出力信号をローパ
スフィルタを通して、アナログオーディオ信号に戻す
と、第１系統のオリジナルオーディオ信号から第２系統
のオリジナルオーディオ信号への、ノイズの発生を抑え
たクロスフェード処理音を聴取できる。
４の出力端子から導出される１ビット出力信号をローパ
スフィルタを通して、アナログオーディオ信号に戻す
と、第１系統のオリジナルオーディオ信号から第２系統
のオリジナルオーディオ信号への、ノイズの発生を抑え
たクロスフェード処理音を聴取できる。
【０１５４】次に、第１１の実施形態について図３２、
及び図３３を参照しながら説明する。この第１１の実施
形態も、２系統のΣΔ変調処理により得られた入力信号
である２系統のΣΔ変調信号と、これらの入力信号によ
り得られる再ΣΔ変調信号とを切り換え手段である切り
換えスイッチにより切り換えるディジタル信号処理装置
であり、クロスフェード処理を行う。この第１１の実施
形態となるディジタル信号処理装置１３５は、図２５に
示した上記第８の実施形態のディジタル信号処理装置１
００の振幅制御出力調整器１０５を振幅制御出力調整器
１３６としている点が異なり、他の各部は同じである。
及び図３３を参照しながら説明する。この第１１の実施
形態も、２系統のΣΔ変調処理により得られた入力信号
である２系統のΣΔ変調信号と、これらの入力信号によ
り得られる再ΣΔ変調信号とを切り換え手段である切り
換えスイッチにより切り換えるディジタル信号処理装置
であり、クロスフェード処理を行う。この第１１の実施
形態となるディジタル信号処理装置１３５は、図２５に
示した上記第８の実施形態のディジタル信号処理装置１
００の振幅制御出力調整器１０５を振幅制御出力調整器
１３６としている点が異なり、他の各部は同じである。
【０１５５】振幅制御出力調整器１３６は、上記第２の
レベル調整信号と振幅制御器１１０による振幅制御後の
レベルとの差分を検出するレベル差検出器１３７と、レ
ベル差検出器１３７からのレベル差と振幅制御器１０４
が第１のレベル調整信号の振幅レベルを制御した後のレ
ベルとを上記第１及び第２のレベル調整信号の振幅レベ
ル制御期間中、振幅レベル幅長で累積加算する累積加算
器１３８と、この累積加算器１３８の累積加算分を上記
第１及び第２のレベル調整信号より加減算器１４１を使
って徐々に減算する減算値制御ゲート１３９とを備えて
なる。累積加算器１３８と減算値制御ゲート１３９は、
減算値演算制御器１４０を構成する。ここで、ΣΔ変調
器１１５等の各部については、上記ディジタル信号処理
装置１００と同様であるので、ここでは説明を省略す
る。
レベル調整信号と振幅制御器１１０による振幅制御後の
レベルとの差分を検出するレベル差検出器１３７と、レ
ベル差検出器１３７からのレベル差と振幅制御器１０４
が第１のレベル調整信号の振幅レベルを制御した後のレ
ベルとを上記第１及び第２のレベル調整信号の振幅レベ
ル制御期間中、振幅レベル幅長で累積加算する累積加算
器１３８と、この累積加算器１３８の累積加算分を上記
第１及び第２のレベル調整信号より加減算器１４１を使
って徐々に減算する減算値制御ゲート１３９とを備えて
なる。累積加算器１３８と減算値制御ゲート１３９は、
減算値演算制御器１４０を構成する。ここで、ΣΔ変調
器１１５等の各部については、上記ディジタル信号処理
装置１００と同様であるので、ここでは説明を省略す
る。
【０１５６】このディジタル信号処理装置１３５が行う
クロスフェード処理動作を図３３のタイミングチャート
を参照しながら説明する。なお、切り換え制御器１１８
が切り換えスイッチ１１７に対して行う切り換え制御の
タイミングチャートは図２８と同様である。
クロスフェード処理動作を図３３のタイミングチャート
を参照しながら説明する。なお、切り換え制御器１１８
が切り換えスイッチ１１７に対して行う切り換え制御の
タイミングチャートは図２８と同様である。
【０１５７】先ず、切り換え制御器１１８は、切り換え
制御端子１２０を介してクロスフェード処理信号を受け
取ると、パターン一致検出器１１６でのパターン一致処
理を待って、切り換えスイッチ１１７にスイッチ切り換
え信号ＳEを供給し、上記一（第１系統）のオリジナル
ディレイ１ビット信号ＳAからΣΔ変調器出力ＳBに切り
換える。
制御端子１２０を介してクロスフェード処理信号を受け
取ると、パターン一致検出器１１６でのパターン一致処
理を待って、切り換えスイッチ１１７にスイッチ切り換
え信号ＳEを供給し、上記一（第１系統）のオリジナル
ディレイ１ビット信号ＳAからΣΔ変調器出力ＳBに切り
換える。
【０１５８】このとき、ΣΔ変調器１１５には、振幅制
御器１０４内の係数発生器１２２の係数を１として得ら
れた振幅制御器出力ＳKと、振幅制御器１１０内の係数
発生器１２４の係数を０として得られた振幅制御器出力
ＳVとの加減算器１１４での加算信号ＳXが入力される。
御器１０４内の係数発生器１２２の係数を１として得ら
れた振幅制御器出力ＳKと、振幅制御器１１０内の係数
発生器１２４の係数を０として得られた振幅制御器出力
ＳVとの加減算器１１４での加算信号ＳXが入力される。
【０１５９】 続いて、切り換え制御器１１８は、振幅制
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
【０１６０】この間、レベル差検出器１３７は、レベル
調整信号ＳI2の振幅レベル（最大振幅レベル）に対する
加減算器１４１への入力信号レベルとの差分ＳUを検出
する。切り換え制御器１１８は、この間累積加算器１３
８を制御し、上記レベル差分ＳUと、上記振幅制御器１
０４の出力ＳKとを累積加算させる。
調整信号ＳI2の振幅レベル（最大振幅レベル）に対する
加減算器１４１への入力信号レベルとの差分ＳUを検出
する。切り換え制御器１１８は、この間累積加算器１３
８を制御し、上記レベル差分ＳUと、上記振幅制御器１
０４の出力ＳKとを累積加算させる。
【０１６１】そして、切り換え制御器１１８は、上記係
数発生器出力ＳJ1が０、上記係数発生器出力ＳJ2が１に
達すると、累積加算器１３８に累積したデータ分ＳMを
減算器制御ゲート１３９を通し、振幅制御器出力ＳK及
び振幅制御器出力ＳVより加減算器１４１によって徐々
に減算する。
数発生器出力ＳJ1が０、上記係数発生器出力ＳJ2が１に
達すると、累積加算器１３８に累積したデータ分ＳMを
減算器制御ゲート１３９を通し、振幅制御器出力ＳK及
び振幅制御器出力ＳVより加減算器１４１によって徐々
に減算する。
【０１６２】累積加算器１３８の累積加算値ＳMが０に
なると、切り換え制御器１１８は所定サンプルディレイ
後のパターン一致処理を経て、ΣΔ変調器出力ＳBから
第２系統のオリジナル１ビットディレイ信号ＳCへの切
り換え制御を行う。
なると、切り換え制御器１１８は所定サンプルディレイ
後のパターン一致処理を経て、ΣΔ変調器出力ＳBから
第２系統のオリジナル１ビットディレイ信号ＳCへの切
り換え制御を行う。
【０１６３】また、このディジタル信号処理装置１３５
の発振を防止するために、ΣΔ変調器１１５の第１積分
器を図１７に示すリミッタ付第１積分器５１とし、この
ときのリミッタ値を最大振幅レベル幅の整数倍に設定す
る。
の発振を防止するために、ΣΔ変調器１１５の第１積分
器を図１７に示すリミッタ付第１積分器５１とし、この
ときのリミッタ値を最大振幅レベル幅の整数倍に設定す
る。
【０１６４】そして第１積分器の積分値が上記リミッタ
値より大きい状態でリミッタ機能が動作した場合には、
その間切り換え制御器１１８により累積加算器１３８の
累積加算値を０クリアするように制御を行う。
値より大きい状態でリミッタ機能が動作した場合には、
その間切り換え制御器１１８により累積加算器１３８の
累積加算値を０クリアするように制御を行う。
【０１６５】これにより、ディジタル信号処理装置１３
５の出力端子から導出される１ビット出力信号をローパ
スフィルタを通して、アナログオーディオ信号に戻す
と、第１系統のオリジナルオーディオ信号から第２系統
のオリジナルオーディオ信号への、ノイズの発生を抑え
たクロスフェード処理が実現できる。
５の出力端子から導出される１ビット出力信号をローパ
スフィルタを通して、アナログオーディオ信号に戻す
と、第１系統のオリジナルオーディオ信号から第２系統
のオリジナルオーディオ信号への、ノイズの発生を抑え
たクロスフェード処理が実現できる。
【０１６６】次に、第１２の実施形態について図３４を
参照しながら説明する。この第１２の実施形態も、２系
統のΣΔ変調処理により得られた入力信号である２系統
のΣΔ変調信号と、これらの入力信号により得られる再
ΣΔ変調信号とを切り換え手段である切り換えスイッチ
１１７により切り換えるディジタル信号処理装置であ
り、クロスフェード処理を行う。
参照しながら説明する。この第１２の実施形態も、２系
統のΣΔ変調処理により得られた入力信号である２系統
のΣΔ変調信号と、これらの入力信号により得られる再
ΣΔ変調信号とを切り換え手段である切り換えスイッチ
１１７により切り換えるディジタル信号処理装置であ
り、クロスフェード処理を行う。
【０１６７】この第１２の実施形態となるディジタル信
号処理装置は、上記図２５に示した第８の実施形態のデ
ィジタル信号処理装置１００の振幅制御出力調整器１０
５を振幅制御出力調整器１４３とし、ΣΔ変調器１１５
をΣΔ変調器１５１とし、切り換え制御器１１８を切り
換え制御器１５４としている点が異なり、他の各部は同
じである。
号処理装置は、上記図２５に示した第８の実施形態のデ
ィジタル信号処理装置１００の振幅制御出力調整器１０
５を振幅制御出力調整器１４３とし、ΣΔ変調器１１５
をΣΔ変調器１５１とし、切り換え制御器１１８を切り
換え制御器１５４としている点が異なり、他の各部は同
じである。
【０１６８】振幅制御出力調整器１４３は、ΣΔ変調器
１５１内第１積分器１５３の積分値Ｓαの最大振幅レベ
ル幅（上記最大振幅レベルの２倍となる）に対する剰余
値を検出する剰余値検出器１４９と、この剰余値検出器
１４９で検出された剰余値を加算器１４４から出力され
る最大振幅レベル信号より加減算器１４５を使って徐々
に減算する減算値制御ゲート１４７とを備えてなる。こ
こで、剰余値検出器１４９と減算値制御ゲート１４７
は、減算値演算制御器１４６を構成する。
１５１内第１積分器１５３の積分値Ｓαの最大振幅レベ
ル幅（上記最大振幅レベルの２倍となる）に対する剰余
値を検出する剰余値検出器１４９と、この剰余値検出器
１４９で検出された剰余値を加算器１４４から出力され
る最大振幅レベル信号より加減算器１４５を使って徐々
に減算する減算値制御ゲート１４７とを備えてなる。こ
こで、剰余値検出器１４９と減算値制御ゲート１４７
は、減算値演算制御器１４６を構成する。
【０１６９】ΣΔ変調器１５１は、図３に示したΣΔ変
調器６と同様の構成であり、第１の加算器１５２と第１
の積分器１５３の後には第１の係数乗算器等が接続され
ているが、第１の積分器１５３が出力する積分値Ｓαを
減算値演算制御器１４６内の剰余値検出器１４９に供給
している。
調器６と同様の構成であり、第１の加算器１５２と第１
の積分器１５３の後には第１の係数乗算器等が接続され
ているが、第１の積分器１５３が出力する積分値Ｓαを
減算値演算制御器１４６内の剰余値検出器１４９に供給
している。
【０１７０】切り換え制御器１５４は、振幅制御器１０
４、振幅制御器１１０、ΣΔ変調器１５１、振幅制御出
力調整器１４３及び切り換えスイッチ１１７を制御する
が、特に、振幅制御出力調整器１４３内の減算値演算制
御器１４６に減算値検出タイミング信号を発生する減算
値検出タイミング発生器１５５を備えている点が特徴的
である。
４、振幅制御器１１０、ΣΔ変調器１５１、振幅制御出
力調整器１４３及び切り換えスイッチ１１７を制御する
が、特に、振幅制御出力調整器１４３内の減算値演算制
御器１４６に減算値検出タイミング信号を発生する減算
値検出タイミング発生器１５５を備えている点が特徴的
である。
【０１７１】この第１２の実施形態のディジタル信号処
理装置の動作を以下に説明する。先ず、切り換え制御器
１５４は、制御信号入力端子１２０を介してクロスフェ
ード処理信号ＳHを受け取ると、パターン一致検出器１
１６でのパターン一致処理を待って、切り換えスイッチ
１１７にスイッチ切り換え信号ＳEを供給し、上記一
（第１系統）のオリジナルディレイ１ビット信号ＳAか
らΣΔ変調器出力ＳBに切り換える。
理装置の動作を以下に説明する。先ず、切り換え制御器
１５４は、制御信号入力端子１２０を介してクロスフェ
ード処理信号ＳHを受け取ると、パターン一致検出器１
１６でのパターン一致処理を待って、切り換えスイッチ
１１７にスイッチ切り換え信号ＳEを供給し、上記一
（第１系統）のオリジナルディレイ１ビット信号ＳAか
らΣΔ変調器出力ＳBに切り換える。
【０１７２】このとき、ΣΔ変調器１５１には、振幅制
御器１０４内の図２６に示す係数発生器１２２の係数を
１として得られた振幅制御器出力ＳKと、振幅制御器１
１０内の係数発生器１２４の係数を０として得られた振
幅制御器出力ＳVとの加算器１４４での加算信号ＳXが減
算器１４５を通して入力される。
御器１０４内の図２６に示す係数発生器１２２の係数を
１として得られた振幅制御器出力ＳKと、振幅制御器１
１０内の係数発生器１２４の係数を０として得られた振
幅制御器出力ＳVとの加算器１４４での加算信号ＳXが減
算器１４５を通して入力される。
【０１７３】続いて、切り換え制御器１５４は、振幅制
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
【０１７４】そして、クロスフェード処理により振幅制
御器１０４及び振幅制御器１１０の出力が０及び１（最
大振幅レベル）になった後のポイントで、切り換え制御
器１５４内の減算値検出タイミング発生器１５５は、減
算値検出タイミング信号を発生する。この減算値検出タ
イミング信号に応じて減算値制御ゲート１４７は、剰余
値検出器１４９からの剰余値Ｓβを取り込む。
御器１０４及び振幅制御器１１０の出力が０及び１（最
大振幅レベル）になった後のポイントで、切り換え制御
器１５４内の減算値検出タイミング発生器１５５は、減
算値検出タイミング信号を発生する。この減算値検出タ
イミング信号に応じて減算値制御ゲート１４７は、剰余
値検出器１４９からの剰余値Ｓβを取り込む。
【０１７５】減算値制御ゲート１４７は、上記剰余値Ｓ
βを上記減算値検出タイミング信号に応じて取り込み、
減算器１４５で、加算信号ＳXから徐々に減算する。
βを上記減算値検出タイミング信号に応じて取り込み、
減算器１４５で、加算信号ＳXから徐々に減算する。
【０１７６】そして、切り換え制御器１５４は所定サン
プルディレイ後のパターン一致処理を経て、ΣΔ変調器
出力ＳBから第２系統のオリジナル１ビットディレイ信
号ＳCへの切り換え制御を行う。
プルディレイ後のパターン一致処理を経て、ΣΔ変調器
出力ＳBから第２系統のオリジナル１ビットディレイ信
号ＳCへの切り換え制御を行う。
【０１７７】このため、第１２の実施形態となるディジ
タル信号処理装置の出力端子から導出される１ビット出
力信号をローパスフィルタを通して、アナログオーディ
オ信号に戻すと、第１系統のオリジナルオーディオ信号
から第２系統のオリジナルオーディオ信号への、ノイズ
の発生を抑えたクロスフェード処理が実現できる。
タル信号処理装置の出力端子から導出される１ビット出
力信号をローパスフィルタを通して、アナログオーディ
オ信号に戻すと、第１系統のオリジナルオーディオ信号
から第２系統のオリジナルオーディオ信号への、ノイズ
の発生を抑えたクロスフェード処理が実現できる。
【０１７８】次に、第１３の実施形態について図３５及
び図３６を参照しながら説明する。この第１３の実施形
態も、２系統のΣΔ変調処理により得られた入力信号で
ある２系統のΣΔ変調信号と、これらの入力信号により
得られる再ΣΔ変調信号とを切り換え手段である切り換
えスイッチにより切り換える図３５に示すようなディジ
タル信号処理装置であり、クロスフェード処理を行う。
び図３６を参照しながら説明する。この第１３の実施形
態も、２系統のΣΔ変調処理により得られた入力信号で
ある２系統のΣΔ変調信号と、これらの入力信号により
得られる再ΣΔ変調信号とを切り換え手段である切り換
えスイッチにより切り換える図３５に示すようなディジ
タル信号処理装置であり、クロスフェード処理を行う。
【０１７９】この第１３の実施形態となるディジタル信
号処理装置は、図２５に示した上記第８の実施形態のデ
ィジタル信号処理装置１００の振幅制御出力調整器１０
５を振幅制御出力調整器１５８としている点が異なり、
他の各部は同じである。
号処理装置は、図２５に示した上記第８の実施形態のデ
ィジタル信号処理装置１００の振幅制御出力調整器１０
５を振幅制御出力調整器１５８としている点が異なり、
他の各部は同じである。
【０１８０】振幅制御出力調整器１５８は、ΣΔ変調器
１５１内第１積分器１５３の積分値Ｓαに最大振幅レベ
ル発生器１６２からの正の最大振幅レベルを加算する加
算器１６３と、この加算器１６３の加算出力の最大振幅
レベル幅（上記最大振幅レベルの２倍となる）に対する
剰余値を検出する剰余値検出器１６４と、この剰余値検
出器１６４で検出された剰余値から正の最大振幅レベル
を減算する減算器１６５と、加算器１５９から出力され
る最大振幅レベル信号より加減算器１６０を使って徐々
に上記減算器１６５の減算出力（以下、加算剰余値減算
結果という。）Ｓβを減算する減算値制御ゲート１６６
とを備えてなる。ここで、加算器１６３と剰余値検出器
１６４と減算器１６５と減算値制御ゲート１６６及び最
大振幅レベル発生器１６２は、減算値演算制御器１６１
を構成する。
１５１内第１積分器１５３の積分値Ｓαに最大振幅レベ
ル発生器１６２からの正の最大振幅レベルを加算する加
算器１６３と、この加算器１６３の加算出力の最大振幅
レベル幅（上記最大振幅レベルの２倍となる）に対する
剰余値を検出する剰余値検出器１６４と、この剰余値検
出器１６４で検出された剰余値から正の最大振幅レベル
を減算する減算器１６５と、加算器１５９から出力され
る最大振幅レベル信号より加減算器１６０を使って徐々
に上記減算器１６５の減算出力（以下、加算剰余値減算
結果という。）Ｓβを減算する減算値制御ゲート１６６
とを備えてなる。ここで、加算器１６３と剰余値検出器
１６４と減算器１６５と減算値制御ゲート１６６及び最
大振幅レベル発生器１６２は、減算値演算制御器１６１
を構成する。
【０１８１】この第１３の実施形態となるディジタル信
号処理装置の動作を図３６を参照しながら以下に説明す
る。図３６は上記積分値Ｓαと、減算器１６５の加算剰
余値減算結果Ｓβの信号例を２進数演算の場合について
示した図である。
号処理装置の動作を図３６を参照しながら以下に説明す
る。図３６は上記積分値Ｓαと、減算器１６５の加算剰
余値減算結果Ｓβの信号例を２進数演算の場合について
示した図である。
【０１８２】先ず、切り換え制御器１５４は、制御信号
入力端子１２０を介してクロスフェード処理信号ＳHを
受け取ると、パターン一致検出器１１６でのパターン一
致処理を待って、切り換えスイッチ１１７にスイッチ切
り換え信号ＳEを供給し、上記一（第１系統）のオリジ
ナルディレイ１ビット信号ＳAからΣΔ変調器出力ＳBに
切り換える。
入力端子１２０を介してクロスフェード処理信号ＳHを
受け取ると、パターン一致検出器１１６でのパターン一
致処理を待って、切り換えスイッチ１１７にスイッチ切
り換え信号ＳEを供給し、上記一（第１系統）のオリジ
ナルディレイ１ビット信号ＳAからΣΔ変調器出力ＳBに
切り換える。
【０１８３】このとき、ΣΔ変調器１５１には、振幅制
御器１０４内の図２６に示す係数発生器１２２の係数を
１として得られた振幅制御器出力ＳKと、振幅制御器１
１０内の係数発生器１２４の係数を０として得られた振
幅制御器出力ＳVとの加算器１５９での加算信号ＳXが減
算器１６０を通して入力される。
御器１０４内の図２６に示す係数発生器１２２の係数を
１として得られた振幅制御器出力ＳKと、振幅制御器１
１０内の係数発生器１２４の係数を０として得られた振
幅制御器出力ＳVとの加算器１５９での加算信号ＳXが減
算器１６０を通して入力される。
【０１８４】続いて、切り換え制御器１５４は、振幅制
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
【０１８５】そして、クロスフェード処理により振幅制
御器１０４及び振幅制御器１１０の出力が０及び１（最
大振幅レベル）になった後のポイントで、切り換え制御
器１５４内の減算値検出タイミング発生器１５５は、減
算値検出タイミング信号を発生する。この減算値検出タ
イミング信号に応じて減算値制御ゲート１６６は、減算
器１６５からの加算剰余値減算結果Ｓβを取り込む。
御器１０４及び振幅制御器１１０の出力が０及び１（最
大振幅レベル）になった後のポイントで、切り換え制御
器１５４内の減算値検出タイミング発生器１５５は、減
算値検出タイミング信号を発生する。この減算値検出タ
イミング信号に応じて減算値制御ゲート１６６は、減算
器１６５からの加算剰余値減算結果Ｓβを取り込む。
【０１８６】この加算剰余値減算結果Ｓβについて以下
に説明する。ΣΔ変調器１５１の第１積分器１５３は、
図３６に示すような積分値Ｓαを出力する。ここで、最
大振幅レベル幅を２のべき乗である１０００（バイナリ
ー）とすると、下位３ビットを検出して２の補数形式と
して認識することにより、この検出値がそのまま正の最
大振幅レベルを加算した値の最大振幅レベル幅に対する
剰余値から正の最大振幅レベルを減算した加算剰余値減
算結果Ｓβとなる。
に説明する。ΣΔ変調器１５１の第１積分器１５３は、
図３６に示すような積分値Ｓαを出力する。ここで、最
大振幅レベル幅を２のべき乗である１０００（バイナリ
ー）とすると、下位３ビットを検出して２の補数形式と
して認識することにより、この検出値がそのまま正の最
大振幅レベルを加算した値の最大振幅レベル幅に対する
剰余値から正の最大振幅レベルを減算した加算剰余値減
算結果Ｓβとなる。
【０１８７】第１積分器１５３の出力である積分値Ｓα
に加算器１６３で正の最大振幅レベルを加算し、この加
算出力の最大振幅レベル幅に対する剰余値を剰余値検出
器１６４で検出し、この剰余値から減算器１６５で最大
振幅レベルを減算することにより、加算剰余値減算結果
Ｓβが得られる。この加算剰余値減算結果Ｓβは、積分
値Ｓαの下位３ビットとなっている。
に加算器１６３で正の最大振幅レベルを加算し、この加
算出力の最大振幅レベル幅に対する剰余値を剰余値検出
器１６４で検出し、この剰余値から減算器１６５で最大
振幅レベルを減算することにより、加算剰余値減算結果
Ｓβが得られる。この加算剰余値減算結果Ｓβは、積分
値Ｓαの下位３ビットとなっている。
【０１８８】減算値制御ゲート１６６は、上記加算剰余
値減算結果Ｓβを上記減算値検出タイミング信号に応じ
て取り込み、減算器１６０で、加算信号ＳXから徐々に
減算する。
値減算結果Ｓβを上記減算値検出タイミング信号に応じ
て取り込み、減算器１６０で、加算信号ＳXから徐々に
減算する。
【０１８９】そして、切り換え制御器１５４は所定サン
プルディレイ後のパターン一致処理を経て、ΣΔ変調器
出力ＳBから第２系統のオリジナル１ビットディレイ信
号ＳCへの切り換え制御を行う。
プルディレイ後のパターン一致処理を経て、ΣΔ変調器
出力ＳBから第２系統のオリジナル１ビットディレイ信
号ＳCへの切り換え制御を行う。
【０１９０】このため、第１３の実施形態となるディジ
タル信号処理装置の出力端子から導出される１ビット出
力信号をローパスフィルタを通して、アナログオーディ
オ信号に戻すと、第１系統のオリジナルオーディオ信号
から第２系統のオリジナルオーディオ信号への、ノイズ
の発生を抑えたクロスフェード処理が実現できる。
タル信号処理装置の出力端子から導出される１ビット出
力信号をローパスフィルタを通して、アナログオーディ
オ信号に戻すと、第１系統のオリジナルオーディオ信号
から第２系統のオリジナルオーディオ信号への、ノイズ
の発生を抑えたクロスフェード処理が実現できる。
【０１９１】なお、減算値制御ゲート１６６に取り込む
値として、剰余値から最大振幅レベルを減算した加算剰
余値減算結果Ｓβを用いることにより、０への収束時間
を半分にし、よりスムーズな切り換えを実現できる。
値として、剰余値から最大振幅レベルを減算した加算剰
余値減算結果Ｓβを用いることにより、０への収束時間
を半分にし、よりスムーズな切り換えを実現できる。
【０１９２】次に上記第１２の実施形態のディジタル信
号処理装置内ΣΔ変調器１５１の第１積分器１５３を図
１７に示すリミッタ付第１積分器５１とした場合につい
て、第１４の実施の形態として図３７、及び図３８を参
照しながら説明する。この第１４の実施形態も、２系統
のΣΔ変調処理により得られた入力信号である２系統の
ΣΔ変調信号と、これらの入力信号により得られる再Σ
Δ変調信号とを切り換え手段である切り換えスイッチ１
１７により切り換えるディジタル信号処理装置でありク
ロスフェード処理を行うが、ΣΔ変調器１５１の発散を
防止するためにリミッタ付第１積分器５１を設けてい
る。
号処理装置内ΣΔ変調器１５１の第１積分器１５３を図
１７に示すリミッタ付第１積分器５１とした場合につい
て、第１４の実施の形態として図３７、及び図３８を参
照しながら説明する。この第１４の実施形態も、２系統
のΣΔ変調処理により得られた入力信号である２系統の
ΣΔ変調信号と、これらの入力信号により得られる再Σ
Δ変調信号とを切り換え手段である切り換えスイッチ１
１７により切り換えるディジタル信号処理装置でありク
ロスフェード処理を行うが、ΣΔ変調器１５１の発散を
防止するためにリミッタ付第１積分器５１を設けてい
る。
【０１９３】リミッタ付第１積分器５１で制限された積
分値Ｓαは、図３４に示す減算値演算制御器１４６内の
剰余値検出器１４９に供給される。
分値Ｓαは、図３４に示す減算値演算制御器１４６内の
剰余値検出器１４９に供給される。
【０１９４】この第１４の実施形態となるディジタル信
号処理装置の動作について図３７を参照しながら以下に
説明する。図３４に示す切り換え制御器１５４は、切り
換え制御端子１２０を介してクロスフェード処理信号Ｓ
Hを受け取ると、パターン一致検出器１１６でのパター
ン一致処理を待って、切り換えスイッチ１１７にスイッ
チ切り換え信号ＳEを供給する。すると、切り換えスイ
ッチ１１７は、上記一（第１系統）のオリジナルディレ
イ１ビット信号ＳAからΣΔ変調器出力ＳBに切り換え
る。ここで、このパターン一致処理の前に、このディジ
タル信号処理装置は、上記オリジナルディレイ１ビット
信号選択期間中の、リミッタ付第１積分器５１のリミッ
ト積分値Ｓαの最大振幅レベル幅に対する剰余値Ｓβを
減算値制御ゲート１４７により減算器１４５を使って最
大振幅レベル信号より徐々に減算する。
号処理装置の動作について図３７を参照しながら以下に
説明する。図３４に示す切り換え制御器１５４は、切り
換え制御端子１２０を介してクロスフェード処理信号Ｓ
Hを受け取ると、パターン一致検出器１１６でのパター
ン一致処理を待って、切り換えスイッチ１１７にスイッ
チ切り換え信号ＳEを供給する。すると、切り換えスイ
ッチ１１７は、上記一（第１系統）のオリジナルディレ
イ１ビット信号ＳAからΣΔ変調器出力ＳBに切り換え
る。ここで、このパターン一致処理の前に、このディジ
タル信号処理装置は、上記オリジナルディレイ１ビット
信号選択期間中の、リミッタ付第１積分器５１のリミッ
ト積分値Ｓαの最大振幅レベル幅に対する剰余値Ｓβを
減算値制御ゲート１４７により減算器１４５を使って最
大振幅レベル信号より徐々に減算する。
【０１９５】その後、ΣΔ変調器１５１には、振幅制御
器１０４内の図２６に示す係数発生器１２２の係数を１
として得られた振幅制御器出力ＳKと、振幅制御器１１
０内の係数発生器１２４の係数を０として得られた振幅
制御器出力ＳVとの加算器１４４での加算信号ＳXが減算
器１４５を通して入力される。
器１０４内の図２６に示す係数発生器１２２の係数を１
として得られた振幅制御器出力ＳKと、振幅制御器１１
０内の係数発生器１２４の係数を０として得られた振幅
制御器出力ＳVとの加算器１４４での加算信号ＳXが減算
器１４５を通して入力される。
【０１９６】続いて、切り換え制御器１５４は、振幅制
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
【０１９７】そして、クロスフェード処理により振幅制
御器１０４及び振幅制御器１１０の出力が０及び１（最
大振幅レベル）になった後のポイントで、切り換え制御
器１５４内の減算値検出タイミング発生器１５５は、減
算値検出タイミング信号を発生する。この減算値検出タ
イミング信号に応じて減算値制御ゲート１４７は、剰余
値検出器１４９からの剰余値Ｓβを取り込む。
御器１０４及び振幅制御器１１０の出力が０及び１（最
大振幅レベル）になった後のポイントで、切り換え制御
器１５４内の減算値検出タイミング発生器１５５は、減
算値検出タイミング信号を発生する。この減算値検出タ
イミング信号に応じて減算値制御ゲート１４７は、剰余
値検出器１４９からの剰余値Ｓβを取り込む。
【０１９８】減算値制御ゲート１４７は、上記剰余値Ｓ
βを上記減算値検出タイミング信号に応じて取り込み、
減算器１４５で、加算信号ＳXから徐々に減算する。
βを上記減算値検出タイミング信号に応じて取り込み、
減算器１４５で、加算信号ＳXから徐々に減算する。
【０１９９】そして、切り換え制御器１５４は所定サン
プルディレイ後のパターン一致処理を経て、ΣΔ変調器
出力ＳBから第２系統のオリジナル１ビットディレイ信
号ＳCへの切り換え制御を行う。
プルディレイ後のパターン一致処理を経て、ΣΔ変調器
出力ＳBから第２系統のオリジナル１ビットディレイ信
号ＳCへの切り換え制御を行う。
【０２００】このため、第１４の実施形態となるディジ
タル信号処理装置の出力端子から導出される１ビット出
力信号をローパスフィルタを通して、アナログオーディ
オ信号に戻すと、リミッタ動作時にも第１系統のオリジ
ナルオーディオ信号から第２系統のオリジナルオーディ
オ信号への、ノイズの発生を抑えたクロスフェード処理
が実現できる。
タル信号処理装置の出力端子から導出される１ビット出
力信号をローパスフィルタを通して、アナログオーディ
オ信号に戻すと、リミッタ動作時にも第１系統のオリジ
ナルオーディオ信号から第２系統のオリジナルオーディ
オ信号への、ノイズの発生を抑えたクロスフェード処理
が実現できる。
【０２０１】また、この第１４の実施形態となるディジ
タル信号処理装置の変形例を説明しておく。この変形例
は、ΣΔ変調器１５１のリミッタ付第１積分器５１のリ
ミット値を最大振幅レベル幅の例えば４倍としたディジ
タル信号処理装置である。図１７、図３４の各部をその
まま用いることができる。ここでは上記各部の説明を省
略する。
タル信号処理装置の変形例を説明しておく。この変形例
は、ΣΔ変調器１５１のリミッタ付第１積分器５１のリ
ミット値を最大振幅レベル幅の例えば４倍としたディジ
タル信号処理装置である。図１７、図３４の各部をその
まま用いることができる。ここでは上記各部の説明を省
略する。
【０２０２】すなわち、第１４の実施形態の変形例とな
るディジタル信号処理装置は、ΣΔ変調器１５１の第１
積分器の積分値を最大振幅レベル幅の整数倍、例えば４
倍のリミット値で制限するリミッタ付第１積分器５１を
設けてなる。
るディジタル信号処理装置は、ΣΔ変調器１５１の第１
積分器の積分値を最大振幅レベル幅の整数倍、例えば４
倍のリミット値で制限するリミッタ付第１積分器５１を
設けてなる。
【０２０３】この変形例となるディジタル信号処理装置
の動作について図３８を参照しながら説明する。
の動作について図３８を参照しながら説明する。
【０２０４】最大振幅レベル幅を０１０００（バイナ
リ）とすると、リミッタ付第１積分器５１のリミット値
は０１０００００と１１０００００となる。これにより
リミッタ付第１積分器５１動作時の最大振幅レベル幅に
対する剰余値が０に確定するため、この変形例となるデ
ィジタル信号処理装置では、第１４の実施形態のディジ
タル信号処理装置で必要とされた再ΣΔ変調した１ビッ
ト信号への切り換え制御の前の減算制御ゲート１４７に
よる最大振幅レベルからの剰余値の減算を不要として、
リミッタ動作時にも第１系統のオリジナルオーディオ信
号から第２系統のオリジナルオーディオ信号への、ノイ
ズの発生を抑えたクロスフェード処理が実現できる。
リ）とすると、リミッタ付第１積分器５１のリミット値
は０１０００００と１１０００００となる。これにより
リミッタ付第１積分器５１動作時の最大振幅レベル幅に
対する剰余値が０に確定するため、この変形例となるデ
ィジタル信号処理装置では、第１４の実施形態のディジ
タル信号処理装置で必要とされた再ΣΔ変調した１ビッ
ト信号への切り換え制御の前の減算制御ゲート１４７に
よる最大振幅レベルからの剰余値の減算を不要として、
リミッタ動作時にも第１系統のオリジナルオーディオ信
号から第２系統のオリジナルオーディオ信号への、ノイ
ズの発生を抑えたクロスフェード処理が実現できる。
【０２０５】次に、上記第１３の実施形態のディジタル
信号処理装置内ΣΔ変調器１５１の第１積分器１５３を
図１７に示すリミッタ付第１積分器５１とした場合につ
いて、第１５の実施形態として説明する。この第１５の
実施形態も、２系統のΣΔ変調処理により得られた入力
信号である２系統のΣΔ変調信号と、これらの入力信号
により得られる再ΣΔ変調信号とを切り換え手段である
切り換えスイッチ１１７により切り換えるディジタル信
号処理装置でありクロスフェード処理を行うが、ΣΔ変
調器１５１の発散を防止するためリミッタ付第１積分器
５１を設けてなる。
信号処理装置内ΣΔ変調器１５１の第１積分器１５３を
図１７に示すリミッタ付第１積分器５１とした場合につ
いて、第１５の実施形態として説明する。この第１５の
実施形態も、２系統のΣΔ変調処理により得られた入力
信号である２系統のΣΔ変調信号と、これらの入力信号
により得られる再ΣΔ変調信号とを切り換え手段である
切り換えスイッチ１１７により切り換えるディジタル信
号処理装置でありクロスフェード処理を行うが、ΣΔ変
調器１５１の発散を防止するためリミッタ付第１積分器
５１を設けてなる。
【０２０６】リミッタ付第１積分器５１で制限された積
分器Ｓαは、図３５に示す振幅制御出力調整器１５８内
の加算器１６３に供給される。
分器Ｓαは、図３５に示す振幅制御出力調整器１５８内
の加算器１６３に供給される。
【０２０７】切り換え制御器１５４は、制御信号入力端
子１２０を介してクロスフェード処理信号ＳHを受け取
ると、パターン一致検出器１１６でのパターン一致処理
を待って、切り換えスイッチ１１７にスイッチ切り換え
信号ＳEを供給する。すると、切り換えスイッチ１１７
は、上記一（第１系統）のオリジナルディレイ１ビット
信号ＳAからΣΔ変調器出力ＳBに切り換える。ここで、
このパターン一致処理の前に、このディジタル信号処理
装置は、上記オリジナルディレイ１ビット信号選択期間
中の、上記加算剰余値減算結果Ｓβを、ΣΔ変調器１５
１に入力する最大振幅レベル信号より減算器１６０を使
って減算値制御ゲート１６６にて制御しながら徐々に減
算する。
子１２０を介してクロスフェード処理信号ＳHを受け取
ると、パターン一致検出器１１６でのパターン一致処理
を待って、切り換えスイッチ１１７にスイッチ切り換え
信号ＳEを供給する。すると、切り換えスイッチ１１７
は、上記一（第１系統）のオリジナルディレイ１ビット
信号ＳAからΣΔ変調器出力ＳBに切り換える。ここで、
このパターン一致処理の前に、このディジタル信号処理
装置は、上記オリジナルディレイ１ビット信号選択期間
中の、上記加算剰余値減算結果Ｓβを、ΣΔ変調器１５
１に入力する最大振幅レベル信号より減算器１６０を使
って減算値制御ゲート１６６にて制御しながら徐々に減
算する。
【０２０８】この加算剰余値減算結果Ｓβは、リミッタ
付第１積分器５１のリミッタ積分値Ｓαに加算器１６３
で正の最大振幅レベルを加算して得られた加算信号の最
大振幅レベル幅に対する剰余値を剰余値検出器１６４で
検出し、この剰余値から減算器１６５で最大信号レベル
を減算して得られる。
付第１積分器５１のリミッタ積分値Ｓαに加算器１６３
で正の最大振幅レベルを加算して得られた加算信号の最
大振幅レベル幅に対する剰余値を剰余値検出器１６４で
検出し、この剰余値から減算器１６５で最大信号レベル
を減算して得られる。
【０２０９】その後、ΣΔ変調器１５１には、振幅制御
器１０４内の図２６に示す係数発生器１２２の係数を１
として得られた振幅制御器出力ＳKと、振幅制御器１１
０内の係数発生器１２４の係数を０として得られた振幅
制御器出力ＳVとの加算器１５９での加算信号ＳXが減算
器１６０を通して入力される。
器１０４内の図２６に示す係数発生器１２２の係数を１
として得られた振幅制御器出力ＳKと、振幅制御器１１
０内の係数発生器１２４の係数を０として得られた振幅
制御器出力ＳVとの加算器１５９での加算信号ＳXが減算
器１６０を通して入力される。
【０２１０】続いて、切り換え制御器１５４は、振幅制
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
【０２１１】そして、クロスフェード処理により振幅制
御器１０４及び振幅制御器１１０の出力が０及び１（最
大振幅レベル）になった後のポイントで、切り換え制御
器１５４内の減算値検出タイミング発生器１５５は、減
算値検出タイミング信号を発生する。この減算値検出タ
イミング信号に応じて減算値制御ゲート１６６は、上記
加算剰余値減算結果Ｓβを取り込む。
御器１０４及び振幅制御器１１０の出力が０及び１（最
大振幅レベル）になった後のポイントで、切り換え制御
器１５４内の減算値検出タイミング発生器１５５は、減
算値検出タイミング信号を発生する。この減算値検出タ
イミング信号に応じて減算値制御ゲート１６６は、上記
加算剰余値減算結果Ｓβを取り込む。
【０２１２】減算値制御ゲート１６６は、上記加算剰余
値減算結果Ｓβを上記減算値検出タイミング信号に応じ
て取り込み、減算器１６０で、加算信号ＳXから徐々に
減算する。
値減算結果Ｓβを上記減算値検出タイミング信号に応じ
て取り込み、減算器１６０で、加算信号ＳXから徐々に
減算する。
【０２１３】そして、切り換え制御器１５４は所定サン
プルディレイ後のパターン一致処理を経て、ΣΔ変調器
出力ＳBから第２系統のオリジナル１ビットディレイ信
号ＳCへの切り換え制御を行う。
プルディレイ後のパターン一致処理を経て、ΣΔ変調器
出力ＳBから第２系統のオリジナル１ビットディレイ信
号ＳCへの切り換え制御を行う。
【０２１４】このため、この第１５の実施形態となるデ
ィジタル信号処理装置の出力端子から導出される１ビッ
ト出力信号をローパスフィルタを通して、アナログオー
ディオ信号に戻すと、リミット動作中でも第１系統のオ
リジナルオーディオ信号から第２系統のオリジナルオー
ディオ信号への、ノイズの発生を抑えたクロスフェード
処理が実現できる。
ィジタル信号処理装置の出力端子から導出される１ビッ
ト出力信号をローパスフィルタを通して、アナログオー
ディオ信号に戻すと、リミット動作中でも第１系統のオ
リジナルオーディオ信号から第２系統のオリジナルオー
ディオ信号への、ノイズの発生を抑えたクロスフェード
処理が実現できる。
【０２１５】なお、減算値制御ゲート１５１に取り込む
値として、剰余値から正の最大振幅レベルを減算した加
算剰余値減算結果Ｓβを用いることにより、０への収束
時間を半分にし、よりスムーズな切り換えを実現でき
る。
値として、剰余値から正の最大振幅レベルを減算した加
算剰余値減算結果Ｓβを用いることにより、０への収束
時間を半分にし、よりスムーズな切り換えを実現でき
る。
【０２１６】また、この第１５の実施形態となるディジ
タル信号処理装置でも、リミッタ付第１積分器５１のリ
ミット値を最大振幅レベル幅の整数倍、例えば４倍とす
ることにより、再ΣΔ変調した１ビット信号への切り換
え制御の前の減算制御ゲート１６６による最大振幅レベ
ルからの上記加算剰余値減算結果Ｓβの減算を不要とし
て、リミッタ動作時にも第１系統のオリジナルオーディ
オ信号から第２系統のオリジナルオーディオ信号への、
ノイズの発生を抑えたクロスフェード処理が実現でき
る。
タル信号処理装置でも、リミッタ付第１積分器５１のリ
ミット値を最大振幅レベル幅の整数倍、例えば４倍とす
ることにより、再ΣΔ変調した１ビット信号への切り換
え制御の前の減算制御ゲート１６６による最大振幅レベ
ルからの上記加算剰余値減算結果Ｓβの減算を不要とし
て、リミッタ動作時にも第１系統のオリジナルオーディ
オ信号から第２系統のオリジナルオーディオ信号への、
ノイズの発生を抑えたクロスフェード処理が実現でき
る。
【０２１７】次に、第１６の実施形態について図３９、
及び図４０を用いて説明する。この第１６の実施の形態
は、２系統のΣΔ変調信号の切り換え装置である第８の
実施形態の図２５における振幅制御出力調整器内の減算
値演算制御器の構成法として、内部に剰余値検出器を持
つような構成である。
及び図４０を用いて説明する。この第１６の実施の形態
は、２系統のΣΔ変調信号の切り換え装置である第８の
実施形態の図２５における振幅制御出力調整器内の減算
値演算制御器の構成法として、内部に剰余値検出器を持
つような構成である。
【０２１８】第１２の実施形態、第１３の実施形態、第
１４の実施形態、及び第１５の実施形態において、各デ
ィジタル信号処理装置の各ΣΔ変調器内における積分器
の積分値の減算制御として、第１積分器の積分値のみを
用いるのでなく、第２積分器以降の積分値を用いた場合
の装置である。
１４の実施形態、及び第１５の実施形態において、各デ
ィジタル信号処理装置の各ΣΔ変調器内における積分器
の積分値の減算制御として、第１積分器の積分値のみを
用いるのでなく、第２積分器以降の積分値を用いた場合
の装置である。
【０２１９】図３９は第２積分器以降についても減算値
演算制御処理を行う装置の一例である。第２減算値演算
制御器１７２、・・・第５減算値演算制御器１７５から
戻される制御出力は、２段目以降で積分器の前に設けら
れた各加算器１３、・・・加算器２２に戻される。その
際、各積分器での減算値演算制御処理は、初段の第１減
算値演算制御器１７１による減算処理が完全に終了した
後に、順番に行われる。これは切り換え制御器１５４が
各減算値演算制御器１７１、１７２・・・１７５に図４
０に示すようなタイミングでパルス状の減算値演算制御
信号を供給することで実現される。
演算制御処理を行う装置の一例である。第２減算値演算
制御器１７２、・・・第５減算値演算制御器１７５から
戻される制御出力は、２段目以降で積分器の前に設けら
れた各加算器１３、・・・加算器２２に戻される。その
際、各積分器での減算値演算制御処理は、初段の第１減
算値演算制御器１７１による減算処理が完全に終了した
後に、順番に行われる。これは切り換え制御器１５４が
各減算値演算制御器１７１、１７２・・・１７５に図４
０に示すようなタイミングでパルス状の減算値演算制御
信号を供給することで実現される。
【０２２０】さらに各段の減算値演算制御器内剰余値検
出器での剰余値検出基準値は、前段の剰余値検出基準値
に対して、前段係数乗算器のゲイン倍となる。例えば、
図３９に示したような構成の場合、第２減算値演算制御
器１７２内剰余値検出器の剰余値検出基準値は初段剰余
値検出基準値の１／１６であり、３段目の剰余値検出基
準値は、初段の剰余値検出基準値に対して、１／１２８
（＝（１／１６）×（１／８））となる。
出器での剰余値検出基準値は、前段の剰余値検出基準値
に対して、前段係数乗算器のゲイン倍となる。例えば、
図３９に示したような構成の場合、第２減算値演算制御
器１７２内剰余値検出器の剰余値検出基準値は初段剰余
値検出基準値の１／１６であり、３段目の剰余値検出基
準値は、初段の剰余値検出基準値に対して、１／１２８
（＝（１／１６）×（１／８））となる。
【０２２１】さらにまた上記図３９に示すΣΔ変調装置
を用いることにより２段目以後の積分器に対してもリミ
ッタ付積分器を設け同様の減算処理によりリミッタ時の
処理が可能となる。さらにここですべての積分器のリミ
ット値を最大振幅レベル幅の整数倍とすることにより減
算処理を不要とするリミッタ処理を実現できる。なおこ
の場合は第１０、１１の実施形態にも適用可能である。
を用いることにより２段目以後の積分器に対してもリミ
ッタ付積分器を設け同様の減算処理によりリミッタ時の
処理が可能となる。さらにここですべての積分器のリミ
ット値を最大振幅レベル幅の整数倍とすることにより減
算処理を不要とするリミッタ処理を実現できる。なおこ
の場合は第１０、１１の実施形態にも適用可能である。
【０２２２】次に、第１７の実施形態について図４１を
参照しながら説明する。この第１７の実施形態は２系統
のΣΔ変調処理により得られた２系統のΣΔ変調信号Ｓ
A、ＳCと、これら２系統のΣΔ変調信号ＳA、ＳCを振幅
制御した信号ＳXを局部帰還ループを持つ上記図２２に
示すような局部帰還ループ付ΣΔ変調器６７で再ΣΔ変
調した１ビット信号ＳBとを切り換えるディジタル信号
処理装置１２５である。基本的な構成は上記第８の実施
形態である図２５に示したディジタル信号処理装置１０
０と同じであるがΣΔ変調器の構成とその周辺を図４１
に示すようにしている。
参照しながら説明する。この第１７の実施形態は２系統
のΣΔ変調処理により得られた２系統のΣΔ変調信号Ｓ
A、ＳCと、これら２系統のΣΔ変調信号ＳA、ＳCを振幅
制御した信号ＳXを局部帰還ループを持つ上記図２２に
示すような局部帰還ループ付ΣΔ変調器６７で再ΣΔ変
調した１ビット信号ＳBとを切り換えるディジタル信号
処理装置１２５である。基本的な構成は上記第８の実施
形態である図２５に示したディジタル信号処理装置１０
０と同じであるがΣΔ変調器の構成とその周辺を図４１
に示すようにしている。
【０２２３】すなわち、このディジタル信号処理装置１
２５は、二つのディレイライン１０２及び１０８と、二
つのビット長変換器１０３及び１０９と、二つの振幅制
御器１０４及び１１０と、振幅制御出力調整器１０５
と、局部帰還ループ付ΣΔ変調器６７と、切り換えスイ
ッチ１１７と、切り換え制御器７２と、上記各積分器に
対する減算値演算制御器６８、６９と、パターン一致検
出器１１６と、局部帰還ループ制御器７１とを備えてな
る。
２５は、二つのディレイライン１０２及び１０８と、二
つのビット長変換器１０３及び１０９と、二つの振幅制
御器１０４及び１１０と、振幅制御出力調整器１０５
と、局部帰還ループ付ΣΔ変調器６７と、切り換えスイ
ッチ１１７と、切り換え制御器７２と、上記各積分器に
対する減算値演算制御器６８、６９と、パターン一致検
出器１１６と、局部帰還ループ制御器７１とを備えてな
る。
【０２２４】また、局部帰還ループ付ΣΔ変調器６７と
振幅制御出力調整器内減算値演算制御器周辺の構成を図
４２、図４３、図４４に示すディジタル信号処理装置１
７３、１７４及び１７５内の局部帰還ループ付ΣΔ変調
器６７と振幅制御出力調整器１０５、１４３、１７６の
周辺構成としてもよい。この局部帰還ループ付ΣΔ変調
器内には局部帰還ループを開閉するスイッチ７８が備え
られている。
振幅制御出力調整器内減算値演算制御器周辺の構成を図
４２、図４３、図４４に示すディジタル信号処理装置１
７３、１７４及び１７５内の局部帰還ループ付ΣΔ変調
器６７と振幅制御出力調整器１０５、１４３、１７６の
周辺構成としてもよい。この局部帰還ループ付ΣΔ変調
器内には局部帰還ループを開閉するスイッチ７８が備え
られている。
【０２２５】まず、ディジタル信号処理装置１２５の動
作について図４５のタイミングチャートを参照しながら
以下に説明する。
作について図４５のタイミングチャートを参照しながら
以下に説明する。
【０２２６】ディレイライン１０２からのオリジナルデ
ィレイ１ビット信号ＳAが切り換えスイッチ１１７によ
り選択されている間、局部帰還ループ制御器７１は局部
帰還ループ付ΣΔ変調器６７の局部帰還ループをスイッ
チ７８をオフとして開放し、局部帰還を行わせない。ク
ロスフェード操作のため、オリジナル１ビット信号ＳA
からＳCへの切り換え要求信号ＳHを受け取ると、切り換
え制御器７２はパターン一致検出器１１６でのパターン
一致検出の後、スイッチ制御信号ＳEを受け、切り換え
スイッチ１１７によりオリジナル１ビット信号ＳAより
局部帰還ループ付ΣΔ変調信号ＳBへ切り換える。
ィレイ１ビット信号ＳAが切り換えスイッチ１１７によ
り選択されている間、局部帰還ループ制御器７１は局部
帰還ループ付ΣΔ変調器６７の局部帰還ループをスイッ
チ７８をオフとして開放し、局部帰還を行わせない。ク
ロスフェード操作のため、オリジナル１ビット信号ＳA
からＳCへの切り換え要求信号ＳHを受け取ると、切り換
え制御器７２はパターン一致検出器１１６でのパターン
一致検出の後、スイッチ制御信号ＳEを受け、切り換え
スイッチ１１７によりオリジナル１ビット信号ＳAより
局部帰還ループ付ΣΔ変調信号ＳBへ切り換える。
【０２２７】これを受け、局部帰還ループ制御器７１
は、スイッチ７８をオンにし、局部帰還ループ付ΣΔ変
調器６７の局部帰還ループを接続し、局部帰還をアクテ
ィブにする。その後、振幅制御器１０４及び１１０での
振幅操作を経て、それぞれのゲインが０及び１に致った
後、再ΣΔ変調信号ＳBからオリジナル１ビット信号ＳC
への切り換え要求を受け、局部帰還ループ制御器７１は
局部帰還ループ制御信号をスイッチ７８をオフとして、
局部帰還ループ付ΣΔ変調器６７の局部帰還ループを開
放し、局部帰還を停止する。
は、スイッチ７８をオンにし、局部帰還ループ付ΣΔ変
調器６７の局部帰還ループを接続し、局部帰還をアクテ
ィブにする。その後、振幅制御器１０４及び１１０での
振幅操作を経て、それぞれのゲインが０及び１に致った
後、再ΣΔ変調信号ＳBからオリジナル１ビット信号ＳC
への切り換え要求を受け、局部帰還ループ制御器７１は
局部帰還ループ制御信号をスイッチ７８をオフとして、
局部帰還ループ付ΣΔ変調器６７の局部帰還ループを開
放し、局部帰還を停止する。
【０２２８】これを受け、切り換え制御器７２はノイズ
の無いスイッチングを実現するために、減算値演算制御
器による減算処理後、パターン一致検出処理を経て、ス
イッチ制御信号ＳEを受け切り換えスイッチ１１７によ
り局部帰還ループ付ΣΔ変調器出力ＳBよりオリジナル
１ビット信号ＳCへ切り換える。
の無いスイッチングを実現するために、減算値演算制御
器による減算処理後、パターン一致検出処理を経て、ス
イッチ制御信号ＳEを受け切り換えスイッチ１１７によ
り局部帰還ループ付ΣΔ変調器出力ＳBよりオリジナル
１ビット信号ＳCへ切り換える。
【０２２９】このため、ディジタル信号処理装置１２５
の出力端子１１９から導出される１ビット出力信号をロ
ーパスフィルタを通して、アナログオーディオ信号に戻
すと、第１系統のオリジナルオーディオ信号から第２系
統のオリジナルオーディオ信号への、切り換えノイズの
発生を抑えた高音質のクロスフェード処理音を聴取でき
る。
の出力端子１１９から導出される１ビット出力信号をロ
ーパスフィルタを通して、アナログオーディオ信号に戻
すと、第１系統のオリジナルオーディオ信号から第２系
統のオリジナルオーディオ信号への、切り換えノイズの
発生を抑えた高音質のクロスフェード処理音を聴取でき
る。
【０２３０】図４６は、局部帰還ループ制御器７１によ
る局部帰還ループ付ΣΔ変調器６７の局部帰還のスイッ
チ７８を介してのオンオフ制御の他の例を説明するため
のタイミングチャートである。
る局部帰還ループ付ΣΔ変調器６７の局部帰還のスイッ
チ７８を介してのオンオフ制御の他の例を説明するため
のタイミングチャートである。
【０２３１】局部帰還ループをアクティブにするまでの
動作は図４５の場合と同じである。振幅制御器１０４及
び１０５による振幅制御操作を経て、それぞれのゲイン
が０及び１に致った後、再ΣΔ変調信号ＳBからオリジ
ナル１ビット信号ＳCへの切り換え要求を受け取ると、
切り換え制御器７２は減算値演算制御器又は第１減算値
演算制御器１７１による初段積分器に対する減算処理を
行う。
動作は図４５の場合と同じである。振幅制御器１０４及
び１０５による振幅制御操作を経て、それぞれのゲイン
が０及び１に致った後、再ΣΔ変調信号ＳBからオリジ
ナル１ビット信号ＳCへの切り換え要求を受け取ると、
切り換え制御器７２は減算値演算制御器又は第１減算値
演算制御器１７１による初段積分器に対する減算処理を
行う。
【０２３２】この後、局部帰還ループ制御器７１は局部
帰還ループ制御信号をオフとし、局部帰還ループ付ΣΔ
変調器６７の局部帰還ループをスイッチ７８をオフとし
て開放し、局部帰還を停止する。さらに、図４４に示す
ような第２以後の減算値演算制御器を持った構成の装置
の場合、２段目以降の減算値演算制御器による２段目以
後の積分器に対する減算処理を順次行った後、パターン
一致検出処理を経てスイッチ制御信号ＳEを受け、切り
換えスイッチ１１７により局部期間ループ付再ΣΔ変調
器出力ＳBよりオリジナル１ビット信号ＳCへ切り換え
る。
帰還ループ制御信号をオフとし、局部帰還ループ付ΣΔ
変調器６７の局部帰還ループをスイッチ７８をオフとし
て開放し、局部帰還を停止する。さらに、図４４に示す
ような第２以後の減算値演算制御器を持った構成の装置
の場合、２段目以降の減算値演算制御器による２段目以
後の積分器に対する減算処理を順次行った後、パターン
一致検出処理を経てスイッチ制御信号ＳEを受け、切り
換えスイッチ１１７により局部期間ループ付再ΣΔ変調
器出力ＳBよりオリジナル１ビット信号ＳCへ切り換え
る。
【０２３３】図４６に示すようなタイミングによる局部
帰還ループの制御は、局部帰還ループ付ΣΔ変調器６７
として、例えば図２２に示した局部帰還ループを持つ５
次のΣΔ変調器のように、初段積分器１１の前に局部帰
還ループがフィードバックされない構成の変調器に有効
である。これにより、より切り換えの直前まで局部帰還
ループを持つ再ΣΔ変調信号を得ることができる。
帰還ループの制御は、局部帰還ループ付ΣΔ変調器６７
として、例えば図２２に示した局部帰還ループを持つ５
次のΣΔ変調器のように、初段積分器１１の前に局部帰
還ループがフィードバックされない構成の変調器に有効
である。これにより、より切り換えの直前まで局部帰還
ループを持つ再ΣΔ変調信号を得ることができる。
【０２３４】さらに、局部帰還ループ付ΣΔ変調器６７
を図４７に示すように構成してもよい。すなわち、局部
帰還ループ付ΣΔ変調器８１のゲイン可変乗算器８２に
よる帰還ループゲインを局部帰還ループ制御器８３によ
り可変制御してもよい。なお、ここでは図４４を基に構
成した減算値演算制御器を複数段持った場合の例外を示
したが、これはこの限りではない。
を図４７に示すように構成してもよい。すなわち、局部
帰還ループ付ΣΔ変調器８１のゲイン可変乗算器８２に
よる帰還ループゲインを局部帰還ループ制御器８３によ
り可変制御してもよい。なお、ここでは図４４を基に構
成した減算値演算制御器を複数段持った場合の例外を示
したが、これはこの限りではない。
【０２３５】この場合の動作について図４８のタイミン
グチャートを参照しながら説明する。 ディレイライン
１０２からのオリジナルディレイ１ビット信号ＳAが切
り換えスイッチ１１７により選択されている間、局部帰
還ループ制御器８３は局部帰還ループ付ΣΔ変調器８１
の局部帰還ループのゲイン可変乗算器８２に送るループ
ゲイン値を０として局部帰還を行わない。クロスフェー
ド操作のため、オリジナル１ビット信号ＳAからＳCへの
切り換え要求信号ＳHを受け取ると、切り換え制御器７
２はパターン一致検出器７０でのパターン一致検出の
後、スイッチ制御信号ＳEを受け切り換えスイッチ１１
７によりオリジナル１ビット信号ＳAより局部帰還ルー
プ付ΣΔ変調信号ＳBへ切り換える。
グチャートを参照しながら説明する。 ディレイライン
１０２からのオリジナルディレイ１ビット信号ＳAが切
り換えスイッチ１１７により選択されている間、局部帰
還ループ制御器８３は局部帰還ループ付ΣΔ変調器８１
の局部帰還ループのゲイン可変乗算器８２に送るループ
ゲイン値を０として局部帰還を行わない。クロスフェー
ド操作のため、オリジナル１ビット信号ＳAからＳCへの
切り換え要求信号ＳHを受け取ると、切り換え制御器７
２はパターン一致検出器７０でのパターン一致検出の
後、スイッチ制御信号ＳEを受け切り換えスイッチ１１
７によりオリジナル１ビット信号ＳAより局部帰還ルー
プ付ΣΔ変調信号ＳBへ切り換える。
【０２３６】これを受け、局部帰還ループ制御器８３
は、ゲイン可変乗算器８２へのループゲイン値を徐々に
ループゲイン定常値に変化させて、局部帰還ループ付Σ
Δ変調器８１の局部帰還をアクティブにする。その後、
振幅制御器１０４及び１１０での振幅操作を経て、それ
ぞれのゲインが再び０及び１に致ったのち、再ΣΔ変調
信号ＳBからオリジナル１ビット信号ＳCへの切り換え要
求を受けると、切り換え制御器７２はノイズの無いスイ
ッチングを実現するために、減算値演算制御器又は第１
減算値演算制御器１７１による初段積分器の減算処理を
行う。これと並行又は初段積分器の前に局部帰還ループ
がフィードバックされていない場合には、これにおくれ
て、局部帰還ループ制御器８３はゲイン可変乗算器８２
へのループゲイン値を徐々に小さくし最終的に０として
局部帰還ループを開放し、局部帰還を停止する。また、
減算処理及び局部帰還の停止の後、さらに２段目以後の
減算値演算制御器を持つ構成の装置の場合、２段目以後
の減算値演算制御器１７２による２段目以後の積分器に
対する減算処理を順次行った後、パターン一致検出処理
を経て、スイッチ制御信号ＳEを受け切り換えスイッチ
１１７により局部帰還ループ付ΣΔ変調器８１出力ＳB
よりオリジナル１ビット信号ＳCへ切り換える。
は、ゲイン可変乗算器８２へのループゲイン値を徐々に
ループゲイン定常値に変化させて、局部帰還ループ付Σ
Δ変調器８１の局部帰還をアクティブにする。その後、
振幅制御器１０４及び１１０での振幅操作を経て、それ
ぞれのゲインが再び０及び１に致ったのち、再ΣΔ変調
信号ＳBからオリジナル１ビット信号ＳCへの切り換え要
求を受けると、切り換え制御器７２はノイズの無いスイ
ッチングを実現するために、減算値演算制御器又は第１
減算値演算制御器１７１による初段積分器の減算処理を
行う。これと並行又は初段積分器の前に局部帰還ループ
がフィードバックされていない場合には、これにおくれ
て、局部帰還ループ制御器８３はゲイン可変乗算器８２
へのループゲイン値を徐々に小さくし最終的に０として
局部帰還ループを開放し、局部帰還を停止する。また、
減算処理及び局部帰還の停止の後、さらに２段目以後の
減算値演算制御器を持つ構成の装置の場合、２段目以後
の減算値演算制御器１７２による２段目以後の積分器に
対する減算処理を順次行った後、パターン一致検出処理
を経て、スイッチ制御信号ＳEを受け切り換えスイッチ
１１７により局部帰還ループ付ΣΔ変調器８１出力ＳB
よりオリジナル１ビット信号ＳCへ切り換える。
【０２３７】なお、このディジタル信号処理装置６５で
は、５次のΣΔ変調器に二つの局部帰還ループを持たせ
る構成で二つの局部帰還ループを同時に制御することを
想定して示したが、入力側の帰還ループの制御だけでも
同様の効果が得られる。また、後段の局部帰還ループの
開放タイミングを当該帰還ループのフィードバックされ
る積分器より前の積分器の減算処理終了後に行っても同
様の効果が得られる。
は、５次のΣΔ変調器に二つの局部帰還ループを持たせ
る構成で二つの局部帰還ループを同時に制御することを
想定して示したが、入力側の帰還ループの制御だけでも
同様の効果が得られる。また、後段の局部帰還ループの
開放タイミングを当該帰還ループのフィードバックされ
る積分器より前の積分器の減算処理終了後に行っても同
様の効果が得られる。
【０２３８】また、このディジタル信号処理装置６５で
は、局部帰還ループ付ΣΔ変調器として、図２２に示す
ような５次のΣΔ変調器を用いた場合を示したが、次数
や帰還ループの数等についてはこの限りでない。
は、局部帰還ループ付ΣΔ変調器として、図２２に示す
ような５次のΣΔ変調器を用いた場合を示したが、次数
や帰還ループの数等についてはこの限りでない。
【０２３９】なお、局部帰還ループ付ΣΔ変調器６７を
上記図４７に示したような構成とし、局部帰還ループ制
御器８３からゲイン可変乗算器８２に変化するループゲ
イン値を出力させてもよい。
上記図４７に示したような構成とし、局部帰還ループ制
御器８３からゲイン可変乗算器８２に変化するループゲ
イン値を出力させてもよい。
【０２４０】なお、２系統のΣΔ変調処理により得られ
た入力信号の切り換え装置で示した応用が１系統のΣΔ
変調よりに得られた入力信号の振幅走査を行う装置に適
用されるのはいうまでもない。
た入力信号の切り換え装置で示した応用が１系統のΣΔ
変調よりに得られた入力信号の振幅走査を行う装置に適
用されるのはいうまでもない。
【０２４１】
【発明の効果】本発明に係るディジタル信号処理装置
は、入力信号であるシグマデルタ変調信号を所定サンプ
ル数遅延して上記遅延シグマデルタ変調信号を出力する
入力信号遅延手段と、複数の積分器を有して上記再シグ
マデルタ変調信号を出力するシグマデルタ変調処理手段
と、上記シグマデルタ変調処理手段に入力される上記シ
グマデルタ変調信号の振幅レベルを上記シグマデルタ変
調処理手段で使われる初段の積分器への帰還信号の振幅
レベルに合わせるレベル調整手段と、上記切り換え手段
の切り換えを制御する切り換え制御手段とを備えて、上
記遅延シグマデルタ変調信号と、上記再シグマデルタ変
調信号とを切り換え手段により切り換えるので、ノイズ
の発生を抑えた切り換えを実現する。
は、入力信号であるシグマデルタ変調信号を所定サンプ
ル数遅延して上記遅延シグマデルタ変調信号を出力する
入力信号遅延手段と、複数の積分器を有して上記再シグ
マデルタ変調信号を出力するシグマデルタ変調処理手段
と、上記シグマデルタ変調処理手段に入力される上記シ
グマデルタ変調信号の振幅レベルを上記シグマデルタ変
調処理手段で使われる初段の積分器への帰還信号の振幅
レベルに合わせるレベル調整手段と、上記切り換え手段
の切り換えを制御する切り換え制御手段とを備えて、上
記遅延シグマデルタ変調信号と、上記再シグマデルタ変
調信号とを切り換え手段により切り換えるので、ノイズ
の発生を抑えた切り換えを実現する。
【０２４２】また、上記ディジタル信号処理装置は、上
記遅延シグマデルタ変調信号と上記再シグマデルタ変調
信号との複数サンプルにわたる一致を検出するパターン
一致検出手段を備えてなり、上記切り換え制御手段は該
パターン一致検出手段で得られた検出結果により、上記
切り換え手段を制御するので、より確実にノイズの発生
を抑えた切り換えを実現できる。
記遅延シグマデルタ変調信号と上記再シグマデルタ変調
信号との複数サンプルにわたる一致を検出するパターン
一致検出手段を備えてなり、上記切り換え制御手段は該
パターン一致検出手段で得られた検出結果により、上記
切り換え手段を制御するので、より確実にノイズの発生
を抑えた切り換えを実現できる。
【０２４３】また、上記ディジタル信号処理装置は、上
記入力信号が入力される直前及び／又は上記第１及び第
２の入力信号遅延手段からの遅延信号が切り換え選択さ
れている間に、上記切り換え制御手段で上記シグマデル
タ変調処理手段の積分器の初期値を０にするので、さら
により確実にノイズの発生を抑えた高品質の切り換えを
実現する。
記入力信号が入力される直前及び／又は上記第１及び第
２の入力信号遅延手段からの遅延信号が切り換え選択さ
れている間に、上記切り換え制御手段で上記シグマデル
タ変調処理手段の積分器の初期値を０にするので、さら
により確実にノイズの発生を抑えた高品質の切り換えを
実現する。
【０２４４】また、上記ディジタル信号処理装置は、上
記シグマデルタ変調信号の訂正不可能な連続的な誤りを
検出する誤り検出手段と、上記誤り検出手段の後段に配
設されて上記シグマデルタ変調信号を遅延する遅延手段
と、上記遅延手段を介した上記シグマデルタ変調信号を
フェードアウトするフェードアウト手段と、上記遅延手
段を介した上記シグマデルタ変調信号をフェードインす
るフェードイン手段と、上記誤り検出手段が上記シグマ
デルタ変調信号中に訂正不可能な連続的な誤りを検出し
た際には上記遅延手段を介して遅延された上記シグマデ
ルタ変調信号中の上記訂正不可能な連続的な誤りの直前
のシグマデルタ変調信号を直ちに上記フェードアウト手
段を用いて０レベルまでフェードアウトし、上記連続的
な誤りの直後のシグマデルタ変調信号を直ちに上記フェ
ードイン手段を用いて最大振幅レベルまでフェードイン
する制御手段とを備えるので、連続的な訂正不可能な誤
りが発生した間の信号レベルを０レベルにするノイズの
発生を抑えたミュート処理が実現できる。
記シグマデルタ変調信号の訂正不可能な連続的な誤りを
検出する誤り検出手段と、上記誤り検出手段の後段に配
設されて上記シグマデルタ変調信号を遅延する遅延手段
と、上記遅延手段を介した上記シグマデルタ変調信号を
フェードアウトするフェードアウト手段と、上記遅延手
段を介した上記シグマデルタ変調信号をフェードインす
るフェードイン手段と、上記誤り検出手段が上記シグマ
デルタ変調信号中に訂正不可能な連続的な誤りを検出し
た際には上記遅延手段を介して遅延された上記シグマデ
ルタ変調信号中の上記訂正不可能な連続的な誤りの直前
のシグマデルタ変調信号を直ちに上記フェードアウト手
段を用いて０レベルまでフェードアウトし、上記連続的
な誤りの直後のシグマデルタ変調信号を直ちに上記フェ
ードイン手段を用いて最大振幅レベルまでフェードイン
する制御手段とを備えるので、連続的な訂正不可能な誤
りが発生した間の信号レベルを０レベルにするノイズの
発生を抑えたミュート処理が実現できる。
【０２４５】また、上記ディジタル信号処理装置の上記
シグマデルタ変調処理手段は、直列に接続された複数段
の積分器と、上記複数段の積分器の出力を前段の積分器
の入力にフィードバックする局部帰還ループとを備える
ので、ノイズ成分を低く落とし、可聴帯域でのダイナミ
ックレンジを広く取る信号を出力できる。
シグマデルタ変調処理手段は、直列に接続された複数段
の積分器と、上記複数段の積分器の出力を前段の積分器
の入力にフィードバックする局部帰還ループとを備える
ので、ノイズ成分を低く落とし、可聴帯域でのダイナミ
ックレンジを広く取る信号を出力できる。
【０２４６】本発明に係るディジタル信号処理装置は、
２系統のシグマデルタ変調処理により得られた入力信号
である２系統のシグマデルタ変調信号と、これらの入力
信号により得られる再シグマデルタ変調信号とを切り換
え手段により切り換えるディジタル信号処理装置であっ
て、複数の積分器を有して上記再シグマデルタ変調信号
を出力するシグマデルタ変調処理手段と、上記２系統の
内の一のシグマデルタ変調信号を所定サンプル数遅延し
て第１の遅延シグマデルタ変調信号を出力する第１の入
力信号遅延手段と、上記一のシグマデルタ変調信号の振
幅レベルを上記シグマデルタ変調処理手段で使われる初
段の積分器への帰還信号の振幅レベルに合わせる第１の
レベル調整手段と、上記第１のレベル調整手段で振幅レ
ベルが調整された第１のレベル調整信号の振幅レベルを
制御する第１の振幅制御手段と、上記２系統の内の他の
シグマデルタ変調信号を所定サンプル数遅延して第２の
遅延シグマデルタ変調信号を出力する第２の入力信号遅
延手段と、上記他のシグマデルタ変調信号の振幅レベル
を上記シグマデルタ変調処理手段で使われる初段の積分
器への帰還信号の振幅レベルに合わせる第２のレベル調
整手段と、上記第２のレベル調整手段で振幅レベルが調
整された第２のレベル調整信号の振幅レベルを制御する
第２の振幅制御手段と、上記第１の振幅制御手段及び上
記第２の振幅制御手段の二つの出力を調整する振幅制御
出力調整手段と、上記第１の振幅制御手段、上記第２の
振幅制御手段、上記シグマデルタ変調処理手段、上記振
幅制御出力調整手段及び上記切り換え手段を制御する切
り換え制御手段とを備え、上記切り換え制御手段は、上
記第１の遅延シグマデルタ変調信号から上記再シグマデ
ルタ変調信号への切り換えを行った後、上記第１の振幅
制御手段、第２の振幅制御手段及び上記振幅制御出力調
整手段に上記一のシグマデルタ変調信号及び上記他のシ
グマデルタ変調信号の振幅レベルを制御させるので、第
１系統のオリジナルオーディオ信号から第２系統のオリ
ジナルオーディオ信号への、ノイズの発生を抑えたクロ
スフェード処理音を出力できる。
２系統のシグマデルタ変調処理により得られた入力信号
である２系統のシグマデルタ変調信号と、これらの入力
信号により得られる再シグマデルタ変調信号とを切り換
え手段により切り換えるディジタル信号処理装置であっ
て、複数の積分器を有して上記再シグマデルタ変調信号
を出力するシグマデルタ変調処理手段と、上記２系統の
内の一のシグマデルタ変調信号を所定サンプル数遅延し
て第１の遅延シグマデルタ変調信号を出力する第１の入
力信号遅延手段と、上記一のシグマデルタ変調信号の振
幅レベルを上記シグマデルタ変調処理手段で使われる初
段の積分器への帰還信号の振幅レベルに合わせる第１の
レベル調整手段と、上記第１のレベル調整手段で振幅レ
ベルが調整された第１のレベル調整信号の振幅レベルを
制御する第１の振幅制御手段と、上記２系統の内の他の
シグマデルタ変調信号を所定サンプル数遅延して第２の
遅延シグマデルタ変調信号を出力する第２の入力信号遅
延手段と、上記他のシグマデルタ変調信号の振幅レベル
を上記シグマデルタ変調処理手段で使われる初段の積分
器への帰還信号の振幅レベルに合わせる第２のレベル調
整手段と、上記第２のレベル調整手段で振幅レベルが調
整された第２のレベル調整信号の振幅レベルを制御する
第２の振幅制御手段と、上記第１の振幅制御手段及び上
記第２の振幅制御手段の二つの出力を調整する振幅制御
出力調整手段と、上記第１の振幅制御手段、上記第２の
振幅制御手段、上記シグマデルタ変調処理手段、上記振
幅制御出力調整手段及び上記切り換え手段を制御する切
り換え制御手段とを備え、上記切り換え制御手段は、上
記第１の遅延シグマデルタ変調信号から上記再シグマデ
ルタ変調信号への切り換えを行った後、上記第１の振幅
制御手段、第２の振幅制御手段及び上記振幅制御出力調
整手段に上記一のシグマデルタ変調信号及び上記他のシ
グマデルタ変調信号の振幅レベルを制御させるので、第
１系統のオリジナルオーディオ信号から第２系統のオリ
ジナルオーディオ信号への、ノイズの発生を抑えたクロ
スフェード処理音を出力できる。
【０２４７】また、本発明に係るディジタル信号処理方
法は、入力信号遅延工程により所定サンプル数遅延した
遅延シグマデルタ変調信号と、入力信号であるシグマデ
ルタ変調信号にシグマデルタ変調処理工程で再シグマデ
ルタ変調処理を施して得られた再シグマデルタ変調信号
とを切り換えるので、ノイズの発生を抑えた切り換えを
可能とする。
法は、入力信号遅延工程により所定サンプル数遅延した
遅延シグマデルタ変調信号と、入力信号であるシグマデ
ルタ変調信号にシグマデルタ変調処理工程で再シグマデ
ルタ変調処理を施して得られた再シグマデルタ変調信号
とを切り換えるので、ノイズの発生を抑えた切り換えを
可能とする。
【０２４８】また、本発明に係るディジタル信号処理方
法は、上記レベル調整工程で振幅レベルが調整されたレ
ベル調整信号の振幅レベルを制御する振幅制御工程を備
えてなり、上記切り換え制御工程には、上記入力信号遅
延工程からの遅延入力信号を、上記レベル調整信号にシ
グマデルタ変調処理を施して得られた再シグマデルタ変
調信号に上記切り換え工程を使って切り換えさせてか
ら、上記振幅制御工程に上記レベル調整信号の振幅レベ
ルを制御させるので、振幅制御されたシグマデルタ信号
とスルー時に音質の劣化の無いオリジナル１ビット信号
とを、ノイズの発生を抑えて切り換えることができる。
法は、上記レベル調整工程で振幅レベルが調整されたレ
ベル調整信号の振幅レベルを制御する振幅制御工程を備
えてなり、上記切り換え制御工程には、上記入力信号遅
延工程からの遅延入力信号を、上記レベル調整信号にシ
グマデルタ変調処理を施して得られた再シグマデルタ変
調信号に上記切り換え工程を使って切り換えさせてか
ら、上記振幅制御工程に上記レベル調整信号の振幅レベ
ルを制御させるので、振幅制御されたシグマデルタ信号
とスルー時に音質の劣化の無いオリジナル１ビット信号
とを、ノイズの発生を抑えて切り換えることができる。
【０２４９】また、本発明に係るディジタル信号処理方
法は、切り換え制御工程に、第１の遅延入力信号から再
シグマデルタ変調信号への切り換えを行わせた後、第１
の振幅制御工程及び第２の振幅制御工程の動作を制御さ
せて、一のシグマデルタ変調信号及び他のシグマデルタ
変調信号の振幅をクロスフェード状に振幅制御するの
で、クロスフェード処理を音質の劣化を少なくして切り
換えノイズを抑えながら実現できる。
法は、切り換え制御工程に、第１の遅延入力信号から再
シグマデルタ変調信号への切り換えを行わせた後、第１
の振幅制御工程及び第２の振幅制御工程の動作を制御さ
せて、一のシグマデルタ変調信号及び他のシグマデルタ
変調信号の振幅をクロスフェード状に振幅制御するの
で、クロスフェード処理を音質の劣化を少なくして切り
換えノイズを抑えながら実現できる。
【図１】本発明に係るディジタル信号処理装置及び方法
の第１の実施形態のブロック図である。
の第１の実施形態のブロック図である。
【図２】上記第１の実施形態に用いられるΣΔ変調器内
の積分器の具体例を示す回路図である。
の積分器の具体例を示す回路図である。
【図３】上記図２に示す積分器の具体例を用いた場合の
ΣΔ変調器の回路図である。
ΣΔ変調器の回路図である。
【図４】上記第１の実施形態に用いられるビット長変換
器の動作を説明するための回路拡大図である。
器の動作を説明するための回路拡大図である。
【図５】上記第１の実施形態に用いられるΣΔ変調器内
の積分器の他の具体例を示す回路図である。
の積分器の他の具体例を示す回路図である。
【図６】上記図５に示した積分器の他の具体例を用いた
場合のΣΔ変調器の回路図である。
場合のΣΔ変調器の回路図である。
【図７】上記第１の実施形態の効果を説明するための波
形図である。
形図である。
【図８】本発明に係るディジタル信号処理装置及び方法
の第２の実施形態のブロック図である。
の第２の実施形態のブロック図である。
【図９】上記第２の実施形態の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図１０】本発明に係るディジタル信号処理装置及び方
法の第３の実施形態のブロック図である。
法の第３の実施形態のブロック図である。
【図１１】上記第３の実施形態の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図１２】本発明に係るディジタル信号処理装置及び方
法の第４の実施形態のブロック図である。
法の第４の実施形態のブロック図である。
【図１３】上記第４の実施形態の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図１４】本発明に係るディジタル信号処理装置及び方
法の第５の実施形態のブロック図である。
法の第５の実施形態のブロック図である。
【図１５】上記第５の実施形態に使われるレベル差検出
器と減算値演算制御器の動作を説明するための出力信号
波形図である。
器と減算値演算制御器の動作を説明するための出力信号
波形図である。
【図１６】上記第５の実施形態の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図１７】リミッタ付第１積分器を備えたΣΔ変調器を
示す回路図である。
示す回路図である。
【図１８】上記図１７に示したリミッタ付第１積分器の
内部構成を示すブロック図である。
内部構成を示すブロック図である。
【図１９】本発明に係るディジタル信号処理装置及び方
法の第６の実施形態のブロック図である。
法の第６の実施形態のブロック図である。
【図２０】上記第６の実施形態の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図２１】本発明に係るディジタル信号処理装置及び方
法の第７の実施形態のブロック図である。
法の第７の実施形態のブロック図である。
【図２２】局部帰還ループ付ΣΔ変調器の回路図であ
る。
る。
【図２３】上記図２１に示した第７の実施形態の要部の
詳細を示すブロック図である。
詳細を示すブロック図である。
【図２４】上記第７の実施形態の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図２５】本発明に係るディジタル信号処理装置及び方
法の第８の実施形態のブロック図である。
法の第８の実施形態のブロック図である。
【図２６】上記第８の実施形態に使われる第１系統側の
振幅制御器の詳細な構成を示す回路図である。
振幅制御器の詳細な構成を示す回路図である。
【図２７】上記第８の実施形態に使われる第２系統側の
振幅制御器の詳細な構成を示す回路図である。
振幅制御器の詳細な構成を示す回路図である。
【図２８】上記第８の実施形態にクロスフェード処理信
号が供給されたときの切り換えスイッチの切り換え制御
のタイミングチャートである。
号が供給されたときの切り換えスイッチの切り換え制御
のタイミングチャートである。
【図２９】本発明に係るディジタル信号処理装置及び方
法の第９の実施形態のブロック図である。
法の第９の実施形態のブロック図である。
【図３０】本発明に係るディジタル信号処理装置及び方
法の第１０の実施形態のブロック図である。
法の第１０の実施形態のブロック図である。
【図３１】上記第１０の実施形態の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図３２】本発明に係るディジタル信号処理装置及び方
法の第１１の実施形態のブロック図である。
法の第１１の実施形態のブロック図である。
【図３３】上記第１１の実施形態の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図３４】本発明に係るディジタル信号処理装置及び方
法の第１２の実施形態のブロック図である。
法の第１２の実施形態のブロック図である。
【図３５】本発明に係るディジタル信号処理装置及び方
法の第１３の実施形態のブロック図である。
法の第１３の実施形態のブロック図である。
【図３６】上記第１３の実施形態に使われる振幅制御出
力調整器内の積分値Ｓαと、加算器の出力Ｓβの信号例
を２進数演算の場合について示した図である。
力調整器内の積分値Ｓαと、加算器の出力Ｓβの信号例
を２進数演算の場合について示した図である。
【図３７】本発明に係るディジタル信号処理装置及び方
法の第１４の実施形態の動作を説明するためのタイミン
グチャートである。
法の第１４の実施形態の動作を説明するためのタイミン
グチャートである。
【図３８】上記第１４の実施形態の変形例となるディジ
タル信号処理装置の動作を説明するためのタイミングチ
ャートである。
タル信号処理装置の動作を説明するためのタイミングチ
ャートである。
【図３９】本発明に係るディジタル信号処理装置及び方
法の第１６の実施形態の動作を説明するためのブロック
図である。
法の第１６の実施形態の動作を説明するためのブロック
図である。
【図４０】上記第１６の実施形態の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図４１】本発明に係るディジタル信号処理装置及び方
法の第１７の実施形態の動作を説明するためのタイミン
グチャートである。
法の第１７の実施形態の動作を説明するためのタイミン
グチャートである。
【図４２】上記第１７の実施形態で用いられた振幅制御
出力調整器内減算値演算制御器周辺の構成の他の具体例
を示すブロック図である。
出力調整器内減算値演算制御器周辺の構成の他の具体例
を示すブロック図である。
【図４３】上記第１７の実施形態で用いられた振幅制御
出力調整器内減算値演算制御器周辺の構成のさらに他の
具体例を示すブロック図である。
出力調整器内減算値演算制御器周辺の構成のさらに他の
具体例を示すブロック図である。
【図４４】上記第１７の実施形態で用いられた振幅制御
出力調整器内減算値演算制御器周辺の構成のさらに異な
る他の具体例を示すブロック図である。
出力調整器内減算値演算制御器周辺の構成のさらに異な
る他の具体例を示すブロック図である。
【図４５】上記第１７の実施形態の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図４６】上記第１７の実施形態の他の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図４７】上記第１７の実施形態に用いられる局部帰還
ループ付ΣΔ変調器をゲイン可変乗算器を用いた局部帰
還ループ付ΣΔ変調器とした変形例のブロックチャート
である。
ループ付ΣΔ変調器をゲイン可変乗算器を用いた局部帰
還ループ付ΣΔ変調器とした変形例のブロックチャート
である。
【図４８】上記図４７に示した変形例の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図４９】ΣΔ変調器の構成を示すブロック図である。
【図５０】マルチビットのディジタル信号処理装置の概
略構成を示すブロック図である。
略構成を示すブロック図である。
【図５１】少数ビットディジタル信号を扱う従来のディ
ジタル信号処理装置の概略構成を示すブロック図であ
る。
ジタル信号処理装置の概略構成を示すブロック図であ
る。
【図５２】上記図５１に示したディジタル信号処理装置
を用いて、オリジナルの少数ビット信号と再度少数ビッ
トに変換した信号とを切り換えるように構成したディジ
タル信号処理装置の概略構成を示すブロック図である。
を用いて、オリジナルの少数ビット信号と再度少数ビッ
トに変換した信号とを切り換えるように構成したディジ
タル信号処理装置の概略構成を示すブロック図である。
１ ディジタル信号処理装置、３ ディレイライン、４
切り換えスイッチ、５ ビット長変換器、６ ΣΔ変
調器、１１ 第１積分器、２８ パターン一致検出器、
２９ 切り換え制御器、３５ 振幅制御器、４２ レベ
ル差検出器、４６ 累積加算器、４７ 減算値制御ゲー
ト
切り換えスイッチ、５ ビット長変換器、６ ΣΔ変
調器、１１ 第１積分器、２８ パターン一致検出器、
２９ 切り換え制御器、３５ 振幅制御器、４２ レベ
ル差検出器、４６ 累積加算器、４７ 減算値制御ゲー
ト
Claims (39)
- 【請求項１】 シグマデルタ変調処理により得られた入
力信号であるシグマデルタ変調信号を遅延した遅延シグ
マデルタ変調信号と、上記入力信号に再度シグマデルタ
変調処理を施して得られた再シグマデルタ変調信号とを
切り換え手段により切り換えるディジタル信号処理装置
であって、 上記入力信号であるシグマデルタ変調信号を所定サンプ
ル数遅延して上記遅延シグマデルタ変調信号を出力する
入力信号遅延手段と、 複数の積分器を有して上記再シグマデルタ変調信号を出
力するシグマデルタ変調処理手段と、 上記シグマデルタ変調処理手段に入力される上記シグマ
デルタ変調信号の振幅レベルを上記シグマデルタ変調処
理手段で使われる初段の積分器への帰還信号の振幅レベ
ルに合わせるレベル調整手段と、 上記切り換え手段の切り換えを制御する切り換え制御手
段とを備えることを特徴とするディジタル信号処理装
置。 - 【請求項２】 上記シグマデルタ変調処理手段における
初段帰還ループと次段帰還ループとのゲイン比を整数に
すると共に、該ゲイン比に基づいて上記入力信号遅延手
段の所定サンプル数を決定することを特徴とする請求項
１記載のディジタル信号処理装置。 - 【請求項３】 上記遅延シグマデルタ変調信号と上記再
シグマデルタ変調信号との複数サンプルにわたる一致を
検出するパターン一致検出手段を備えてなり、上記切り
換え制御手段は該パターン一致検出手段で得られた検出
結果により、上記切り換え手段を制御することを特徴と
する請求項１記載のディジタル信号処理装置。 - 【請求項４】 上記入力信号が入力される直前及び／又
は上記入力信号遅延手段からの遅延シグマデルタ変調信
号が上記切り換え手段により切り換え選択されている間
に、上記切り換え制御手段は上記シグマデルタ変調処理
手段の積分器の初期値を０にすることを特徴とする請求
項１記載のディジタル信号処理装置。 - 【請求項５】 上記レベル調整手段で振幅レベルが調整
されたレベル調整信号の振幅レベルを制御する振幅制御
手段を備えてなり、上記切り換え制御手段は上記入力信
号遅延手段からの遅延シグマデルタ変調信号を、上記レ
ベル調整信号にシグマデルタ変調処理を施して得られた
再シグマデルタ変調信号に上記切り換え手段を使って切
り換えてから、上記振幅制御手段に上記レベル調整信号
の振幅レベルを制御させることを特徴とする請求項１記
載のディジタル信号処理装置。 - 【請求項６】 上記レベル調整手段で振幅レベルが調整
されたレベル調整信号の振幅レベルを制御する振幅制御
手段と、 上記振幅制御手段が上記レベル調整信号の振幅レベルを
制御している期間中に上記レベル調整信号の最大振幅レ
ベルと振幅制御後の出力の振幅レベルとの差分を検出す
るレベル差分検出手段と、 上記レベル差分検出手段からのレベル差分を上記レベル
調整信号の最大振幅レベルの２倍となる最大振幅レベル
幅長で累積加算する累積加算手段と、 上記振幅制御手段での振幅制御の後に上記累積加算手段
の累積加算分を上記レベル調整信号の最大振幅レベルよ
り徐々に減算する減算制御手段とを備えてなり、 上記切り換え制御手段は上記減算制御手段における上記
累積加算分の減算終了後に、上記切り換え手段に上記再
シグマデルタ変調信号を上記遅延シグマデルタ変調信号
に切り換えさせることを特徴とする請求項１記載のディ
ジタル信号処理装置。 - 【請求項７】 上記シグマデルタ変調処理手段の第１の
積分器にリミッタ値を最大振幅レベル幅の整数倍として
該第１の積分器の積分値を制限するリミッタ手段を設け
た際、上記積分値が上記リミッタ値より大きい状態で上
記リミッタ手段が動作している間には、上記切り換え制
御手段が上記累積加算手段の累積加算値を０クリアする
ことを特徴とする請求項６記載のディジタル信号処理装
置。 - 【請求項８】 上記シグマデルタ変調信号の訂正不可能
な連続的な誤りを検出する誤り検出手段と、 上記誤り検出手段の後段に配設されて上記シグマデルタ
変調信号を遅延する遅延手段と、 上記遅延手段を介した上記シグマデルタ変調信号をフェ
ードアウトするフェードアウト手段と、 上記遅延手段を介した上記シグマデルタ変調信号をフェ
ードインするフェードイン手段と、 上記誤り検出手段が上記シグマデルタ変調信号中に訂正
不可能な連続的な誤りを検出した際には上記遅延手段を
介して遅延された上記シグマデルタ変調信号中の上記訂
正不可能な連続的な誤りの直前のシグマデルタ変調信号
を直ちに上記フェードアウト手段を用いて０レベルまで
フェードアウトし、上記連続的な誤りの直後のシグマデ
ルタ変調信号を直ちに上記フェードイン手段を用いて最
大振幅レベルまでフェードインする制御手段とを備える
ことを特徴とする請求項１記載のディジタル信号処理装
置。 - 【請求項９】 上記フェードアウト手段は上記レベル調
整手段で振幅レベルが調整されたレベル調整信号の振幅
レベルを制御する振幅制御手段を備えてなり、上記切り
換え制御手段が上記切り換え手段を使って上記入力信号
遅延手段からの遅延シグマデルタ変調信号を上記シグマ
デルタ変調処理手段からの再シグマデルタ変調信号に切
り換えてから、上記振幅制御手段に上記レベル調整信号
の振幅レベルを制御させてフェードアウト処理を実行す
ることを特徴とする請求項８記載のディジタル信号処理
装置。 - 【請求項１０】 上記フェードイン手段は、 上記レベル調整手段で振幅レベルが調整されたレベル調
整信号の振幅レベルを制御する振幅制御手段と、 上記振幅制御手段が上記レベル調整信号の振幅レベルを
制御している期間中に上記レベル調整信号の最大振幅レ
ベルと振幅制御後の出力の振幅レベルとの差分を検出す
るレベル差分検出手段と、 上記レベル差分検出手段からのレベル差分を上記レベル
調整信号の最大振幅レベルの２倍となる最大振幅レベル
幅長で累積加算する累積加算手段と、 上記振幅制御手段での振幅制御の後に上記累積加算手段
の累積加算分を上記レベル調整信号の最大振幅レベルよ
り徐々に減算する減算制御手段とを備えてなり、 上記切り換え制御手段が上記切り換え手段を使って上記
減算制御手段における上記累積加算分の減算終了後に上
記再シグマデルタ変調信号を上記遅延シグマデルタ変調
信号に切り換えて上記フェードイン処理を実行すること
を特徴とする請求項８記載のディジタル信号処理装置。 - 【請求項１１】 上記シグマデルタ変調処理手段は、 直列に接続された複数段の積分器と、 上記複数段の積分器の出力を前段の積分器の入力にフィ
ードバックする局部帰還ループとを備えることを特徴と
する請求項１記載のディジタル信号処理装置。 - 【請求項１２】 ２系統のシグマデルタ変調処理により
得られた入力信号である２系統のシグマデルタ変調信号
と、これらの入力信号により得られる再シグマデルタ変
調信号とを切り換え手段により切り換えるディジタル信
号処理装置であって、 複数の積分器を有して上記再シグマデルタ変調信号を出
力するシグマデルタ変調処理手段と、 上記２系統の内の一のシグマデルタ変調信号を所定サン
プル数遅延して第１の遅延シグマデルタ変調信号を出力
する第１の入力信号遅延手段と、 上記一のシグマデルタ変調信号の振幅レベルを上記シグ
マデルタ変調処理手段で使われる初段の積分器への帰還
信号の振幅レベルに合わせる第１のレベル調整手段と、 上記第１のレベル調整手段で振幅レベルが調整された第
１のレベル調整信号の振幅レベルを制御する第１の振幅
制御手段と、 上記２系統の内の他のシグマデルタ変調信号を所定サン
プル数遅延して第２の遅延シグマデルタ変調信号を出力
する第２の入力信号遅延手段と、 上記他のシグマデルタ変調信号の振幅レベルを上記シグ
マデルタ変調処理手段で使われる初段の積分器への帰還
信号の振幅レベルに合わせる第２のレベル調整手段と、 上記第２のレベル調整手段で振幅レベルが調整された第
２のレベル調整信号の振幅レベルを制御する第２の振幅
制御手段と、 上記第１の振幅制御手段及び上記第２の振幅制御手段の
二つの出力を調整する振幅制御出力調整手段と、上記第
１の振幅制御手段、上記第２の振幅制御手段、上記シグ
マデルタ変調処理手段、上記振幅制御出力調整手段及び
上記切り換え手段を制御する切り換え制御手段とを備
え、 上記切り換え制御手段は、上記第１の遅延シグマデルタ
変調信号から上記再シグマデルタ変調信号への切り換え
を行った後、上記第１の振幅制御手段、第２の振幅制御
手段及び上記振幅制御出力調整手段に上記一のシグマデ
ルタ変調信号及び上記他のシグマデルタ変調信号の振幅
レベルを制御させることを特徴とするディジタル信号処
理装置。 - 【請求項１３】 上記シグマデルタ変調処理手段におけ
る初段帰還ループと次段帰還ループとのゲイン比を整数
にすると共に、該ゲイン比に基づいて上記入力信号遅延
手段の所定サンプル数を決定することを特徴とする請求
項１２記載のディジタル信号処理装置。 - 【請求項１４】 上記第１の遅延シグマデルタ変調信号
と上記再シグマデルタ変調信号との複数サンプルにわた
る一致及び上記第２の遅延シグマデルタ変調信号と上記
再シグマデルタ変調信号との複数サンプルにわたる一致
を検出するパターン一致検出手段を備えてなり、該パタ
ーン一致検出手段で得た制御信号により、上記第１の遅
延シグマデルタ変調信号と上記再シグマデルタ変調信号
とを切り換えること及び上記再シグマデルタ変調信号と
上記第２の遅延シグマデルタ変調信号とを切り換えるこ
とを特徴とする請求項１２記載のディジタル信号処理装
置。 - 【請求項１５】 上記入力信号が入力される直前及び／
又は上記第１及び第２の入力信号遅延手段からの遅延信
号が切り換え選択されている間に、上記切り換え制御手
段は上記シグマデルタ変調処理手段の積分器の初期値を
０にすることを特徴とする請求項１２記載のディジタル
信号処理装置。 - 【請求項１６】 上記シグマデルタ変調処理手段は、 直列に接続された複数段の積分器と、 上記複数段の積分器の出力を前段の積分器の入力にフィ
ードバックする局部帰還ループとを備えることを特徴と
する第１２項記載のディジタル信号処理装置。 - 【請求項１７】 上記振幅制御出力調整手段は、上記第
１及び第２の振幅制御手段から得られる出力信号より所
定値を減算する減算手段を備えてなることを特徴とする
請求項１２記載のディジタル信号処理装置。 - 【請求項１８】 上記振幅制御出力調整手段は、上記振
幅制御手段による振幅レベルと、レベル調整手段から得
られる最大振幅レベルとの差分の累積値に基づいて、減
算手段での減算値を決定することを特徴とする請求項１
７記載のディジタル信号処理装置。 - 【請求項１９】 上記振幅制御出力調整手段は、 上記第１の振幅制御手段が上記第１のレベル調整信号の
振幅レベルを制御している期間中に上記第１のレベル調
整信号と上記第１の振幅制御手段による振幅制御後の出
力のレベルとの差分を検出するレベル差分検出手段と、 上記レベル差分検出手段からのレベル差分と、上記第２
の振幅制御手段が上記第２のレベル調整信号の振幅レベ
ルを制御した後の出力レベルとを上記第１及び第２のレ
ベル調整信号の振幅レベル幅長で累積加算する累積加算
手段と、 上記累積加算手段の累積加算分を上記振幅制御手段から
の出力信号より徐々に減算するように上記減算手段を制
御する減算制御手段とを備えることを特徴とする請求項
１８記載のディジタル信号処理装置。 - 【請求項２０】 上記切り換え制御手段は、上記第１の
遅延シグマデルタ変調信号から上記再シグマデルタ変調
信号への切り換えを行った後、上記第１の振幅制御手段
及び第２の振幅制御手段の動作を制御して上記一のシグ
マデルタ変調信号及び上記他のシグマデルタ変調信号の
振幅レベルを制御し、この後上記累積加算手段の上記累
積加算分を上記振幅制御手段からの出力信号から上記減
算値制御手段を使って徐々に減算し、さらにこの後上記
シグマデルタ変調処理手段の出力から上記第２の遅延シ
グマデルタ変調信号への切り換えを上記切り換え手段に
行わせることを特徴とする請求項１９記載のディジタル
信号処理装置。 - 【請求項２１】 上記シグマデルタ変調処理手段の第１
の積分器にリミッタ値を最大振幅レベル幅の整数倍とし
て該第１の積分器の積分値を制限するリミッタ手段を設
けた際、上記積分値が上記リミッタ値より大きい状態で
上記リミッタ手段が動作している間には、上記切り換え
制御手段が上記累積加算手段の累積加算値を０クリアす
ることを特徴とする請求項２０記載のディジタル信号処
理装置。 - 【請求項２２】 上記振幅制御出力調整手段は、上記第
２の振幅制御手段が上記第２のレベル調整信号の振幅レ
ベルを制御している期間中に上記第２のレベル調整信号
と上記第２の振幅制御手段による振幅制御後の出力レベ
ルとの差分を検出するレベル差分検出手段と、 上記レベル差分検出手段からのレベル差分と、上記第１
の振幅制御手段が上記第１のレベル調整信号の振幅レベ
ルを制御した後の出力レベルとを上記第１及び第２のレ
ベル調整信号の振幅レベル幅長で累積加算する累積加算
手段と、 上記累積加算手段の累積加算分を上記振幅制御手段から
の出力信号より徐々に減算するように上記減算手段を制
御する減算制御手段とを備えることを特徴とする請求項
１８記載のディジタル信号処理装置。 - 【請求項２３】 上記切り換え制御手段は、上記第１の
遅延シグマデルタ変調信号から上記再シグマデルタ変調
信号への切り換えを行った後、上記第１の振幅制御手段
及び第２の振幅制御手段の動作を制御して上記一のシグ
マデルタ変調信号及び上記他のシグマデルタ変調信号の
振幅レベルを制御し、この後上記累積加算手段の上記累
積加算分を上記振幅制御手段からの出力信号から上記減
算値制御手段を使って徐々に減算し、さらにこの後上記
シグマデルタ変調処理手段の出力から上記第２の遅延シ
グマデルタ変調信号への切り換えを上記切り換え手段に
行わせることを特徴とする請求項２２記載のディジタル
信号処理装置。 - 【請求項２４】 上記シグマデルタ変調処理手段の第１
の積分器にリミッタ値を最大振幅レベル幅の整数倍とし
て該第１の積分器の積分値を制限するリミッタ手段を設
けた際、上記積分値が上記リミッタ値より大きい状態で
上記リミッタ手段が動作している間には、上記切り換え
制御手段が上記累積加算手段の累積加算値を０クリアす
ることを特徴とする請求項２３記載のディジタル信号処
理装置。 - 【請求項２５】 上記シグマデルタ変調処理手段は少な
くとも１つ以上の積分器から構成され、上記振幅制御出
力調整手段は、上記シグマデルタ変調処理手段の構成に
基づいた各段の基準値に対する剰余値を検出し、検出し
た剰余値に基づいて上記積分器の入力段に設けられた減
算手段での減算値を決定することを特徴とする第１７項
記載のディジタル信号処理装置。 - 【請求項２６】 上記振幅制御出力調整手段は、上記シ
グマデルタ変調処理手段内の初段積分器の最大振幅レベ
ル幅に対する剰余値を検出する剰余値検出手段と、 上記検出された剰余値を最大振幅レベル信号より徐々に
減算する減算制御手段とを備えてなり、 上記切り換え制御手段は、上記第１の遅延シグマデルタ
変調信号から上記再シグマデルタ変調信号への切り換え
を行った後、上記第１の振幅制御手段及び第２の振幅制
御手段の動作を制御して上記一のシグマデルタ変調信号
及び上記他のシグマデルタ変調信号の振幅レベルを制御
し、この後上記剰余値検出手段の上記剰余値を上記第１
及び第２のレベル調整信号から上記減算制御手段を使っ
て徐々に減算し、さらにこの後上記シグマデルタ変調処
理手段の出力から上記第２の遅延シグマデルタ変調信号
への切り換えを上記切り換え手段に行わせることを特徴
とする請求項２５のディジタル信号処理装置。 - 【請求項２７】 上記剰余値検出手段は上記積分値に最
大振幅レベルを加算した値の上記最大振幅レベル幅に対
する剰余値を検出し、上記減算制御手段は上記剰余値か
ら最大振幅レベルを減算した加算剰余値減算結果を上記
最大振幅レベル信号より徐々に減算することを特徴とす
る請求項２６記載のディジタル信号処理装置。 - 【請求項２８】 上記シグマデルタ変調処理手段内の少
なくとも１つ以上の積分器の積分値を制限するリミッタ
手段を備えたことを特徴とする請求項２５記載のディジ
タル信号処理装置。 - 【請求項２９】 上記シグマデルタ変調処理手段の第１
の積分器に積分値を制限するリミッタ手段を設け際、上
記シグマデルタ変調処理手段内の初段積分器の制限積分
値に基づいた値の最大振幅レベル幅に対する剰余値を検
出する剰余値検出手段と、上記検出された剰余値を最大
振幅レベル信号より徐々に減算する減算制御手段とを備
えてなる上記振幅制御出力調整手段は、第１の遅延シグ
マデルタ変調信号から再シグマデルタ変調信号に切り換
える前に、第１の遅延シグマデルタ変調信号が選択され
ている期間の上記剰余値をシグマデルタ変調処理手段に
入力する最大振幅レベル信号より上記減算制御手段を用
いて徐々に減算することを特徴とする請求項２８記載の
ディジタル信号処理装置。 - 【請求項３０】 上記剰余値検出手段は上記制限積分値
に最大振幅レベルを加算した値の上記最大振幅レベル幅
に対する剰余値を検出し、上記減算制御手段は上記剰余
値から最大振幅レベルを減算した加算値剰余値減算結果
を上記最大振幅レベル信号より徐々に減算することを特
徴とする請求項２９記載のディジタル信号処理装置。 - 【請求項３１】 上記シグマデルタ変調処理手段の積分
器に積分値を制限するリミッタ手段を設ける際、上記リ
ミッタ手段のリミッタ値を最大振幅レベル幅の整数倍と
することを特徴とする請求項１２記載のディジタル信号
処理装置。 - 【請求項３２】 上記２系統の内の一にミュートパター
ン信号発生手段を設けることを特徴とする請求項１２記
載のディジタル信号処理装置。 - 【請求項３３】 上記シグマデルタ変調処理手段内の２
段目以降の積分器の積分値を制御する際、上記振幅制御
出力調整手段は、上記所定段目の剰余値検出手段に上記
シグマデルタ変調処理手段内の所定段より前の乗算値に
基づいて得られる最大振幅レベル幅に対する剰余値を検
出させることを特徴とする請求項２５記載のディジタル
信号処理装置。 - 【請求項３４】 上記剰余値検出手段より検出される剰
余値を上記積分器の入力段に設けられた減算手段により
徐々に減算する際、これらの制御を入力段側の積分器よ
り順次行い、この後上記シグマデルタ変調処理手段の出
力から上記第２の遅延シグマデルタ変調信号への切り換
えを上記切り換え手段に行わせることを特徴とする請求
項３３記載のディジタル信号処理装置。 - 【請求項３５】 上記シグマデルタ変調処理手段内の２
段目以降の積分器の積分値を制限するリミッタ手段を備
えたことを特徴とする請求項２５記載のディジタル信号
処理装置。 - 【請求項３６】 上記シグマデルタ変調処理手段は、 直列に接続された複数段の積分器と、 上記複数段の積分器の出力を前段の積分器の入力にフィ
ードバックする局部帰還ループと、 上記局部帰還ループの開閉手段と、 上記開閉手段を制御する開閉制御手段とを備えてなり、 上記切り換え制御手段が上記第１の遅延シグマデルタ変
調信号を選択している間には上記開閉制御手段で上記局
部帰還ループを開放し、上記切り換え制御手段が上記再
シグマデルタ変調処理後にシグマデルタ変調信号を選択
した後には上記開閉制御手段で上記局部帰還ループを短
絡し、さらに、上記切り換え制御手段が上記第２の遅延
シグマデルタ変調信号を選択する際には局部帰還ループ
信号がフィードバックされる積分器への減算処理が開始
されるより以前に上記開閉制御手段で上記局部帰還ルー
プを開放することを特徴とする請求項１７又は３４記載
のディジタル信号処理装置。 - 【請求項３７】 シグマデルタ変調処理により得られた
入力信号であるシグマデルタ変調信号を遅延した遅延シ
グマデルタ変調信号と、この入力信号に再度シグマデル
タ変調処理を施して得られた再シグマデルタ変調信号と
を切り換え工程で切り換えるディジタル信号処理方法で
あって、 上記入力信号であるシグマデルタ変調信号を所定サンプ
ル数遅延して上記遅延シグマデルタ変調信号を出力する
入力信号遅延工程と、 複数の積分器を有して上記再シグマデルタ変調信号を出
力するシグマデルタ変調処理工程と、 上記シグマデルタ変調処理工程に入力される上記シグマ
デルタ変調信号の振幅レベルを上記シグマデルタ変調処
理工程で使われる初段の積分器への帰還信号の振幅レベ
ルに合わせるレベル調整工程と、 上記切り換え工程を制御する切り換え制御工程とを備え
ることを特徴とするディジタル信号処理方法。 - 【請求項３８】 上記レベル調整工程で振幅レベルが調
整されたレベル調整信号の振幅レベルを制御する振幅制
御工程を備えてなり、上記切り換え制御工程は、上記入
力信号遅延工程からの遅延シグマデルタ変調信号を、上
記レベル調整信号にシグマデルタ変調処理を施して得ら
れた再シグマデルタ変調信号に上記切り換え工程を使っ
て切り換えてから、上記振幅制御工程に上記レベル調整
信号の振幅レベルを制御させることを特徴とする請求項
３７記載のディジタル信号処理方法。 - 【請求項３９】 ２系統のシグマデルタ変調処理により
得られた入力信号である２系統のシグマデルタ変調信号
と、これらの入力信号により得られる再シグマデルタ変
調信号とを切り換え工程により切り換えるディジタル信
号処理方法であって、 複数の積分器を有して上記再シグマデルタ変調信号を出
力するシグマデルタ変調工程と、 上記２系統の内の一のシグマデルタ変調信号を所定サン
プル数遅延して第１の遅延シグマデルタ変調信号を出力
する第１の入力信号遅延工程と、 上記一のシグマデルタ変調信号の振幅レベルを上記シグ
マデルタ変調工程で使われる初段の積分器への帰還信号
の振幅レベルに合わせる第１のレベル調整工程と、 上記第１のレベル調整工程で振幅レベルが調整された第
１のレベル調整信号の振幅レベルを制御する第１の振幅
制御工程と、 上記２系統の内の他のシグマデルタ変調信号を所定サン
プル数遅延して第２の遅延シグマデルタ変調信号を出力
する第２の入力信号遅延工程と、上記他のシグマデルタ
変調信号の振幅レベルを上記シグマデルタ変調工程で使
われる初段の積分器への帰還信号の振幅レベルに合わせ
る第２のレベル調整工程と、 上記第２のレベル調整工程で振幅レベルが調整された第
２のレベル調整信号の振幅レベルを制御する第２の振幅
制御工程と、 上記第１の振幅制御工程及び上記第２の振幅制御工程の
二つの出力を調整する振幅制御出力調整工程と、 上記第１の振幅制御工程、上記第２の振幅制御工程、上
記シグマデルタ変調工程、上記振幅制御出力調整工程及
び上記切り換え工程を制御する切り換え制御工程とを備
え、 上記切り換え制御工程は、上記第１の遅延シグマデルタ
変調信号から上記再シグマデルタ変調信号への切り換え
を行った後、上記第１の振幅制御工程、第２の振幅制御
工程及び上記振幅制御出力調整工程に上記一のシグマデ
ルタ変調信号及び上記他のシグマデルタ変調信号の振幅
レベルを制御させることを特徴とするディジタル信号処
理方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17690196A JP3318823B2 (ja) | 1995-12-27 | 1996-07-05 | ディジタル信号処理装置及び方法 |
| EP96309281A EP0783207B1 (en) | 1995-12-27 | 1996-12-19 | digital signal processing method and apparatus |
| DE69637936T DE69637936D1 (de) | 1995-12-27 | 1996-12-19 | Vorrichtung und Verfahren zur digitalen Signalverarbeitung |
| AU76407/96A AU709109B2 (en) | 1995-12-27 | 1996-12-20 | Digital signal processing method and apparatus |
| MYPI96005438A MY113009A (en) | 1995-12-27 | 1996-12-23 | Digital signal processing method and apparatus |
| IDP963930A ID17595A (id) | 1996-03-14 | 1996-12-26 | Peralatan dan metoda proses sinyal digital |
| CN96121348.5A CN1108663C (zh) | 1995-12-27 | 1996-12-27 | 数字信号处理方法和装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-341965 | 1995-12-27 | ||
| JP34196595 | 1995-12-27 | ||
| JP8-57999 | 1996-03-14 | ||
| JP5799996 | 1996-03-14 | ||
| JP17690196A JP3318823B2 (ja) | 1995-12-27 | 1996-07-05 | ディジタル信号処理装置及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307452A true JPH09307452A (ja) | 1997-11-28 |
| JP3318823B2 JP3318823B2 (ja) | 2002-08-26 |
Family
ID=27296451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17690196A Expired - Lifetime JP3318823B2 (ja) | 1995-12-27 | 1996-07-05 | ディジタル信号処理装置及び方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0783207B1 (ja) |
| JP (1) | JP3318823B2 (ja) |
| CN (1) | CN1108663C (ja) |
| AU (1) | AU709109B2 (ja) |
| DE (1) | DE69637936D1 (ja) |
| MY (1) | MY113009A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003101414A (ja) * | 2001-09-20 | 2003-04-04 | Asahi Kasei Microsystems Kk | デジタル信号処理回路 |
| WO2004015872A1 (ja) * | 2002-08-09 | 2004-02-19 | Sony Corporation | ディジタル信号処理装置及びディジタル信号処理方法 |
| KR100894943B1 (ko) * | 2007-06-20 | 2009-04-27 | 주식회사 대우일렉트로닉스 | 시간 지연 보상 장치 및 방법 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2330749B (en) * | 1997-10-24 | 2002-08-21 | Sony Uk Ltd | Audio signal processor |
| JP2001237707A (ja) | 2000-02-18 | 2001-08-31 | Sony Corp | デジタル信号処理装置及び方法、並びにδς変調器 |
| JP4656524B2 (ja) * | 2006-03-29 | 2011-03-23 | 株式会社コルグ | デジタル信号処理装置 |
| CN102946254B (zh) * | 2012-12-13 | 2015-05-27 | 成都芯源系统有限公司 | 多相开关变换器的数字控制器及数字控制方法 |
| JP6149514B2 (ja) * | 2013-05-29 | 2017-06-21 | ティアック株式会社 | サーチ機能を備えるデジタル信号処理装置 |
| JP2015099964A (ja) | 2013-11-18 | 2015-05-28 | ソニー株式会社 | 信号処理装置、信号処理方法及びコンピュータプログラム |
| DE102014104142B4 (de) * | 2014-03-25 | 2015-10-22 | Intel IP Corporation | Quantisierungsschaltung und Verfahren zum Quantisieren einer Eingangsgröße |
| US9859914B1 (en) * | 2016-08-05 | 2018-01-02 | Mediatek Inc. | Delta-sigma modulator with delta-sigma truncator and associated method for reducing leakage errors of delta-sigma modulator |
| CN114785454A (zh) * | 2022-03-31 | 2022-07-22 | 国网北京市电力公司 | 信号处理系统及处理方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1133639A (en) * | 1979-01-30 | 1982-10-12 | Masato Tanaka | Method and apparatus for editing digital signals recorded on a record medium |
| JPS58141483A (ja) * | 1982-02-17 | 1983-08-22 | Sony Corp | 異種デ−タの接続処理装置 |
| US5231636A (en) * | 1991-09-13 | 1993-07-27 | National Semiconductor Corporation | Asynchronous glitchless digital MUX |
| KR930020844A (ko) * | 1992-03-30 | 1993-10-20 | 사토 후미오 | 다채널 디지탈 시그마 델타변조기 |
| US5248971A (en) * | 1992-05-19 | 1993-09-28 | Mandl William J | Method and apparatus for multiplexed oversampled analog to digital modulation |
| JPH08172359A (ja) * | 1994-12-20 | 1996-07-02 | Sony Corp | シグマデルタ信号の処理装置 |
| US5627536A (en) * | 1994-12-27 | 1997-05-06 | Advanced Micro Devices, Inc. | Multiplexed delta-sigma modulator |
-
1996
- 1996-07-05 JP JP17690196A patent/JP3318823B2/ja not_active Expired - Lifetime
- 1996-12-19 EP EP96309281A patent/EP0783207B1/en not_active Expired - Lifetime
- 1996-12-19 DE DE69637936T patent/DE69637936D1/de not_active Expired - Lifetime
- 1996-12-20 AU AU76407/96A patent/AU709109B2/en not_active Ceased
- 1996-12-23 MY MYPI96005438A patent/MY113009A/en unknown
- 1996-12-27 CN CN96121348.5A patent/CN1108663C/zh not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003101414A (ja) * | 2001-09-20 | 2003-04-04 | Asahi Kasei Microsystems Kk | デジタル信号処理回路 |
| JP4554855B2 (ja) * | 2001-09-20 | 2010-09-29 | 旭化成エレクトロニクス株式会社 | デジタル信号処理回路 |
| WO2004015872A1 (ja) * | 2002-08-09 | 2004-02-19 | Sony Corporation | ディジタル信号処理装置及びディジタル信号処理方法 |
| GB2396264A (en) * | 2002-08-09 | 2004-06-16 | Sony Corp | Digital signal processing device and digital signal processing method |
| GB2396264B (en) * | 2002-08-09 | 2005-12-14 | Sony Corp | Digital signal processing device and digital signal processing method |
| KR100894943B1 (ko) * | 2007-06-20 | 2009-04-27 | 주식회사 대우일렉트로닉스 | 시간 지연 보상 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0783207A2 (en) | 1997-07-09 |
| EP0783207A3 (en) | 1999-03-24 |
| AU7640796A (en) | 1997-07-03 |
| EP0783207B1 (en) | 2009-05-20 |
| CN1171661A (zh) | 1998-01-28 |
| MY113009A (en) | 2001-10-31 |
| DE69637936D1 (de) | 2009-07-02 |
| JP3318823B2 (ja) | 2002-08-26 |
| CN1108663C (zh) | 2003-05-14 |
| AU709109B2 (en) | 1999-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1435695B1 (en) | Delta-sigma modulation apparatus and signal amplification apparatus | |
| JP3272438B2 (ja) | 信号処理システムおよび処理方法 | |
| JP4539446B2 (ja) | デルタシグマ変調装置及びデルタシグマ変調方法 | |
| JP3318823B2 (ja) | ディジタル信号処理装置及び方法 | |
| US5701124A (en) | 1-bit signal processing apparatus capable of amplitude modulation and recording or reproducing apparatus having loaded thereon the signal processing apparatus | |
| US5793316A (en) | Digital signal processing method and apparatus | |
| US7450648B2 (en) | Digital signal processing device, a method and a delta-sigma modulator using the same method | |
| JP3334413B2 (ja) | ディジタル信号処理方法及び装置 | |
| US20020121999A1 (en) | Digital signal processing apparatus and method | |
| US7205919B2 (en) | Digital signal processing apparatus and digital signal processing method | |
| JPH0991887A (ja) | ディジタル信号処理方法及び装置 | |
| KR100496669B1 (ko) | 디지털신호처리방법및장치 | |
| JP3826813B2 (ja) | ディジタル信号処理装置及びディジタル信号処理方法 | |
| JP5230139B2 (ja) | 音声信号処理装置 | |
| KR100484398B1 (ko) | 1비트디지털신호처리장치,기록장치및재생장치 | |
| US9589591B2 (en) | Signal processing device, signal processing method, and computer program | |
| JP2002141802A (ja) | Ａ／ｄ変換装置 | |
| JP3339320B2 (ja) | ディジタル信号処理装置 | |
| JPH09185379A (ja) | サンプリング音源装置 | |
| JP5474145B2 (ja) | オーディオ製品におけるｄｓｄ信号のフェード処理装置 | |
| JPH0535300A (ja) | 音声録音再生装置 | |
| KR100264328B1 (ko) | 디지털 오디오의 페이드 아우트/인 조정장치 및 방법 | |
| JP5795503B2 (ja) | パルス幅変調システムおよび音声信号出力装置 | |
| Farrar et al. | Development of a commercial digital amplifier | |
| JP2002050133A (ja) | ディジタル信号変調装置及び方法、ディジタル信号復調装置及び方法、並びにディジタル信号伝送装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020514 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080621 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090621 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090621 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100621 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100621 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110621 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120621 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120621 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130621 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |