JPH09298196A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 中間層としてＳＯＧ膜を含む層間絶縁層を有
する半導体チップにおいて、層間絶縁層中のクラック発
生を抑制できる半導体装置を提供することである。 【解決手段】 本発明の半導体装置は、頂点で交わる辺
によって画定される多角形状の表面を有する半導体チッ
プ基板と、前記半導体チップ基板の表面上に形成され、
前記辺よりも内側に外縁を有する第１の層間絶縁層と、
前記頂点の近傍領域を除く前記第１の層間絶縁層の外縁
を覆い導電性材料で形成された第１のシールリングと、
前記第１の層間絶縁層上に形成され、塗布絶縁膜とその
上下を覆い、互いに接する外周部を有する一対のＣＶＤ
絶縁膜とを有し、前記辺よりも内側に外縁を有する第２
の層間絶縁層と、前記第２の層間絶縁層の外縁、前記第
１のシールリングで覆われていない前記第１の層間絶縁
層の外縁を覆い、導電性材料で形成された第２のシール
リングとを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に半導体チップの周縁部にシールリ
ングを有する樹脂封止型の半導体装置とその製造方法に
関する。

【０００２】

【従来の技術】図１１は、半導体基板上に画定され、ス
クライブ領域Ｓを挟んで隣接する２つの半導体チップ領
域の一部を示す概略平面図である。図に示すように、半
導体チップの内部領域Ｉには、集積回路等が形成される
素子形成領域ａとこの素子形成領域ａの周囲にあってボ
ンディングパッドが配置されるボンディングパッド形成
領域ｂが設けられている。さらに、この内部領域Ｉを取
り囲んで予備領域ｃが設けられている。

【０００３】予備領域ｃは、ウェハをダイシングしてチ
ップに分離する際、スクライブ面より入るクラックが素
子形成領域ａに届かないように配慮して設けられた２０
μｍ〜１００μｍの幅の領域である。通常、予備領域ｃ
に配線パターンは形成されない。

【０００４】予備領域ｃの外周部であるチップ周縁部ｄ
には、シールリングが形成されることが多い。一般にシ
ールリングとは、チップ周縁部ｄの層間絶縁膜等の積層
の端面を覆う帯状のダミー配線パターンをいい、チップ
側部からの水分、不純物（汚染物）の侵入を防ぐ役目を
果たす。なお、以下にシールリング構造という場合は、
シールリングを含むチップ周縁部の積層構造を指すこと
とする。

【０００５】従来使用されている２種のシールリング構
造について図１２（Ａ）及び図１２（Ｂ）を参照して説
明する。図１２（Ａ）は、２層の配線層のうち上層の配
線層のみによってシールリングを形成した半導体チップ
の、ボンディングパッド形成領域ｂからスクライブ領域
Ｓにかけての断面図である。

【０００６】図１２（Ａ）に示すように、半導体基板１
の表面上に、下側よりチップ周縁部ｄに端部を有するフ
ィールド酸化膜２と第１層目の層間絶縁膜３が形成され
ている。層間絶縁膜３上のボンディングパッド形成領域
ｂには、ボンディングパッドとして、第１層目と第２層
目の配線層による配線パターン４ａと８ａが形成されて
いる。層間絶縁膜３上には、第２層目の層間絶縁層であ
るＣＶＤ（化学気相堆積法）絶縁膜５が形成されてい
る。

【０００７】チップ周縁部ｄには、ＣＶＤ絶縁膜５と層
間絶縁膜３の積層の端部の上面と側端面、およびこれに
連続する半導体基板１の一部表面を被覆するシールリン
グ８ｂが形成されている。さらに、ＣＶＤ絶縁膜５の表
面およびシールリング８ｂを覆うパッシベーション膜９
が形成されている。なお、スクライブ領域Ｓには、半導
体基板１の表面が露出しているが、これは、スクライブ
をし易くする為である。

【０００８】図１２（Ｂ）は、第１層目および第２層目
の両方の配線層でシールリングを形成した半導体チップ
の、ボンディングパッド形成領域ｂからスクライブ領域
Ｓにかけての断面図である。

【０００９】図１２（Ｂ）に示すシールリング構造で
は、第１層目の配線層により層間絶縁膜３の端部の上面
と側端面、及びそれに連続する半導体基板１の一部表面
を被覆するシールリング４ｂが形成されている。シール
リング８ｂは、第２層目の層間絶縁層Ｉ２の端部の上面
と側端面およびこれに連続するようにシールリング４ｂ
の上面と半導体基板１の一部表面を被覆している。

【００１０】また、図１２（Ｂ）に示す半導体チップで
は、第２層目の層間絶縁層Ｉ２が、一対のＣＶＤ絶縁膜
５、７でＳＯＧ（スピンオングラス）膜６を挟む積層膜
で形成されている。通常、多層配線層を形成する場合
は、配線層の成膜およびパターニングの際、基板表面に
凹凸があるため、配線の寸法精度が低下するという問題
がある。ＳＯＧ膜６の形成は、基板表面の凹凸を平坦化
し、配線のパターニング精度を改善する効果を有する。

【００１１】この第２層目の層間絶縁層Ｉ２を形成する
為には、プラズマＣＶＤ法によりＣＶＤ絶縁膜５を形成
し、さらにＣＶＤ絶縁膜５の上にＳＯＧ膜を塗布する。
その後ＣＶＤ絶縁膜５の表面の凹部を除く平坦な面上に
形成されたＳＯＧ膜がほぼ消滅するまでエッチバックす
る。さらにエッチバックにより得られた平坦な絶縁膜表
面上にプラズマＣＶＤ法を用いて絶縁膜７を形成する。

【００１２】

【発明が解決しようとする課題】図１３は、図１２
（Ａ）に示すシールリング構造を形成する時の途中工程
におけるチップの部分断面図である。図に示すように層
間絶縁膜３が形成された半導体基板１の表面上に第１層
目の配線層４を形成し、この配線層４上にレジスト膜を
回転塗布し、露光現像工程を経て、ボンディングパッド
および配線用のレジストパターン１０ａを形成する。こ
の構造では、チップ周縁部ｄの第１層目の配線層４をエ
ッチング除去する。

【００１３】しかし、チップ周縁部ｄには、フィールド
酸化膜２の端部と層間絶縁膜３の端部に起因する段差が
存在する。この段差が大きいと、図に示すように塗布さ
れたレジストが段差部分に厚く溜まり易い。ポジレジス
トの場合、厚く溜まったレジストは露光不十分となり、
現像後もレジスト残り１０ｂが生じることがある。

【００１４】レジスト残り１０ｂは、配線層４をエッチ
ングする際、エッチングマスクとなり、レジスト残り１
０ｂの下の配線層４が部分的にエッチングされず残って
しまうことがある。基板上に部分的に残った配線層は、
ひげ状の幅の狭いものであることが多く、後続の工程中
で剥がれ易い。剥がれた配線層が、基板上の内部回路の
方へ浮遊し、再付着すると、ショート等を引き起こし、
チップの歩留りを下げることになる。

【００１５】これに対し、図１２（Ｂ）に示すシールリ
ング構造は、層間絶縁膜３の端部を覆う第１層目の配線
層からなるシールリング４ｂを有する。この為、先に指
摘したレジストが溜まり易い段差が存在するが、この段
差を覆って積極的にレジストパターンを形成する。従っ
て、部分的にレジストの現像残りが生じることはない。
また、このレジストパターンをエッチングマスクとし
て、第１層目の配線層をエッチングして得られるシール
リング４ｂは、十分な幅を有するので剥がれることはな
く、上述のような配線層の部分的残りによる問題は発生
しない。

【００１６】また、図１２（Ｂ）に示すシールリング構
造では、層間絶縁層にＳＯＧ膜を含むので、基板表面が
平坦化され、配線層のパターニング精度が向上する。し
かし、ＳＯＧ膜６の形成に関し、別の問題が発生する。

【００１７】第２層目の層間絶縁層Ｉ２を形成するため
には、絶縁膜５上にＳＯＧ膜の液状原料を回転塗布す
る。この際、シールリング４ｂが堰となり、ＳＯＧ原料
がシールリング４ｂの上流側に特に厚く溜まりやすい。
ＳＯＧ膜の絶縁膜としての膜質はそれ程良くないので、
ＳＯＧ膜の使用は必要最小限にすることが望まれる。そ
こで、エッチバックを行い平坦部上のＳＯＧ膜を除去
し、凹部を埋めたＳＯＧ膜のみを残留させる。

【００１８】この時、予備領域ｃにＳＯＧ膜が残留しな
いようにエッチバックを行うことが好ましいが、シール
リング４ｂの内側の予備領域ｃに厚く溜まったＳＯＧ膜
は、エッチバック後も厚く残留することが多い。ボンデ
ィングパッド形成領域ｂより内側の素子形成領域内は、
密に配線パターン等が形成されているので、ＳＯＧ膜が
残留する各凹部は小面積であるが、予備領域ｃには、広
域でしかも厚いＳＯＧ膜が残留し易い。

【００１９】このように予備領域ｃにＳＯＧ膜が厚くし
かも広域に残った半導体チップをパッケージに樹脂封止
し、温度サイクル試験にかけると、残留したＳＯＧ膜に
クラックが生じることが多い。これらのクラックが、素
子形成領域に達する場合もある。クラックから水分の侵
入を招き、侵入した水分が素子形成領域に達すると、ト
ランジスタ等の機能素子の特性に悪影響を与えることも
ある。

【００２０】たとえば、酸化膜近傍に水分が達すると、
トランジスタのしきい値を変動させたり、フィールド酸
化膜とシリコン基板との界面近傍のウェル領域に負の電
荷を誘発し、ｎ型チャネルを形成してしまうことがあ
る。また、侵入した水分はＡｌ等の配線材料を腐食して
しまうこともある。

【００２１】本発明の目的は、ＳＯＧ膜を中間層として
含む層間絶縁層中においてクラックの発生が少ない半導
体装置とその製造方法を提供することである。

【００２２】

【課題を解決するための手段】本発明の半導体装置は、
頂点で交わる辺によって画定される多角形状の表面を有
する半導体チップ基板と、前記半導体チップ基板の表面
上に形成され、前記辺よりも内側に、外縁を有する第１
の層間絶縁層と、前記頂点の近傍領域を除く前記第１の
層間絶縁層の外縁を覆い、導電性材料で形成された第１
シールリングと、前記第１の層間絶縁層上に形成され、
前記辺よりも内側に外縁を有し、塗布絶縁膜とその上下
を覆い互いに接する外周部を有する一対のＣＶＤ絶縁膜
からなる第２の層間絶縁層と、前記第２の層間絶縁層の
外縁、前記第１シールリングで覆われていない前記第１
の層間絶縁層の外縁を覆い、導電性材料で形成された第
２シールリングとを有する。

【００２３】塗布絶縁膜を形成する工程において、チッ
プ基板の各頂点近傍領域には、第１シールリングを形成
しないので、第１シールリングによる塗布液の流れの堰
がなく、頂点の近傍領域には塗布絶縁膜の広域残留がで
きない。よって、塗布絶縁膜の広域残留に起因するクラ
ックの発生を効果的に抑制することができる。

【００２４】頂点の近傍領域を除く第１の層間絶縁層の
外縁には、第１シールリングが形成される。第１の層間
絶縁層の外縁を覆う導電性膜をエッチング除去しようと
する場合は、エッチング残りが生じ、このエッチング残
りが工程途中で剥離し易く、ショート等を引き起こすこ
とがある。しかし、外縁部にシールリングとして積極的
に導電性膜によるパターンを形成することにより、導電
性膜のエッチング残りが発生することを抑制できる。

【００２５】また、本発明の別な半導体装置の製造方法
は、頂点で交わる辺によって画定される多角形状の表面
を有する半導体チップ基板上に、第１の層間絶縁層を形
成する工程と、前記第１の層間絶縁層の外周端部をエッ
チングし、前記辺よりも内側に、前記第１の層間絶縁層
の外縁を形成する工程と、前記第１の層間絶縁層を覆
い、基板表面全面に、第１の導電性膜を形成する工程
と、前記第１の導電性膜の少なくとも前記第１の層間絶
縁膜の外縁を覆う外周端部をエッチングする工程と、基
板上の最表面全面に、塗布絶縁膜とその上下を覆う一対
のＣＶＤ絶縁膜からなる第２の層間絶縁層を形成する工
程と、前記第２の層間絶縁層を覆い、基板表面全面に、
第２の導電性膜を形成する工程と、前記第２の導電性膜
を選択的にエッチングし、前記辺の内側に形成された前
記各層間絶縁層による積層の端部の上面と側端面を連続
的に覆うシールリングを形成する工程とを有し、前記第
２の層間絶縁層を形成する工程が、ＣＶＤ法を用いて第
１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第
１の塗布絶縁膜を形成する工程と、前記第１の絶縁膜と
前記第１の塗布絶縁膜の積層の表面からその厚さの一部
をエッチバックする工程と、前記エッチバックにより得
られた最表面上に、ＣＶＤ法を用いて第２の絶縁膜を形
成する工程とを有する。

【００２６】この方法によれば、チップ全周縁部に上層
配線層のみでシールリングが形成される。塗布絶縁膜を
形成する工程において、シールリングが形成されていな
いので、シールリングによる塗布液の流れの堰がなく、
チップ全周縁部近傍に塗布絶縁膜の広域残留ができな
い。よって、塗布絶縁膜の広域残留に起因するクラック
の発生をより効果的に抑制することができる。

【００２７】

【発明の実施の形態】本発明の第１の実施例について述
べる前に、本願の発明者等が行った試験について説明す
る。

【００２８】第２層目の層間絶縁層がＳＯＧ膜を中間層
に有する２種の半導体チップを作製した。一方の半導体
チップは、図１（Ａ）に示すように、図１２（Ａ）に示
した従来のシールリング構造において第２層目の層間絶
縁層５をＳＯＧ膜を含む層間絶縁層に置き換えたもので
ある。チップ周縁部ｄに第２層目の配線層のみでシール
リングが形成されている。

【００２９】もう一方の半導体チップは、チップ周縁部
ｄに第１層目と第２層目の配線層でシールリングが形成
されたものであり、図１２（Ｂ）に示した半導体チップ
と同等のものである。なお、図１（Ｂ）に示すシールリ
ング断面構造は、図１２（Ｂ）に示すシールリング断面
構造とほぼ等しいので、以下図１（Ｂ）を参照する。

【００３０】それぞれの半導体チップをＱＦＰ（Ｑｕａ
ｄ Ｉｎｌｉｎｅ Ｆｌａｔ Ｐａｃｋａｇｅ）タイプ
のパッケージに樹脂封止し、温度サイクル試験にかけ、
第２層目の層間絶縁層Ｉ２でのクラック発生状態を観察
した。なお、作製した半導体チップは、一辺８．５ｍｍ
の正方形状を有するものであった。

【００３１】チップをまず−６５℃の低温状態で３０分
保持した後、５分間室温に戻し、次に１５０℃の高温状
態で３０分保持し、再び５分間室温に戻す一連の過程を
１サイクルとして、温度サイクルを５００回繰り返し
た。

【００３２】図１（Ｂ）に示すように、第１層目の配線
層と第２層目の配線層でシールリングを形成した半導体
チップでは、４９個中３７個のチップで、第２層目の層
間絶縁層Ｉ２中にクラックの発生が確認された。これら
のクラックは、ＳＯＧ膜６とプラズマＣＶＤによるＣＶ
Ｄ絶縁膜５又は７との界面から発生し、ＳＯＧ膜６内に
クラックが伸びていた。両者の膜の密着性が悪いことに
起因していると思われる。

【００３３】留意すべきことは、これらのクラックの起
点が、いずれもチップコーナから半径約２ｍｍの円内の
チップコーナ近傍に集中していたことである。熱サイク
ル試験において、チップコーナ部に発生する応力が大き
い為と考えられる。

【００３４】一方、図１（Ａ）に示す上層配線層（第２
層目の配線層）のみでシールリングを形成した半導体チ
ップでは、４９個のチップ中いずれにもクラックの発生
は発見されなかった。このチップでは、第１層目の配線
層でシールリングを形成しないので、チップ周縁部ｄ
に、ＳＯＧ原料を塗布する際の流れの堰となるものがな
く、予備領域ｃ上にＳＯＧ膜が厚く溜まることがない。
よって、エッチバック工程後のチップ周縁部ｄから予備
領域ｃにかけての第２層目の層間絶縁層Ｉ２の中にクラ
ック発生の要因となるＳＯＧ膜の残留が殆どないためと
考えられる。

【００３５】ただし、図１（Ａ）に示すように、このシ
ールリングを有するチップにおいても、ウェハ上でのチ
ップの位置によっては、ＳＯＧ膜原料を塗布する際の液
流れがチップ端部からチップの内側に向けられることが
ある。この場合は、第１層目の配線層で形成するボンデ
ィングパッド用の配線パターン４ａが流れの堰となり、
その上流側に厚いＳＯＧ膜を形成してしまい、エッチバ
ック後も予備領域ｃ上の第２層目の層間絶縁層Ｉ２中に
ＳＯＧ膜が残留してしまうことがある。しかし、このよ
うなＳＯＧ膜の残留がチップコーナ近傍にあっても、図
１（Ａ）に示すチップでは、上述したように、クラック
の発生は起こっていなかった。

【００３６】これは、ボンディングパッドは離散的なパ
ターンであるため広域にＳＯＧ膜が残留せず、ボンディ
ングパッド用の配線パターン４ａに隣接する部分のみに
ＳＯＧ膜が残留する為であろう。又、同じ予備領域ｃで
も、よりチップの内側にあり、ＳＯＧ膜にかかる応力が
幾分小さい為であろう。さらに、ボンディングパッド形
成領域ｂが隣接する素子形成領域には、複数の配線パタ
ーンが密に形成されており、この配線パターン等による
凹凸の存在により、ＳＯＧ膜とプラズマＣＶＤ法によっ
て形成した絶縁膜の実質的な接触面積が増し、剥離しに
くい状態にある為と考えられる。

【００３７】なお、定量的な把握は行っていないが、従
来から指摘されているように、第２層目の配線層のみで
シールリングを形成した図１（Ａ）に示すシールリング
構造を有する半導体チップでは、製造工程中に第１層目
の配線層の剥離が発生することもあったが、第１層目の
配線層、第２層目の配線層の両方でシールリングを形成
した図１（Ｂ）に示すシールリング構造の半導体チップ
ではこの剥離は発生しなかった。

【００３８】これらの試験結果から、チップコーナ近傍
において、予備領域ｃに広域にＳＯＧ膜が残留してお
り、しかもチップ周縁部ｄに近い側に特に厚くＳＯＧが
残る場合には、高い頻度でクラックが発生すると推察で
きる。

【００３９】以上の試験結果を鑑みて提案された本発明
の第１の実施例について図１（Ａ）〜図５（Ｅ２）を参
照して以下に説明する。図１（Ｃ）に示すように、第１
の実施例で用いる半導体チップは、四角形の平面形状を
有し、そのチップ表面は、機能素子やボンディングパッ
ド等が形成される内部領域Ｉ、内部領域Ｉの周囲に帯状
に設けられ何の配線パターンも形成されない予備領域
ｃ、さらに予備領域ｃを囲むチップ周縁部ｄ、およびチ
ップ周縁部ｄの外周のスクライブ領域Ｓに分けられる。

【００４０】以下、第１の実施例では、４つのそれぞれ
のチップコーナ（四角形の各頂点）を中心とした半径ｒ
の１／４円内のチップ周縁部ｄをチップ端角領域Ｃｃと
呼び、それ以外のチップ周縁部ｄをチップ端辺央領域Ｅ
ｃと呼ぶ。

【００４１】第１の実施例の半導体チップは、従来のよ
うにチップ周縁部ｄの全域に単一のシールリング構造を
有するものではなく、チップ端角領域Ｃｃには、図１
（Ａ）に示すシールリング構造を有し、チップ端辺央領
域Ｅｃには、図１（Ｂ）に示すシールリング構造を有す
る。

【００４２】チップ表面上のシールリングの平面パター
ンを図２に示す。なお理解の便宜の為、チップ周縁部ｄ
をやや大きめに図示している。図に示すように、上層配
線層（第２層目の配線層）によるシールリング８ｂは、
予備領域ｃを囲む全周囲のチップ周縁部ｄに環（ルー
プ）状に形成するが、下層配線層（第１層目の配線層）
によるシールリング４ｂは、図１（Ｃ）におけるチップ
端角領域Ｃｃに相当するチップコーナ領域を除くチップ
周縁部ｄのみに形成する。

【００４３】第１の実施例において、図１（Ａ）は、図
１（Ｃ）に示す一点鎖線Ａ−Ａ’におけるチップの断面
図に相当する。即ち、チップ端角領域Ｃｃを含むチップ
の、ボンディングパッド形成領域ｂからスクライブ領域
Ｓにかけての部分断面図である。また、図１（Ｂ）は、
図１（Ｃ）に示す一点鎖線Ｂ−Ｂ’におけるチップの断
面に相当する。即ち、チップ端辺央領域Ｅｃを含むチッ
プの、ボンディングパッド形成領域ｂからスクライブ領
域Ｓにかけての部分断面図である。

【００４４】チップ端角領域Ｃｃには、図１（Ａ）に示
すように、２層の配線層のうち上層の配線層のみでシー
ルリング８ｂを形成することにより、チップ端角領域Ｃ
ｃの予備領域ｃにＳＯＧ膜が広く残留することを防止し
ている。この為、クラック発生を効果的に抑制できる。

【００４５】一方、図１（Ｂ）に示すように、チップ端
辺央領域Ｅｃには、下層配線層でもシールリング４ｂを
形成することにより、下層配線層が層間絶縁層の外縁の
段差部に部分的に残留して工程途中で剥離するという問
題を避けることができる。なお、チップ端辺央領域Ｅｃ
から予備領域ｃにかけて広域にＳＯＧ膜６が残留し得る
が、上述の試験結果から推察されるように、チップ端辺
央領域Ｅｃでは、チップコーナ近傍ほど発生する応力が
大きくない為、ＳＯＧ膜６にクラックが発生する心配は
少ない。さらに、シールリング４ｂは、コーナ部分で切
り欠かれており、閉じたループ状のシールリングと較べ
れば、ＳＯＧを堰止める作用が少ないであろう。

【００４６】以下に、第１の実施例の半導体装置の製造
方法について図３（Ａ）〜図５（Ｅ２）を参照しながら
説明する。図３（Ａ）、図３（Ｂ）を用いて、第１層目
の配線層を半導体基板表面に形成するまでの工程につい
て説明する。

【００４７】チップの内側の素子形成領域には、トラン
ジスタ等の機能デバイスを形成する。形成するデバイス
の種類は特に限定されない。シールリング構造の作製
は、素子形成領域上へのデバイス作製と同時に進行す
る。例えば素子形成領域にトランジスタを形成する場合
を例にとって説明する。

【００４８】チップ内側の素子形成領域の半導体基板表
面に活性領域を画定する為にＳｉＮ _x 膜のマスクを用い
た基板表面の熱酸化により、フィールド酸化膜を形成す
る。同時に、図３（Ａ）に示すように、ボンディングパ
ッド形成領域ｂからチップ周縁部ｄに至る領域にも、半
導体基板１の表面層にフィールド酸化膜２の層を形成す
る。なお、スクライブ領域Ｓでは半導体基板１の表面を
露出させる為、フィールド酸化膜２を形成する領域は、
チップ周縁部ｄの途中までとする。

【００４９】チップ内側の素子形成領域に、通常用いら
れている方法に従いトランジスタのゲート電極、ソース
／ドレイン領域等を形成する。続いてこれらのトランジ
スタ等を覆うように基板全面に第１層目の層間絶縁膜３
を形成する。同時に図３（Ａ）に示すように、ボンディ
ングパッド形成領域ｂからスクライブ領域Ｓに至る領域
にも、第１層目の層間絶縁膜３が形成される。この層間
絶縁膜３は、例えば減圧ＣＶＤで膜厚約７００ｎｍのＢ
ＰＳＧ（ボロンフォスフォシリケートガラス）膜を形成
し、この後約１０００℃でＢＰＳＧ膜をリフローするこ
とで得られる。

【００５０】素子形成領域では、ソース／ドレイン領域
からの引出し線を形成する為、層間絶縁膜３にビアホー
ルを開ける。これと同時に、図３（Ｂ）に示すようにフ
ィールド酸化膜２の端面より少し外側に層間絶縁膜３の
端面が形成されるように、チップ周縁部ｄからスクライ
ブ領域Ｓに至る層間絶縁膜３をエッチング除去する。

【００５１】なお、これらのエッチングは、レジストパ
ターンをエッチングマスクにして行う。エッチング後、
残ったレジストパターンを除去する。図３（Ｂ）に示す
ように、基板表面上に第１層目の配線層４を形成する。
チップのボンディングパッド形成領域ｂからスクライブ
領域Ｓに至る領域にも層間絶縁膜３を覆う配線層４が形
成される。この配線層４としては、例えばスパッタリン
グ法を用いて、下層より、Ｔｉ、ＴｉＯＮ、Ａｌ−Ｓｉ
−Ｃｕ合金およびＴｉＮの膜をこの順に積層する。各層
の膜厚は、例えば下層のＴｉ膜から順番に２０ｎｍ、１
００ｎｍ、４００ｎｍ、４０ｎｍとする。

【００５２】以後の工程は、図４（Ｃ１）〜図５（Ｅ
２）を参照しながら説明する。なお、図４（Ｃ１）、図
４（Ｄ１）、図５（Ｅ１）が図１（Ｃ）に示す切断線Ｂ
−Ｂ’での断面、即ちチップ端辺央領域Ｅｃを含むチッ
プの部分断面図に相当する。図４（Ｃ２）、図４（Ｄ
２）、図５（Ｅ２）が、図１（Ｃ）に示す切断線Ａ−
Ａ’での断面、即ちチップコーナにおけるチップ端角領
域Ｃｃを含むチップの部分断面図に相当する。

【００５３】図４（Ｃ１）に示すように、フォトリソグ
ラフィ工程を用い、配線層４のエッチングを行う。な
お、配線層４のエッチングは、ハロゲン系ガスを用いた
ドライエッチングにより行う。

【００５４】素子形成領域には、必要な配線パターンが
形成され、図４（Ｃ１）に示すように、ボンディングパ
ッド形成領域ｂにはボンディングパッド用配線パターン
４ａ、チップ端辺央領域Ｅｃには、シールリング４ｂが
形成される。シールリング４ｂは、第１層目の層間絶縁
膜３の外縁部分、即ち層間絶縁膜３の端部の上面と側端
面および側端面に連続する半導体基板１の一部表面を被
覆する。

【００５５】図１（Ａ）に示すシールリング構造のよう
に、この第１層間絶縁膜３の端面にシールリングを形成
しない場合は、この端部の段差に、配線層の部分的なエ
ッチング残りが生じ、工程途中でこのエッチング残りが
剥離し、素子形成領域に浮遊し、ショートを発生させる
ことがある。しかし、図４（Ｃ１）に示すように、段差
部分に積極的に形成したシールリング４ｂは、ある程度
の幅を有するダミー配線パターンであり、部分的なエッ
チング残りとは異なり工程途中に剥離することはない。

【００５６】一方、チップコーナにおけるチップ端角領
域Ｃｃには、図４（Ｃ２）に示すように、ボンディング
パッド用配線パターン４ａは形成するが、シールリング
は形成しない。よって、この領域では、配線層の部分的
なエッチング残りが発生する場合もある。しかし、チッ
プ基板上の全チップ周縁部ｄからみれば一部の領域に過
ぎず、チップ全体としては、配線層のエッチング残りの
発生が抑制される。

【００５７】図４（Ｄ１）および図４（Ｄ２）に示すよ
うに、基板全面に例えばプラズマＣＶＤ法を用いて、膜
厚約５００ｎｍのＳｉＯ₂ 膜（絶縁膜）５を形成する。
さらに、ＳｉＯ₂ 膜５上にＳＯＧ膜６を形成する。ＳＯ
Ｇ膜６は、液原料を基板上にスピン塗布し、この後約４
００℃の温度でキュアして形成する。この時、ＳｉＯ ₂
膜５表面の凹部を除く平坦な面上に約５００ｎｍのＳＯ
Ｇ膜が形成できるようにする。

【００５８】ＳＯＧ膜６は、配線パターンによって基板
表面にできた凹凸を平坦化する。回転塗布されたＳＯＧ
原料は、基板上の凹部を埋める。チップ端辺央領域Ｅｃ
周辺では、予備領域ｃがボンディングパッド用配線パタ
ーン４ａとシールリング４ｂの電極に挟まれた凹部とな
るので、この予備領域ｃにＳＯＧ原料が溜まる。ＳＯＧ
原料を塗布する際の液流れ方向がチップの内部から外部
方向に向いている場合は、図４（Ｄ１）に示すように、
チップ端辺央領域Ｅｃ内のシールリング４ｂによりでき
た基板上の凸部がＳＯＧ原料の流れの堰となる為、シー
ルリング４ｂの内側にＳＯＧ原料が特に溜まり易い。

【００５９】一方、チップコーナにおけるチップ端角領
域Ｃｃにも、図４（Ｄ２）に示すように、ＳｉＯ₂ 膜５
上にＳＯＧ膜６が形成される。チップ端角領域Ｃｃには
シールリングが形成されていないので、同様なＳＯＧ膜
の塗布条件において、ＳＯＧ原料の流れを堰止めるもの
はなく、比較的均一な膜厚のＳＯＧ膜６の層が予備領域
ｃ上に形成される。

【００６０】図５（Ｅ１）、図５（Ｅ２）を参照して、
後続の工程について説明する。ＣＦ ₄ とＣＨＦ₃ の混合
ガスを主体としたエッチングガスを用い、ＳＯＧ膜６と
ＳｉＯ₂ 膜５の積層を双方の膜のエッチング速度がほぼ
同一になる条件で表面より約５００ｎｍの深さエッチバ
ックする。エッチバックにより、ＳｉＯ₂ 膜５の表面の
うち凹部でない平坦な部分が露出する。

【００６１】エッチバック後も、素子形成領域内の配線
パターンによりできた凹部には、ＳＯＧ膜が残留する。
図５（Ｅ１）に示すように、チップ端辺央領域Ｅｃ近傍
の予備領域ｃは、配線パターン４ａとシールリング４ｂ
に両側を挟まれているため、凹部領域となっており、エ
ッチバック後も予備領域ｃにはＳＯＧ膜が残留する。

【００６２】一方、図５（Ｅ２）に示すように、チップ
端角領域Ｃｃ近傍では、チップ端角領域Ｃｃにシールリ
ング４ｂが形成されていないので、予備領域ｃ上のＳＯ
Ｇ膜の膜厚はチップ端辺央領域Ｅｃ近傍の予備領域上の
ＳＯＧ膜ほど厚くない。配線パターン４ａによる段差部
分、及び第１層目の層間絶縁層３の端部の段差部分以外
では、予備領域ｃ上のＳＯＧ膜がほぼ除去される。

【００６３】エッチバックにより得られた基板表面上に
プラズマＣＶＤ法を用いてＳｉＯ₂膜７を膜厚約５００
ｎｍ形成する。こうしてＳｉＯ₂ 膜５、中間層として部
分的に残るＳＯＧ膜６およびＳｉＯ₂ 膜７の積層膜より
なる第２層目の層間絶縁層Ｉ２が得られる。

【００６４】素子形成領域の第２層目の層間絶縁層Ｉ２
に、ビアホールを形成するのと同時に層間絶縁膜３の端
面より内側に第２層目の層間絶縁層Ｉ２の端面ができる
ように、チップ周縁部ｄ内の外周側の領域およびスクラ
イブ領域Ｓの第２層目の層間絶縁層Ｉ２をエッチング除
去する。

【００６５】この後の工程は、図１（Ａ）、および図１
（Ｂ）に示したチップの断面図を参照しながら説明す
る。基板全面に、例えば、スパッタリング法を用いて、
下層よりＴｉ膜を膜厚約１０ｎｍ、Ａｌ−Ｓｉ−Ｃｕ合
金を膜厚約１０００ｎｍ、ＴｉＮ膜を膜厚約４０ｎｍの
順に連続的に積層して第２層目の配線層を形成する。

【００６６】フォトリソグラフィを用いて、第２層目の
配線層を選択的にエッチングし素子形成領域に必要な配
線パターンを残すと同時に、ボンディングパッド形成領
域ｂに配線パターン８ａを形成する。チップ端角領域Ｃ
ｃおよびチップ端辺央領域Ｅｃを含むチップ周縁部ｄ全
周にわたってシールリング８ｂを残す。

【００６７】チップ端角領域Ｃｃでは、図１（Ａ）に示
すように、第２層目の層間絶縁層Ｉ２の上面の端部近傍
領域から層間絶縁膜３の側端面に連続する半導体基板１
の一部表面までを覆うシールリング８ｂが形成される。

【００６８】チップ端辺央領域Ｅｃでは、図１（Ｂ）に
示すように、第２層目の層間絶縁層Ｉ２の上面の端面近
傍領域からシールリング４ｂの端面に連続する半導体基
板１の一部表面までを覆うシールリング８ｂが形成され
る。

【００６９】さらに、図１（Ａ）および図１（Ｂ）に示
すように、基板全面にプラズマＣＶＤ法による厚さ約１
５０ｎｍのＳｉＯ_x 膜と厚さ約１０００ｎｍのＳｉＮ_x
膜からなるパッシベーション膜９を形成する。スクライ
ブ領域Ｓの基板表面１を露出させる為、スクライブ領域
Ｓのパッシベーション膜９をエッチングする。

【００７０】以上の工程の後、半導体基板をダイシング
ソーを用いてスクライブし、個々のチップに分離する。
各半導体チップを、リードフレームにダイ・ボンディン
グした後、ボンディングパッドとリードフレームのリー
ド端子を接続するワイヤボンディングを行う。この後、
樹脂封止を行う。成形、捺印の工程を経て、樹脂封止型
の半導体装置を完成する。

【００７１】第１の実施例では、熱サイクル試験等で応
力が発生し易いチップ端角領域Ｃｃには、第１層目の配
線層によるシールリングをなくし、チップ端角領域Ｃｃ
から予備領域ｃにかけてＳＯＧ膜の残留がほとんどない
シールリング構造を形成し、ＳＯＧ膜に起因するクラッ
クの発生を効果的に抑制する。

【００７２】又、チップ端辺央領域Ｅｃには、第１層目
の配線層によるシールリング４ｂを形成し、これで第１
層目の層間絶縁膜３の端部の段差を覆う。このシールリ
ング４ｂは、図１（Ａ）に示すシールリング構造を形成
する際に問題となる段差部での幅の細い配線層のエッチ
ング残りよりも広い面積を有するので、製造工程途中で
の剥がれの問題が発生しない。

【００７３】上述の第１の実施例では、２層の配線層を
有する半導体装置について説明したが、さらに、配線層
の数が増えた場合でも同様な方法を用いることにより、
同様な効果を得ることができる。

【００７４】さらに多層の配線層を有する半導体チップ
についての第２の実施例について図６（Ａ）、図６
（Ｂ）を用いて説明する。図６（Ａ）は、チップ端角領
域Ｃｃを含むチップの部分断面図、図６（Ｂ）は、チッ
プ端辺央領域Ｅｃを含むチップの部分断面図である。

【００７５】図６（Ａ）、図６（Ｂ）に示すように、こ
の第２の実施例の半導体装置は、先の第１の実施例の半
導体装置と異なり、配線層と層間絶縁層をそれぞれ４層
ずつ有している。第２層目と第３層目の層間絶縁層Ｉ
２、Ｉ３は、先の第１の実施例に示した第２層目の層間
絶縁層Ｉ２と同様に、中間層としてＳＯＧ膜を有するも
のであり、第１層目と第４層目の層間絶縁層３、２５は
中間層としてＳＯＧ膜を有さない単一層である。

【００７６】フィールド酸化膜２、第１層目の層間絶縁
膜３、第１層目の配線層によるシールリング４ｂ及び第
２層目の層間絶縁層Ｉ２の作製条件と作製パターンは、
先の第１の実施例と同様である。第１層目の層間絶縁膜
３および第２層目の層間絶縁層Ｉ２は、チップ周縁部ｄ
に外縁を有するように形成する。第１層目の配線層によ
るシールリング４ｂは、チップ端角領域Ｃｃを除くチッ
プ端辺央領域Ｅｃのみに形成する。

【００７７】第２層目の配線層も、先の第１の実施例の
第２層目の配線層の作製条件と同様な条件で基板上に形
成するが、先の第１の実施例のシールリング８ｂとは異
なり、チップ端角領域Ｃｃを除くチップ端辺央領域Ｅｃ
のみにシールリング８ｂを形成する。

【００７８】シールリング８ｂが形成された基板表面
に、先の第１の実施例の第２層目の層間絶縁層Ｉ２と同
様な作製条件で、ＣＶＤ絶縁層２２とＳＯＧ膜２３を形
成し、さらにエッチバックを行う。エッチバックされた
表面全面にＣＶＤ絶縁膜２４を形成する。

【００７９】図６（Ａ）に示すように、チップ端角領域
Ｃｃには、ＳＯＧ膜の原料を塗布する際、液流れの堰と
なるシールリングが存在しないので、ＳＯＧ液が厚く溜
まらない。よって、エッチバック工程により、予備領域
ｃ上のＳＯＧ膜２３は、ほぼエッチング除去でき、予備
領域ｃ上の第３層目の層間絶縁層Ｉ３中に、ほとんどＳ
ＯＧ膜２３の残留がない。

【００８０】一方、図６（Ｂ）に示すように、チップ端
辺央領域Ｅｃ近傍では、シールリング８ｂの存在に起因
して、ＳＯＧ膜が予備領域ｃに広域に厚く形成される
為、第３層目の層間絶縁層Ｉ３には、中間層としてＳＯ
Ｇ膜２３が残留する。

【００８１】第３層目の層間絶縁層Ｉ３の外周端部をエ
ッチングし、外縁をチップ周縁部ｄ上に形成する。第３
層目の層間絶縁層Ｉ３の上面を含む基板全面に、第２層
目の配線層の作製条件と同様な条件を用いて、第３層目
の配線層を形成する。その後第３層目の配線層で、シー
ルリング２０を形成する。シールリング２０は、チップ
端角領域Ｃｃおよびチップ端辺央領域Ｅｃの両方、即ち
チップ表面の予備領域ｃを囲む全周囲のチップ周縁部ｄ
に環状に形成する。

【００８２】さらに、基板全面にプラズマＣＶＤ法によ
り約５００ｎｍのＳｉＯ₂ 膜による第４層目の層間絶縁
膜２５を形成する。膜の外周端部をエッチングし、チッ
プ周縁部ｄ上に外縁を形成する。第４層目の層間絶縁膜
２５は単一層であり、中間層としてＳＯＧ膜を含んでい
ないので、シールリング２０に起因するＳＯＧ膜の残留
の問題は発生しない。

【００８３】第４層目の配線層を先の第１の実施例の第
２層目の配線層と同様な作製条件で基板表面上に形成
し、これをエッチングして、シールリング２１を形成す
る。シールリング２１は、シールリング２０と同様に、
チップ端角領域Ｃｃおよびチップ端辺央領域Ｅｃの両
方、即ちチップ表面の予備領域ｃを囲む全周囲のチップ
周縁部ｄに環状に形成する。

【００８４】先の第１の実施例と同様な条件で基板表面
を覆うパッシベーション膜９を形成する。その後の工程
は、先の第１の実施例と同様な条件で行う。チップ端角
領域Ｃｃ近傍の予備領域ｃには、第２層目、第３層目の
層間絶縁層Ｉ２、Ｉ３にＳＯＧ膜の広域の残留がほとん
どないので、クラックの発生が抑制される。チップ端辺
央領域Ｅｃには、各層間絶縁層の端部の段差を被覆する
シールリングパターンを形成することにより、段差部で
の配線層のエッチング残りの発生を抑制できる。

【００８５】このように、中間層としてＳＯＧ膜を含む
層間絶縁層を複数形成する場合、チップ端角領域Ｃｃに
おいては、ＳＯＧ膜の原料塗布時に原料液の流れに対し
堰を作らぬ為に、これらの層間絶縁層より下層配線層で
シールリングを形成しないことが好ましい。即ちチップ
端角領域Ｃｃにおいては、中間層にＳＯＧ膜を含む最も
上層の層間絶縁層より下層にある配線層ではシールリン
グを形成しないことが好ましい。

【００８６】一方、チップ端辺央領域Ｅｃでは、端部の
段差を覆うシールリングを第１層目から第４層目の各配
線層で形成し、段差に配線層のエッチング残りを発生さ
せないようにするのが好ましい。

【００８７】第１の実施例の半導体チップは、１つのチ
ップ上に２種のシールリング構造を形成しているが、こ
の構造はチップ周縁部ｄの配線層のマスクパターンを部
分的に変更するだけでよく、製造工程に負担をかけるこ
ともなく容易に形成できる。

【００８８】なお、第１の実施例において、チップコー
ナを中心とした半径ｒの円内の領域とは、先に説明した
発明者の行った熱サイクル試験において、図１（Ｂ）に
示すシールリング構造を有する従来のチップで発生した
クラックの起点が観察された領域とすることが好ましい
だろう。

【００８９】例えば、四角形のチップの一辺の長さが６
〜１２ｍｍの場合、チップコーナから半径約２ｍｍの円
内のチップ端角領域Ｃｃに、図１（Ａ）に示すシールリ
ング構造を形成することが好ましい。

【００９０】次に、第３の実施例について説明する。図
１（Ａ）や図６（Ａ）に示すように、上層配線層のみで
シールリングを形成する場合、チップ周縁部ｄの段差に
下層配線層のエッチング残りが生じる場合があることに
ついては既に指摘した通りである。

【００９１】しかし、チップ周縁部ｄでの層間絶縁層の
段差がそれ程高くない場合や、下層配線のエッチング時
間を長くできる場合は、下層配線層のエッチング残りが
ほとんど生じない。このようなときは、下層配線層のエ
ッチング残りの発生を抑制するために、第１および第２
の実施例に示したように、チップ端辺央領域Ｅｃに、図
１（Ｂ）や図６（Ｂ）に示すシールリング構造を形成す
る必要は必ずしもない。全チップ周縁部ｄに、予備領域
ｃでＳＯＧの残留が起こりにくい図１（Ａ）や図６
（Ａ）に示すシールリング構造を形成すればよい。

【００９２】また、予備領域ｃにＳＯＧ膜の残留がほと
んどなく、層間絶縁層中のクラック発生を抑制できるシ
ールリング構造は、図１（Ａ）や図６（Ａ）に示す構造
に限られるものではない。以下に、全チップ周縁部ｄに
第１の実施例のシールリング構造とは異なるシールリン
グ構造を形成する実施例について説明する。

【００９３】第３の実施例の半導体チップの製造方法に
ついて図７（Ａ）〜図８（Ｇ）を参照して説明する。図
面には、ボンディングパッド形成領域ｂからスクライブ
領域Ｓにかけての半導体チップの部分断面図を示す。第
１の実施例の場合と同様に、ボンディングパッド形成領
域ｂより内側の素子形成領域には、ＭＯＳトランジスタ
等の機能素子、および抵抗等が同時に形成されるものと
する。なお、ここでは素子形成領域内のトランジスタ等
の工程の説明は省略する。

【００９４】図７（Ａ）に示すように、既に説明した第
１の実施例と同様な方法に従って、半導体基板１表面層
にフィールド酸化膜２と第１層目の層間絶縁膜３を形成
する。この第１層目の層間絶縁膜３は、例えば減圧ＣＶ
Ｄ法を用いて、膜厚約７００ｎｍのＢＰＳＧ膜を形成
し、１０００℃でリフローすることにより得られる。ス
クライブ領域Ｓの基板表面を露出させるため、フィール
ド酸化膜２はチップ周縁部ｄに端面を形成する。層間絶
縁膜３はフィールド酸化膜２の端面よりやや外側に端面
を形成する。

【００９５】第１層目の層間絶縁膜３を覆うように、基
板全面に第１層目の配線層を形成する。例えば、この配
線層としては、スパッタリング法を用いて、下層より膜
厚約２０ｎｍのＴｉ、膜厚約１００ｎｍのＴｉＯＮ、膜
厚約４００ｎｍのＡｌ−Ｓｉ−Ｃｕ合金、および膜厚約
４０ｎｍのＴｉＮをこの順に形成する。

【００９６】第１層目の配線層を選択的にエッチング
し、素子形成領域に必要な配線パターンを形成する。ボ
ンディングパッド形成領域ｂには、ボンディングパッド
用の配線パターン４ａを形成する。なお、第１層目の配
線層では、シールリングを形成しない。

【００９７】図７（Ｂ）に示すように、基板上にプラズ
マＣＶＤ法を用いて膜厚約５００ｎｍのＳｉＯ₂ からな
るＣＶＤ絶縁膜５を形成する。ＣＶＤ絶縁膜５上に、Ｓ
ＯＧ膜６を形成する。ＳＯＧ膜６は、基板表面上の凹部
を埋め、基板表面を平坦化する。ＳＯＧ膜６は、液原料
をスピン塗布し、この後４００℃の温度でキュアして形
成される。この時、ＣＶＤ絶縁膜５表面の凹部を除く平
坦な面上に約５００ｎｍのＳＯＧ膜６が形成できるよう
にする。

【００９８】ＳＯＧ原料をスピン塗布する際、原料の液
流れを堰とめるシールリングがチップ周縁部ｄには存在
しない為、比較的均一な膜厚のＳＯＧ膜６の層が予備領
域ｃ上に形成される。なお、ボンディングパッド用の配
線パターン４ａの段差部、および第１層目の層間絶縁膜
３の端部の段差にやや厚めのＳＯＧ膜が形成される。

【００９９】図７（Ｃ）に示すように、第１の実施例と
同様なエッチング条件を用いて、ＳＯＧ膜６とＣＶＤ絶
縁膜５の積層を双方の膜のエッチング速度がほぼ同一に
なる条件で表面より約５００ｎｍの深さエッチバックす
る。エッチバックにより得られた基板表面上にプラズマ
ＣＶＤ法を用いてＳｉＯ₂ 膜よりなるＣＶＤ絶縁膜７を
膜厚約５００ｎｍ形成する。

【０１００】エッチバック後の基板には、配線パターン
４ａによりできた段差部、および第１層目の層間絶縁膜
３の端部によりできた段差にＳＯＧ膜６が残留するもの
の、予備領域ｃ上のＳＯＧ膜６はほぼエッチング除去さ
れる。こうしてＳｉＯ₂ 膜５、中間層として部分的に残
るＳＯＧ膜６およびＣＶＤ絶縁膜７の積層よりなる第２
層目の層間絶縁層Ｉ２が得られる。

【０１０１】図７（Ｄ）に示すように、第２層目の層間
絶縁層Ｉ２を選択的にエッチングし、素子形成領域上の
必要な領域、およびボンディングパッド形成領域ｂの配
線パターン４ａ上にビアホールを形成する。同時にチッ
プ周縁部ｄに第２層目の層間絶縁層Ｉ２の端部を形成す
る。

【０１０２】図８（Ｅ）に示すように、基板上に第２層
目の配線層を形成する。第２層目の配線層としては、例
えば、スパッタリング法を用いて下層より膜厚約２０ｎ
ｍのＴｉ、膜厚約４５０ｎｍのＡｌ−Ｓｉ−Ｃｕ合金、
および膜厚約４０ｎｍのＴｉＮをこの順に形成する。そ
の後これを選択的にエッチングし、配線パターン４ａ上
にボンディングパッド用の配線パターン８ａを形成す
る。チップ周縁部ｄにシールリングは形成しない。

【０１０３】上述の第２層目の層間絶縁層Ｉ２と同様な
条件を用いて、基板上にＣＶＤ絶縁膜２２、ＳＯＧ膜２
３およびＣＶＤ絶縁膜２４よりなる第３層目の層間絶縁
層Ｉ３を形成する。図に示すように、配線パターン８ａ
の端部、およびチップ周縁部ｄの第２層目の層間絶縁層
Ｉ２の端部によりできた段差部にＳＯＧ膜２３が残留す
る。

【０１０４】図８（Ｆ）に示すように、第３層目の層間
絶縁層Ｉ３を選択的にエッチングし、素子形成領域と配
線パターン８ａ上にビアホールを形成する。同時に、チ
ップ周縁部ｄに第３層目の層間絶縁層Ｉ３の端部を形成
する。第２層目の層間絶縁層Ｉ２の端部が層間絶縁層Ｉ
３で被覆されるようにする。

【０１０５】スパッタリング法を用いて、基板上に第３
層目の配線層を形成する。第３層目の配線層として、例
えば、下層より膜厚約２０ｎｍのＴｉ、膜厚約１０００
ｎｍのＡｌ−Ｓｉ−Ｃｕ合金、さらに膜厚約４０ｎｍの
ＴｉＮをこの順に形成する。第３層目の配線層を選択的
にエッチングし、配線パターン８ａ上にボンディングパ
ッド用の配線パターン２０ａを形成する。同時にチップ
周縁部ｄに、第３層目の配線層でシールリング２０ｂを
形成する。シールリング２０ｂは、第３層目の層間絶縁
層Ｉ３の端部の上面と側端面、及びこれに連続する基板
表面の一部を覆う。なお、シールリング２０ｂは、図中
チップ周縁部ｄのＳＯＧ膜残留領域の上部を覆うように
形成されることが好ましい。

【０１０６】図８（Ｇ）に示すように、基板全面にパッ
シベーション膜９を形成する。このパッシベーション膜
９は、例えばプラズマＣＶＤ法による厚さ約１５０ｎｍ
のＳｉＯ_x 膜とその上の厚さ約１０００ｎｍのＳｉＮ_x
膜からなる。パッシベーション膜９を選択的にエッチン
グし、スクライブ領域Ｓの半導体基板１表面を露出させ
るとともにボンディングパッド用の窓開けを行う。

【０１０７】上述した方法を用いて作製した半導体チッ
プをＱＦＰタイプのパッケージに樹脂封止し、温度サイ
クル試験にかけ、第２層目、第３層目の層間絶縁層Ｉ
２、Ｉ３でのクラック発生状態を観察した。なお、作製
工程中、チップ周縁部ｄで配線層のエッチング残りは発
生していない。

【０１０８】作製した半導体チップは、一辺８．５ｍｍ
の正方形、および縦１０．４ｍｍ×横１２．４ｍｍの矩
形の２種であり、サンプル個数は、それぞれ４９個、４
４個であった。半導体チップをまず−６５℃の低温状態
で３０分保持した後、５分間室温に戻し、次に１５０℃
の高温状態で３０分保持し、再び５分間室温に戻す一連
の過程を１サイクルとして、温度サイクルを５００回繰
り返した。

【０１０９】全てのサンプルにおいて、第２層目、第３
層目いずれの層間絶縁層中にもクラックは全く発生して
いなかった。第３の実施例においては、チップ端角領域
Ｃｃとチップ端辺央領域Ｅｃの区別なく半導体チップの
全周縁部ｄに、最上層配線層である第３層目の配線層の
みでシールリングを形成している。第２層目、第３層目
の層間絶縁層を形成する際にチップ周縁部ｄにシールリ
ングが形成されていないので、予備領域ｃ上にＳＯＧ膜
の液原料が厚く溜まることがなく、エッチバック後もＳ
ＯＧ膜の広域の残留がない。このように、予備領域ｃ上
にＳＯＧ膜の広域の残留が存在しないことがクラックを
発生を抑制できた要因と考えられる。

【０１１０】第１、第２の実施例と異なり、ＳＯＧ膜が
残留している層間絶縁層の外周端部を全部エッチング除
去しない為、ＳＯＧ膜が端部に残留している。しかし、
上述の温度サイクル試験結果が示すように、チップ周縁
部ｄに残ったＳＯＧ膜がクラックを発生させることもな
かった。ＳＯＧ膜が残留している第２層目と第３層目の
層間絶縁層Ｉ２、Ｉ３の端部の段差を覆うように形成さ
れたシールリング２０ｂが、ＳＯＧ膜とそれを挟む上下
のＣＶＤ絶縁膜との間の応力を緩和する為と考えられ
る。

【０１１１】第３の実施例では、３層の配線層と３層の
層間絶縁層を有し、第２層目と第３層目の層間絶縁層が
ＳＯＧ膜を中間層として有する場合を説明したが、第１
の実施例のように、２層の配線層と２層の層間絶縁層を
有し、第２層目の層間絶縁層のみがＳＯＧ膜を有する場
合は、第２層目の配線層のみでチップの全周縁部にシー
ルリングを形成すれば、同様な効果を得ることができ
る。

【０１１２】また、配線層の数がさらに増える場合は、
最も上層のＳＯＧ膜を有する層間絶縁層より上にある配
線層のみでシールリングを形成すればよい。なお、層間
絶縁層の端部のＳＯＧ膜が残留している領域上を覆うよ
うにシールリングを形成することが好ましい。

【０１１３】第１の実施例、第２の実施例においても共
通することであるが、第３の実施例の半導体チップの製
造方法においては、第２層目、第３層目の層間絶縁層Ｉ
２、Ｉ３のそれぞれにビアホールを形成する際、同時に
ＳＯＧ膜が残留する層間絶縁層の外周縁をエッチング除
去している。このような外周縁のエッチングは、チップ
周縁部ｄにおけるＳＯＧ膜の残留領域の幅を狭める効果
がある。また、シールリング形成領域の幅を狭くでき、
チップサイズを小さくすることもできる。

【０１１４】第４の実施例について説明する。チップの
全周縁部ｄに上層の配線層のみでシールリングを形成す
る構成は、第３の実施例の半導体チップの構成と共通す
るが、チップ周縁部ｄにおける層間絶縁層の端面形状が
第３の実施例の場合と異なる。以下、この半導体チップ
の製造方法について図９（Ａ）〜図１０（Ｅ）を参照し
て説明する。図面には、ボンディングパッド形成領域ｂ
からスクライブ領域Ｓにかけての半導体チップの部分断
面図を示す。第３の実施例の製造工程と共通する部分に
ついては、説明を簡略化する。

【０１１５】図９（Ａ）に示すように、半導体基板１表
面にフィールド酸化膜２、その上に第１層目の層間絶縁
膜３、さらに第１層目の層間絶縁膜３上にボンディング
パッド用配線パターン４ａ、さらにこれらの基板表面上
にＣＶＤ絶縁膜５、ＳＯＧ膜６、およびＣＶＤ絶縁膜７
よりなる第２層目の層間絶縁層Ｉ２を形成する。ここま
では、先の第３の実施例の方法と同様な条件を用いて形
成すればよい。

【０１１６】第３の実施例の場合と同様に、チップ周縁
部ｄにシールリングが形成されていない。ＳＯＧ膜の原
料を回転塗布する際に、液流れの堰となるシールリング
がチップ周縁部ｄに形成されていないので、エッチバッ
ク工程後の予備領域ｃ上にはＳＯＧ膜の広域残留がな
い。

【０１１７】図９（Ｂ）に示すように、第２層目の層間
絶縁層Ｉ２を選択的にエッチングし、素子形成領域上、
およびボンディングパッド用配線パターン４ａ上に必要
なビアホールを形成する。同時に、第１層目の層間絶縁
膜３上に第２層目の層間絶縁層Ｉ２の端部を形成する。
この時、ビアホールが開口できた時点、即ちビアホール
の底面に第１層目の配線層が露出した時点で、第２層目
の層間絶縁層Ｉ２のエッチングを終了する。図に示すよ
うに、第１層目の層間絶縁膜３の端部によりできた段差
部には第２層目の層間絶縁層Ｉ２が厚く形成されるた
め、エッチング後、その一部であるＳＯＧ膜６ａとＣＶ
Ｄ絶縁膜５ａがエッチングされずに残る。

【０１１８】図９（Ｃ）に示すように、第３の実施例と
同様な条件で、基板上に第２層目の配線層を形成する。
第２層目の配線層を選択的にエッチングし、配線パター
ン４ａ上にボンディングパッド用配線パターン８ａを形
成する。第２層目の配線層によっては、シールリングを
形成しない。さらに、ＣＶＤ絶縁膜２２、ＳＯＧ膜２
３、およびＣＶＤ絶縁膜２４からなる第３層目の層間絶
縁層Ｉ３を形成する。第２層目の層間絶縁層Ｉ２の端部
の段差には、ＳＯＧ膜２３が厚く残留するが、予備領域
ｃには、ＳＯＧ膜の残留がほとんどない。

【０１１９】図１０（Ｄ）に示すように、第３層目の層
間絶縁層Ｉ３を選択的にエッチングし、配線パターン８
ａ上にビアホールを形成する。素子領域内にも必要なビ
アホールを形成する。同時に第２層目の層間絶縁層Ｉ２
上に第３層目の層間絶縁層Ｉ３の端面を形成する。先と
同様に、ビアホールが開口できた時点で第３層目の層間
絶縁層Ｉ３のエッチングを終了する。第２層目の層間絶
縁層Ｉ２の端部にできた段差にＳＯＧ膜２３ａとＣＶＤ
絶縁膜２２ａが残留する。

【０１２０】図１０（Ｅ）に示すように、第３の実施例
と同様な条件で、最上層の配線層である第３層目の配線
層を形成する。第３層目の配線層を選択的にエッチング
し、必要な配線パターンを形成する。ボンディングパッ
ド形成領域ｂには、ボンディングパッド用配線パターン
２０ａを形成する。同時に、チップ周縁部ｄにシールリ
ング２０ｂを形成する。シールリング２０ｂは、チップ
周縁部ｄにできた第１層目から第３層目の層間絶縁層に
よりできた積層の端面を連続的に覆うように形成する。
なお、第３の実施例と同様に、シールリング２０ｂは、
チップ周縁部ｄにおけるＳＯＧ膜の残留領域の上部を覆
うように形成することが好ましい。

【０１２１】基板全面にパッシベーション膜９が形成さ
れる。パッシベーション膜９を選択的にエッチングし、
スクライブ領域Ｓの半導体基板１の表面を露出させる。
また、ボンディングパッドの窓開けを行う。この後の工
程は、第１の実施例の場合と同様に行えばよい。

【０１２２】第４の実施例の場合も、予備領域ｃ上に広
域のＳＯＧ膜が残留しないので層間絶縁層中でのクラッ
ク発生が抑制される。また、第３の実施例と同様に、シ
ールリング２０ｂはチップ周縁部ｄの積層の端部の段差
を連続的に覆うとともに、ＳＯＧ膜残留領域の上部を覆
うように形成されており、ＳＯＧ膜とＣＶＤ絶縁膜との
間の応力を緩和する効果が期待できる。

【０１２３】第１〜第４の実施例に説明したように、チ
ップ周縁部ｄに上層配線層のみでシールリングを形成す
れば、予備領域ｃ上における層間絶縁層中のＳＯＧ膜残
留を少なくすることができ、ここでのクラック発生を抑
制できる。

【０１２４】なお、第３、第４の実施例に示したよう
に、チップ全周縁部ｄに、このシールリング構造を形成
すれば、より確実にクラック発生を抑制できる。また、
第３、第４の実施例に説明したように、チップ周縁部ｄ
の層間絶縁層にＳＯＧ膜が一部残留していても、層間絶
縁層にビアホールを形成する際、同時にチップ周縁部ｄ
の層間絶縁層の外縁を一部エッチング除去し、残留ＳＯ
Ｇ膜の量を減らすとともに、ＳＯＧ膜が残留する領域の
上部、および層間絶縁層の端部の側端面を被覆するよう
にシールリングを形成すれば、チップ周縁部ｄに残留す
るＳＯＧ膜に起因するクラックの発生も抑制できる。

【０１２５】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【０１２６】

【発明の効果】以上説明したように、本発明によれば、
熱ストレスによる層間絶縁層中のクラックの発生を抑制
することができる。また、工程の大幅な修正を伴わない
簡易な方法で、製造工程中に発生する配線層の残留片の
はがれを少なくし、半導体チップの歩留りを上げること
もできる。

【図面の簡単な説明】

【図１】第１の実施例の半導体装置のシールリング構造
を説明する為のボンディングパッド形成領域からスクラ
イブ領域に至るチップの断面図およびチップ端角領域Ｃ
ｃとチップ端辺央領域Ｅｃを説明する為の図である。

【図２】第１の実施例のシールリングパターンを説明す
る為のチップの平面図である。

【図３】第１の実施例の半導体装置の作製工程を説明す
る為の作製過程におけるボンディングパッド形成領域か
らスクライブ領域に至るチップの断面図である。

【図４】第１の実施例の半導体装置の作製工程を説明す
る為の作製過程におけるボンディングパッド形成領域か
らスクライブ領域に至るチップの断面図である。

【図５】第１の実施例の半導体装置の作製工程を説明す
る為の作製過程におけるボンディングパッド形成領域か
らスクライブ領域に至るチップの断面図である。

【図６】第２の実施例を説明するチップの断面図であ
る。

【図７】第３の実施例の半導体装置の作製工程を説明す
る為の作製過程におけるボンディングパッド形成領域か
らスクライブ領域に至るチップの断面図である。

【図８】第３の実施例の半導体装置の作製工程を説明す
る為の作製過程におけるボンディングパッド形成領域か
らスクライブ領域に至るチップの断面図である。

【図９】第４の実施例の半導体装置の作製工程を説明す
る為の作製過程におけるボンディングパッド形成領域か
らスクライブ領域に至るチップの断面図である。

【図１０】第４の実施例の半導体装置の作製工程を説明
する為の作製過程におけるボンディングパッド形成領域
からスクライブ領域に至るチップの断面図である。

【図１１】チップ上の各領域を説明する為の図である。

【図１２】従来の半導体チップのボンディングパッド形
成領域からスクライブ領域に至る断面図である。

【図１３】従来のシールリング作製工程の問題を説明す
る為の作製過程のボンディングパッド形成領域からスク
ライブ領域に至るチップの断面図である。

【符号の説明】

１・・・半導体基板、２・・・フィールド酸化膜、３、
２５・・・層間絶縁膜、４・・・配線層、５、７、２
２、２４・・・ＣＶＤ絶縁膜、６、２３・・・ＳＯＧ
膜、４ａ、８ａ、２０ａ・・・配線パターン、４ｂ、８
ｂ、２０ｂ、・・・シールリング、９・・・パッシベー
ション膜。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 頂点で交わる辺によって画定される多角
   形状の表面を有する半導体チップ基板と、 前記半導体チップ基板の表面上に形成され、前記辺より
   も内側に外縁を有する第１の層間絶縁層と、 前記頂点の近傍領域を除く前記第１の層間絶縁層の外縁
   を覆い導電性材料で形成された第１のシールリングと、 前記第１の層間絶縁層上に形成され、塗布絶縁膜とその
   上下を覆い、互いに接する外周部を有する一対のＣＶＤ
   絶縁膜とを有し、前記辺よりも内側に外縁を有する第２
   の層間絶縁層と、 前記第２の層間絶縁層の外縁、前記第１のシールリング
   で覆われていない前記第１の層間絶縁層の外縁を覆い、
   導電性材料で形成された第２のシールリングとを有する
   半導体装置。
2. 【請求項２】 前記半導体チップの形状が、一辺の長さ
   が６ｍｍ〜１２ｍｍの矩形であり、 前記頂点の近傍領域が、前記頂点を中心として、半径２
   ｍｍ以下の円内の領域である請求項１に記載の半導体装
   置。
3. 【請求項３】 前記第１の層間絶縁層と前記第２の層間
   絶縁層との間に配置された第３の層間絶縁層と第３のシ
   ールリングとを含む層構造であって、前記第３の層間絶
   縁層が、塗布絶縁膜とその上下を覆い互いに接する外周
   部を有する一対のＣＶＤ絶縁膜とを有し、前記辺よりも
   内側に外縁を有する層間絶縁層であり、前記第３のシー
   ルリングが、前記各頂点の近傍領域を除く前記第３の層
   間絶縁層の外縁を覆い、導電性材料で形成されたシール
   リングである前記層構造を少なくとも１層有する請求項
   １もしくは２に記載の半導体装置。
4. 【請求項４】 頂点で交わる辺によって画定される多角
   形状の表面を有する半導体チップ基板上に、第１の層間
   絶縁層を形成する工程と、 前記第１の層間絶縁層の外周端部をエッチングし、前記
   辺よりも内側に、前記第１の層間絶縁層の外縁を形成す
   る工程と、 前記第１の層間絶縁層を覆い、基板表面全面に第１の導
   電性膜を形成する工程と、 前記第１の導電性膜を選択的にエッチングし、各頂点の
   近傍領域を除く前記第１の層間絶縁層の外縁を前記第１
   の導電性膜で覆う第１のシールリングを形成する工程
   と、 基板上の最表面全面に、第２の層間絶縁層を形成する工
   程と、 前記第２の層間絶縁層の外周端部をエッチングし、前記
   辺よりも内側に、前記第２の層間絶縁層の外縁を形成す
   る工程と、 前記第２の層間絶縁層を覆い、基板表面全面に、第２の
   導電性膜を形成する工程と、 前記第２の導電性膜を選択的にエッチングし、前記第２
   の層間絶縁層の外縁、 、前記第１のシールリングで覆われていない前記第１の
   層間絶縁層の外縁を、前記第２の導電性膜で覆う第２の
   シールリングを形成する工程とを有し、 前記第２の層間絶縁層を形成する工程が、 ＣＶＤ法を用いて第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に塗布絶縁膜を形成する工程と、 前記第１の絶縁膜と前記塗布絶縁膜の積層の表面からそ
   の厚さの一部をエッチバックする工程と、 前記エッチバックにより得られた基板表面上に、ＣＶＤ
   法を用いて第２の絶縁膜を形成する工程とを有する半導
   体装置の製造方法。
5. 【請求項５】 前記第１のシールリングを形成する工程
   と、前記第２の層間絶縁層を形成する工程との間に、 基板上の最表面に第３の層間絶縁層と第３のシールリン
   グとを含む層構造を形成する工程であって、 基板上の最表面上に、ＣＶＤ法を用いて第３の絶縁膜を
   形成する工程と、 前記第３の絶縁膜上に塗布絶縁膜を形成する工程と、 前記第３の絶縁膜と該塗布絶縁膜の積層の表面からその
   厚さの一部をエッチバックする工程と、 前記エッチバックにより得られた基板上の表面に、ＣＶ
   Ｄ法を用いて第４の絶縁膜を形成する工程と、 前記第３と第４の絶縁膜及びその層間に残る前記塗布絶
   縁膜からなる第３の層間絶縁層の外周端部をエッチング
   し、前記半導体チップ基板の端部よりも内側に、前記第
   ３の層間絶縁層の外縁を形成する工程と、 基板上の最表面上に、第３の導電性膜を形成する工程
   と、 前記第３の導電性膜を選択的にエッチングし、前記各頂
   点の近傍領域を除く前記第３の層間絶縁層の外縁を前記
   第３の導電性膜で覆う第３のシールリングを形成する工
   程とを有する工程を少なくとも１回以上有する請求項４
   記載の半導体装置の製造方法。
6. 【請求項６】 頂点で交わる辺によって画定される多角
   形状の表面を有する半導体チップ基板上に、第１の層間
   絶縁層を形成する工程と、 前記第１の層間絶縁層の外周端部をエッチングし、前記
   辺よりも内側に、前記第１の層間絶縁層の外縁を形成す
   る工程と、 前記第１の層間絶縁層を覆い、基板表面全面に、第１の
   導電性膜を形成する工程と、 前記第１の導電性膜の少なくとも前記第１の層間絶縁層
   の外縁を覆う外周端部をエッチングする第１の導電性膜
   エッチング工程と、 基板上の最表面全面に、第２の層間絶縁層を形成する工
   程と、 前記第２の層間絶縁層を覆い、基板表面全面に、第２の
   導電性膜を形成する工程と、 前記第２の導電性膜を選択的にエッチングし、前記辺の
   内側に形成された前記各層間絶縁層による積層の端部の
   上面と側端面を連続的に覆うシールリングを形成する、
   第２の導電性膜エッチング工程とを有し、 前記第２の層間絶縁層を形成する工程が、 ＣＶＤ法を用いて第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第１の塗布絶縁膜を形成する工程
   と、 前記第１の絶縁膜と前記第１の塗布絶縁膜の積層の表面
   からその厚さの一部をエッチバックする工程と、 前記エッチバックにより得られた最表面上に、ＣＶＤ法
   を用いて第２の絶縁膜を形成する工程とを有する半導体
   装置の製造方法。
7. 【請求項７】 前記第１の導電性膜エッチング工程と前
   記第２の層間絶縁層を形成する工程との間に、 基板上の最表面に第３の層間絶縁層と第３の導電性膜と
   を含む層構造を形成する工程であって、 基板上の最表面上に、ＣＶＤ法を用いて第３の絶縁膜を
   形成する工程と、 前記第３の絶縁膜上に第２の塗布絶縁膜を形成する工程
   と、 前記第３の絶縁膜と前記第２の塗布絶縁膜の積層の表面
   からその厚さの一部をエッチバックする工程と、 前記エッチバックにより得られた基板上の表面に、ＣＶ
   Ｄ法を用いて第４の絶縁膜を形成する工程と、 前記第３と第４の絶縁膜及びこれらの絶縁膜間に残る前
   記第２の塗布絶縁膜からなる第３の層間絶縁層の外周端
   部をエッチングし、前記辺よりも内側に前記第３の層間
   絶縁層の外縁を形成する工程と、 基板上の最表面上に、第３の導電性膜を形成する工程
   と、 前記第３の導電性膜の少なくとも前記第３の層間絶縁層
   の外縁を覆う外周端部をエッチングする第３の導電性膜
   エッチング工程とを有する工程を少なくとも１回以上有
   する請求項６に記載の半導体装置の製造方法。
8. 【請求項８】 前記第２の導電性膜エッチング工程にお
   いて、前記シールリングが、各層間絶縁層の外縁近傍の
   ＳＯＧ膜が残留する領域の上部を覆うようにする請求項
   ６、もしくは７に記載の半導体装置の製造方法。