JPH09289320A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】電界集中による耐圧低下が少なく高耐圧化が可
能な半導体装置を提供する。 【解決手段】半導体基板１の一表面上に絶縁層２を介し
て半導体層３が形成され、半導体層３内に、ドレイン領
域６とウェル領域５とが離間して形成され、ウェル領域
５内の主表面側にソース領域４が形成されている。ドレ
イン領域６の平面形状が略長方形状の形状であって、ソ
ース領域４及びウェル領域５はドレイン領域６の長辺と
略平行するように略直線状に形成されている。また、ド
レイン領域６、ソース領域４、ウェル領域５の長手方向
における各端部には絶縁領域１５が形成されている。絶
縁領域１５は、半導体層３において絶縁層２に達する深
さまで形成された溝１２に、絶縁膜１３を介してポリシ
リコン１４を埋め込むことによって構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に電力変換用集積回路に用いられるパワー半導体
装置に関するものである。

【０００２】

【従来の技術】近年、パワーＩＣの高耐圧化に伴い、素
子間を絶縁層によって完全に分離できるＳＯＩ（Ｓｉｌ
ｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を利用した
パワー半導体装置が注目されている。従来、この種のパ
ワー半導体装置のひとつとして、図１２に示すような横
型２重拡散ＭＯＳ電界効果トランジスタ、所謂ＬＤＭＯ
ＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕ
ｓｅｄ ＭＯＳＦＥＴ）が知られている。ここで、図１
２（ａ）はＬＤＭＯＳＦＥＴの平面図を、図１２（ｂ）
は図１２（ａ）のＸ−Ｘ’断面図を、図１２（ｃ）は図
１２（ａ）のＹ−Ｙ’断面図を示す。

【０００３】このＬＤＭＯＳＦＥＴは、単結晶シリコン
からなる半導体基板１の一表面上に絶縁層（所謂埋め込
み酸化膜）２を介してＮ形の半導体層３が形成され、半
導体層３の主表面側で半導体層３内に、Ｎ形（Ｎ⁺ 形）
のドレイン領域６とＰ形のウェル領域５とが離間して形
成され、ウェル領域５内の主表面側にＮ形（Ｎ⁺ 形）の
ソース領域４が形成されている。ウェル領域５上には、
ドレイン領域６とソース領域４との間で半導体層３内を
流れる主電流を制御する（ウェル領域５の主表面側に所
謂チャネルを形成するための）絶縁ゲート７が絶縁膜８
を介して形成され、ドレイン電極６上にはドレイン電極
６１が、ソース領域４上にはソース電極４１が、絶縁ゲ
ート７上にはゲート電極（図示せず）が、それぞれ形成
されている。ここで、ドレイン領域６の平面形状は外周
が略平行な２つの直線部を有する長円状の形状（図１２
（ａ）に示すドレイン電極６１の平面形状と同様の形
状）に形成され、ソース領域４はドレイン領域６の周囲
を囲みドレイン領域６との距離が略一定になるように、
２つの直線部と直線部同士を繋ぐ２つの円弧部とを有す
る形状（図１２（ａ）に示すソース電極４１の平面形状
と同様の形状）に形成されている（以下、このようなＬ
ＤＭＯＳＦＥＴをｒａｃｅｔｒａｃｋ形状のＬＤＭＯＳ
ＦＥＴとも称す）。

【０００４】この種のＬＤＭＯＳＦＥＴでは、一般的
に、半導体層３の厚さ（活性シリコン層の厚さ）及び不
純物濃度（ドリフト領域濃度）の値を所謂ＲＥＳＵＲＦ
（Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）技術
によって最適化することによって、すなわち、 ［活性シリコン層の厚さ］×［ドリフト領域濃度］＝１
×１０¹²〔ｃｍ^-2〕 という所謂ＲＥＳＵＲＦ条件を満たすことによって、半
導体層３内での局所的な電界集中が緩和され、電界は高
耐圧に適した分布になっている。

【０００５】而して、上記ＬＤＭＯＳＦＥＴは、高耐圧
化が実現できる。また、高温でのリーク電流が少ないか
ら、他の制御回路と同一チップに配置することが容易と
なり、別電位のフローティングＬＤＭＯＳＦＥＴを同一
チップ上に集積できる等の利点を有している。

【０００６】

【発明が解決しようとする課題】ところで、上記ｒａｃ
ｅｔｒａｃｋ形状のＬＤＭＯＳＦＥＴでは、半導体層３
の主表面においてドレイン領域６及びソース領域４夫々
が円弧部を有し、この部分では、 ［ソース領域４の円周方向の距離］＞［ドレイン領域の
円周方向の距離］ なので、図１３に示すように半導体層３の主表面での電
界がドレイン領域６側で高くなる傾向にあり、この部分
で電界集中が発生して耐圧を低下させるという問題があ
った。このため、ＲＥＳＵＲＦ条件で決まる理想的な耐
圧を得るためには前記円弧部の曲率を大きくする必要が
あり、そのために活性領域（ここでは、半導体層３にお
いて１つのＬＤＭＯＳＦＥＴが形成される素子形成領
域）の面積が大きくなり、面積効率が悪くなる（集積度
が低下する）という問題があった。

【０００７】また、大電流を流すためには、所謂ゲート
幅を大きくする必要があり、一般的には図１４に示すよ
うに上記ｒａｃｅｔｒａｃｋ形状のＬＤＭＯＳＦＥＴを
複数（ｎ）個隣接して配置して、各ＬＤＭＯＳＦＥＴの
ドレイン電極６１₁ 〜６１_n、ソース電極、ゲート電極
同士を全て半導体層３の主表面で接続し、同時に動作す
る一群のＬＤＭＯＳＦＥＴを構成したり、上記ｒａｃｅ
ｔｒａｃｋ形状のＬＤＭＯＳＦＥＴを変形して図１５に
示すような櫛形のＬＤＭＯＳＦＥＴを構成したりしてい
る。

【０００８】しかしながら、図１４に示す構造では、各
ＬＤＭＯＳＦＥＴのドレイン電極６１₁ 〜６１_n をソー
ス領域４の上方を横切って外部へ配線する（以下、この
配線をドレイン電極配線と称す）必要があり、このドレ
イン電極配線によって、ドレイン電極配線下方の半導体
層３のポテンシャルが歪んで電界集中が発生し、各ＬＤ
ＭＯＳＦＥＴの耐圧が低下してしまうという問題があ
り、ドレイン電極配線に特別な配慮が必要である。ま
た、図１５に示す構造では、ドレイン、ソース、絶縁ゲ
ートが夫々連続して形成されているので、図１４に示す
構造に比べて、ドレイン電極配線に特別な配慮が不要で
あるという利点を有するが、所定の耐圧（例えば、ＲＥ
ＳＵＲＦ条件で決まる耐圧）を維持するためには各曲線
部の曲率を適正に設計する必要があり、このために（素
子が形成されない）不要な領域１１の面積が大きくな
り、面積効率が悪くなるとう問題がある。また、不要な
領域１１が存在することによって半導体層３からなる素
子形成領域の面積が大きくなるので、絶縁層２を介して
半導体層３と半導体基板１との間に形成される寄生容量
が大きくなり、ＬＤＭＯＳＦＥＴのスイッチング時間が
長くなってしまうという問題があった。

【０００９】本発明は上記事由に鑑みて為されたもので
あり、その目的は、電界集中による耐圧低下が少なく高
耐圧化が可能な半導体装置を提供することにある。

【００１０】

【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、絶縁層上に形成された半導体層
と、前記半導体層の主表面側で前記半導体層内に離間し
て形成された第２導電形のウェル領域及び第１導電形の
ドレイン領域と、前記ウェル領域内に形成された第１導
電形のソース領域と、前記ソース領域と前記半導体層と
の間に介在する前記ウェル領域上にゲート絶縁膜を介し
て形成された絶縁ゲートと、前記ドレイン領域上に形成
されたドレイン電極と、前記ソース領域上に形成された
ソース電極と、前記絶縁ゲートに接続されたゲート電極
とを備えた半導体装置であって、前記ドレイン領域の平
面形状は略長方形状に形成され、前記ウェル領域及び前
記ソース領域の形状は前記ドレイン領域の長辺と所定間
隔だけ離れて略直線状に形成され、前記ドレイン領域及
び前記ソース領域及び前記ウェル領域の長手方向におけ
る各端部には前記半導体層内で前記半導体層と電気的に
絶縁された絶縁領域が形成されて成ることを特徴とする
ものであり、従来の長円状のドレイン領域の円弧部分で
生じていた電界集中に伴う耐圧の低下を抑制することが
できる。また、理想的な耐圧を得るために円弧部分の曲
率を大きくするという配慮が不要であるから、活性領域
の面積を小さくすることができ、面積効率が向上すると
ともに面積に比例する寄生容量が小さくなることによっ
てスイイッチング時間が短縮される。さらに、大電流を
流すためにゲート幅を大きくする時には、ドレイン電極
に配線されるドレイン電極配線が前記半導体層上には形
成されないから、ドレイン電極配線のための特別な配慮
が不要となり、配線の自由度が高くなる。

【００１１】請求項２の発明は、請求項１の発明におい
て、絶縁領域が、高抵抗領域と、前記高抵抗領域の周囲
を覆う絶縁膜とで構成され、前記高抵抗領域がドレイン
領域に近接する部位でドレイン電極に接続され且つソー
ス領域に近接する部位でソース電極に接続されているの
で、前記絶縁領域内ではドレイン領域側からソース領域
側まで均一な電界が作られ、半導体層における前記絶縁
領域に接する部分のポテンシャルが略均一になり、前記
絶縁領域と前記半導体層との界面での電界集中による耐
圧の低下を抑制することができる。

【００１２】請求項３の発明は、請求項１の発明におい
て、絶縁領域が、周囲を絶縁膜で覆われた導電性領域を
少なくとも２つ有し、ドレイン領域からソース領域の方
向に前記導電性領域と絶縁膜とが交互に存在し、前記ド
レインに近接する導電性領域がドレイン電極に接続さ
れ、前記ソース領域に近接する導電性領域がソース電極
に接続されているので、前記絶縁領域ではドレイン領域
側からソース領域側まで導電性領域が容量結合され均一
な電界が作られ、半導体層における前記絶縁領域に接す
る部分のポテンシャルが略均一になり、前記絶縁領域と
前記半導体層との界面での電界集中による耐圧の低下を
より一層抑制することができる。

【００１３】請求項４の発明は、請求項３の発明におい
て、絶縁領域が、導電性領域を横方向に絶縁分離する各
絶縁膜の上方に、隣接する導電性領域の上方にオーバー
ラップするポリシリコン領域が夫々形成されているの
で、前記ポリシリコン領域を介して容量接続され、各導
電性領域間の結合容量が大きくなり、ポテンシャル分布
をより一層均一に分布し、前記絶縁領域と前記半導体層
との界面での電界集中による耐圧の低下を抑制すること
ができる。

【００１４】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。 （実施形態１）図１（ａ）に本実施形態のＬＤＭＯＳＦ
ＥＴの平面図を、図１（ｂ）に図１（ａ）のＸ−Ｘ’断
面図を、図１（ｃ）に図１（ａ）のＹ−Ｙ’断面図を示
す。

【００１５】本実施形態のＬＤＭＯＳＦＥＴは、図１２
で説明した従来のＬＤＭＯＳＦＥＴと同様に、単結晶シ
リコンからなる半導体基板１の一表面上に絶縁層（所謂
埋め込み酸化膜）２を介してＮ形シリコンからなる半導
体層３が形成され、半導体層３の主表面側で半導体層３
内に、Ｎ形（Ｎ⁺ 形）のドレイン領域６とＰ形のウェル
領域５とが離間して形成され、ウェル領域５内の主表面
側にＮ形（Ｎ⁺ 形）のソース領域４が形成されている。
ウェル領域５上には、ドレイン領域６とソース領域４と
の間で半導体層３内を流れる主電流を制御する（ウェル
領域５の主表面側に所謂チャネルを形成するための）絶
縁ゲート７が絶縁膜８を介して形成され、ドレイン電極
６上にはドレイン電極６１が、ソース領域４上にはソー
ス電極４１が、絶縁ゲート７上にはゲート電極（図示せ
ず）が、それぞれ形成されている。

【００１６】ここで、本ＬＤＭＯＳＦＥＴでは、ドレイ
ン領域６の平面形状が略長方形状の形状であって、ソー
ス領域４及びウェル領域５はドレイン領域６の長辺と略
平行するように略直線状に形成されている。また、ドレ
イン領域６、ソース領域４、ウェル領域５の長手方向に
おける各端部には絶縁領域１５が形成されている。絶縁
領域１５は、半導体層３において絶縁層２に達する深さ
まで（所謂トレンチエッチングにより）形成された所謂
トレンチ状の溝１２（断面が略垂直の溝）に、絶縁膜１
３を介して例えばポリシリコン１４を埋め込むことによ
って構成されている。

【００１７】而して、本ＬＤＭＯＳＦＥＴでは、ソース
領域４、ウェル領域５、ドレイン領域５及び絶縁ゲート
７全てが直線構造になっており円弧部がないから、図１
２で説明した従来のＬＤＭＯＳＦＥＴのドレイン領域６
の円弧部近傍で生じていた電界集中に伴う耐圧の低下を
防止することができるのである。また、円弧部がないこ
とにより、（ＲＥＳＵＲＦ条件によって決まる）理想的
な耐圧を得るために円弧部の曲率を大きくとるという従
来例での配慮が不要であり、従来よりも１つの素子形成
領域（活性領域）の面積を小さくすることができ、面積
効率が改善される。

【００１８】さらに、大電流を流すためにゲート幅を大
きくする時には、図２に示すように、上記構成のＬＤＭ
ＯＳＦＥＴを複数（ｎ）個配置して並列接続すればよ
く、ドレイン領域６、ソース領域４、絶縁ゲート７は全
て絶縁領域１５に端部が接するように形成されるので、
ドレイン電極６１に接続されたドレイン電極配線６１ａ
は半導体層３（ドリフト領域）上方を通らず絶縁領域１
５上に配線される。このため、ドレイン電極配線６１ａ
のための特別な配慮が不要となり、ドレイン電極６１の
配線が非常に容易になる。また、従来例で説明した図１
４、図１５の構造に比べて、半導体層３からなる素子形
成領域の面積が非常に小さくなるから、絶縁層２を介し
て半導体層３と半導体基板１との間の寄生容量が小さく
なり、従来よりもスイッチング時間が短いＬＤＭＯＳＦ
ＥＴを提供することができるのである。

【００１９】例えば、図１２で説明した従来のＬＤＭＯ
ＳＦＥＴを利用して耐圧５００ボルト、動作電流１アン
ペア程度の素子を構成しようとする場合、活性領域の面
積は、図１４の構造では略６．４ｍｍ² 、図１５の構造
で略６．８ｍｍ² 程度になる。これに対し、本ＬＤＭＯ
ＳＦＥＴを利用した図２の構造では同等の特性の素子を
形成するための活性領域の面積が略３．０ｍｍ² 程度で
良く、面積が半分以下になり面積効率が向上するととも
に、寄生容量が小さくなることによってスイッチング時
間も従来の半分程度に低減することができる。

【００２０】ところで上記ＬＤＭＯＳＦＥＴでは、絶縁
領域１５を形成するための溝１２をトレンチ状に形成し
ていたが、図３に示すように、絶縁層２に達する深さの
溝１２’を、シリコンの異方性エッチングを利用して形
成した（例えば、ＫＯＨを用いたエッチングによって形
成した）断面が逆台形状（所謂Ｖ溝に底ができた形状）
に形成しても同様の効果が得られる。また、溝１２’の
形状を逆台形状にすることによってトレンチ状の溝の場
合よりもポリシリコン１４の埋め込みが容易になる。

【００２１】（実施形態２）図４（ａ）に本実施形態の
ＬＤＭＯＳＦＥＴの平面図を、図４（ｂ）に図４（ａ）
のＸ−Ｘ’断面図を、図４（ｃ）に図４（ａ）のＹ−
Ｙ’断面図を示す。本ＬＤＭＯＳＦＥＴの基本構成及び
その効果は実施形態１と略同じであり、その特徴とする
ところは、実施形態１に比べて半導体層３が厚みが薄
く、絶縁領域１５が所謂ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘ
ｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって形
成されたシリコン酸化膜からなり、絶縁領域１５と素子
分離領域１７とがＬＯＣＯＳ工程において同時形成され
ていることにある。このため、本ＬＤＭＯＳＦＥＴで
は、半導体層３が薄膜化された所謂薄膜ＳＯＩ構造にお
いて従来より行われている素子分離工程に新たな工程を
追加することなく、絶縁領域１５を形成することがで
き、実施形態１よりも工程数を削減することができる。

【００２２】なお、薄い半導体層３を形成する方法とし
ては、単結晶シリコンからなる半導体基板１に酸素イオ
ンを注入し、高温熱処理を経て、シリコン基板中に埋め
込み酸化膜からなる絶縁層２を形成することによって、
絶縁層２上に薄い半導体層３を形成する技術が一般的で
ある。 （実施形態３）図５（ａ）に本実施形態のＬＤＭＯＳＦ
ＥＴの平面図を、図５（ｂ）に図５（ａ）のＸ−Ｘ’断
面図を、図５（ｃ）に図５（ａ）のＹ−Ｙ’断面図を、
図５（ｄ）にＺ−Ｚ’断面図を示す。

【００２３】本ＬＤＭＯＳＦＥＴの基本構成は実施形態
１と略同じであり、その特徴とするところは、絶縁領域
１５が、トレンチ状の溝１２に絶縁膜１３を介して高抵
抗のポリシリコン２０を埋め込むことによって構成さ
れ、また、ドレイン電極６１及びソース電極４１が絶縁
領域１５の上方まで延設され、ポリシリコン２０が、ド
レイン領域６に近接する部位でドレイン電極６１とのコ
ンタクト部（コンタクト電極）２１を有し且つソース領
域４に近接する部位でソース電極４１とのコンタクト部
（コンタクト電極）２２を有することにある。

【００２４】なお、ドレイン電極６１は両端部において
図５（ａ）に示すような円弧部を有しているが、円弧部
をもたなくて直線状の形状であってもよい。ところで、
図１に示す実施形態１のＬＤＭＯＳＦＥＴは、図１２に
示す従来のＬＤＭＯＳＦＥＴのドレイン領域６の円弧部
分で生じていた電界集中に伴う耐圧低下を抑制すること
ができるが、実施形態１のＬＤＭＯＳＦＥＴでは、絶縁
領域１５と半導体層３との境界部分で若干の電界集中が
生じ、若干の耐圧の低下が起こる。

【００２５】しかしながら、本実施形態のＬＤＭＯＳＦ
ＥＴでは、ポリシリコン２０（ポリシリコン領域）が、
図６（ａ），（ｂ）に示すように、ドレイン電位とソー
ス電位に接続された高抵抗Ｒとして働き、ポリシリコン
２０内においてはドレイン領域６側からソース領域４側
まで略均一なポテンシャル分布が得られる。このため、
本ＬＤＭＯＳＦＥＴでは、半導体層３内で絶縁領域１５
に接する部分（近傍）のポテンシャル分布が図６（ａ）
に一点鎖線で示すようになり、実施形態１よりも均一に
分布するので、実施形態１よりも耐圧の低下が抑制され
るのである。

【００２６】ところで上記ＬＤＭＯＳＦＥＴでは、絶縁
領域１５を形成するための溝１２をトレンチ状に形成し
ていたが、図７に示すように、絶縁層２に達する深さの
溝１２’を、シリコンの異方性エッチングを利用して形
成した（例えば、ＫＯＨを用いたエッチングによって形
成した）断面が逆台形状（所謂Ｖ溝に底ができた形状）
に形成しても同様の効果が得られる。また、溝１２’の
形状を逆台形状にすることによってトレンチ状の溝の場
合よりもポリシリコン２０の埋め込みが容易になる。

【００２７】（実施形態４）図８（ａ）に本実施形態の
ＬＤＭＯＳＦＥＴの平面図を、図８（ｂ）に図８（ａ）
のＸ−Ｘ’断面図を、図８（ｃ）に図８（ａ）のＹ−
Ｙ’断面図を、図８（ｄ）に図８（ａ）のＺ−Ｚ’断面
図を示す。本実施形態のＬＤＭＯＳＦＥＴの基本構成は
実施形態３と略同じであり、その特徴とするところは、
絶縁領域１５が、絶縁膜２５及び絶縁膜１３で囲まれた
複数のポリシリコン領域２６で構成され、ドレイン領域
６とソース領域４との間にポリシリコン領域２６と絶縁
膜２５とが交互になるように形成されている点にある。
このため、各ポリシリコン領域２６は、図９（ｂ）に示
すように、絶縁膜２５を介して容量結合される。ここ
で、ドレイン領域６に近接するポリシリコン領域２６に
はドレイン電極６１とのコンタクト部２１が形成され、
ソース領域４に近接するポリシリコン領域２６にはソー
ス領域４とのコンタクト部２２が形成されている。

【００２８】ところで、実施形態３のＬＤＭＯＳＦＥＴ
は、ポリシリコン２０に略均一なポテンシャル分布を持
たせ、絶縁膜１３を介して半導体層３のポテンシャル分
布を略均一にできるが、ドレインからソースに向かって
ポリシリコン２０中をわずかではあるが電流が流れる。
この電流はＬＤＭＯＳＦＥＴがオフしている時に最も大
きな漏れ電流と電力損失とをもたらす。

【００２９】しかしながら、本実施形態のＬＤＭＯＳＦ
ＥＴでは、絶縁領域１５の構成要素であるポリシリコン
領域２６が絶縁膜２５を介して容量結合される構造にな
っているので、ポリシリコン領域２６の内部ではポテン
シャル分布が略均一な分布になる。また、コンタクト部
２１を介してドレイン電極６１に接続されたポリシリコ
ン領域２６と、コンタクト部２２を介してソース電極４
１に接続されたポリシリコン領域２６とは電気的に絶縁
されているので、不要な漏れ電流が流れることはなく、
この部分での不要な電力損失もない。したがって、本Ｋ
ＤＭＯＳＦＥＴは、絶縁領域１５に不要な電力損失を招
く漏れ電流が小さくなり、絶縁領域１５に略均一なポテ
ンシャル分布を形成できるので、図９（ａ）に示すよう
に、半導体層３内の絶縁領域１５に接する部分（近傍）
におけるポテンシャル分布を均一にすることができ、電
界集中による耐圧の低下を抑制することができるのであ
る。

【００３０】（実施形態５）図１０（ａ）に本実施形態
のＬＤＭＯＳＦＥＴの平面図を、図１０（ｂ）に図１０
（ａ）のＸ−Ｘ’断面図を、図１０（ｃ）に図１０
（ａ）のＹ−Ｙ’断面図を、図１０（ｄ）に図１０
（ａ）のＺ−Ｚ’断面図を示す。本実施形態のＬＤＭＯ
ＳＦＥＴの基本構成は実施形態４と略同じであり、その
特徴とするところは、絶縁領域１５が、各絶縁膜２５の
上方に絶縁膜８を介してポリシリコン膜２８が形成され
ていることにある。ここで、各ポリシリコン膜２８の幅
は各絶縁膜２５の幅よりも大きく、ポリシリコン膜２８
はポリシリコン領域２６の上方までオーバーラップして
いる。このため、本ＬＤＭＯＳＦＥＴは、ポリシリコン
膜２８が存在することによって、図１１（ｂ）に示すよ
うに、ポリシリコン領域２６とポリシリコン膜２８との
間も絶縁膜８を介して容量結合されるから、各ポリシリ
コン領域２６間の容量が実施形態４よりも大きくなる。
したがって、絶縁領域１５に不要な電力損失を招く漏れ
電流がより小さくなるので、絶縁領域１５に略均一なポ
テンシャル分布を形成でき、図１１（ａ）に示すよう
に、半導体層３内の絶縁領域１５に接する部分（近傍）
におけるポテンシャル分布を均一にすることができ、電
界集中による耐圧の低下をより一層抑制することができ
るのである。

【００３１】

【発明の効果】請求項１の発明は、ドレイン領域の平面
形状は略長方形状に形成され、ウェル領域及びソース領
域の形状は前記ドレイン領域の長辺と所定間隔だけ離れ
て略直線状に形成され、前記ドレイン領域及び前記ソー
ス領域及び前記ウェル領域の長手方向における各端部に
は半導体層内で前記半導体層と電気的に絶縁された絶縁
領域が形成されているので、従来の長円状のドレイン領
域の円弧部分で生じていた電界集中に伴う耐圧の低下を
抑制することができるという効果がある。また、理想的
な耐圧を得るために円弧部分の曲率を大きくするという
配慮が不要であるから、活性領域の面積を小さくするこ
とができ、面積効率が向上するとともに面積に比例する
寄生容量が小さくなることによってスイイッチング時間
が短縮されるという効果がある。さらに、大電流を流す
ためにゲート幅を大きくする時には、ドレイン電極に配
線されるドレイン電極配線が前記半導体層上には形成さ
れないから、ドレイン電極配線のための特別な配慮が不
要となり、配線の自由度が高くなる。

【００３２】請求項２の発明は、請求項１の発明におい
て、絶縁領域が、高抵抗領域と、前記高抵抗領域の周囲
を覆う絶縁膜とで構成され、前記高抵抗領域がドレイン
領域に近接する部位でドレイン電極に接続され且つソー
ス領域に近接する部位でソース電極に接続されているの
で、前記絶縁領域内ではドレイン領域側からソース領域
側まで均一な電界が作られ、半導体層における前記絶縁
領域に接する部分のポテンシャルが略均一になり、前記
絶縁領域と前記半導体層との界面での電界集中による耐
圧の低下を抑制することができるという効果がある。

【００３３】請求項３の発明は、請求項１の発明におい
て、絶縁領域が、周囲を絶縁膜で覆われた導電性領域を
少なくとも２つ有し、ドレイン領域からソース領域の方
向に前記導電性領域と絶縁膜とが交互に存在し、前記ド
レインに近接する導電性領域がドレイン電極に接続さ
れ、前記ソース領域に近接する導電性領域がソース電極
に接続されているので、前記絶縁領域ではドレイン領域
側からソース領域側まで導電性領域が容量結合され均一
な電界が作られ、半導体層における前記絶縁領域に接す
る部分のポテンシャルが略均一になり、前記絶縁領域と
前記半導体層との界面での電界集中による耐圧の低下を
より一層抑制することができるという効果がある。

【００３４】請求項４の発明は、請求項３の発明におい
て、絶縁領域が、導電性領域を横方向に絶縁分離する各
絶縁膜の上方に、隣接する導電性領域の上方にオーバー
ラップするポリシリコン領域が夫々形成されているの
で、前記ポリシリコン領域を介して容量接続され、各導
電性領域間の結合容量が大きくなり、ポテンシャル分布
をより一層均一に分布し、前記絶縁領域と前記半導体層
との界面での電界集中による耐圧の低下を抑制すること
ができるという効果がある。

【図面の簡単な説明】

【図１】（ａ）は実施形態１のＬＤＭＯＳＦＥＴの平面
図であり、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は
（ａ）のＹ−Ｙ’断面図である。

【図２】上記ＬＤＭＯＳＦＥＴを複数個隣接して配置し
たＬＤＭＯＳＦＥＴの概略平面図である。

【図３】（ａ）は実施形態１の他のＬＤＭＯＳＦＥＴを
示す平面図であり、（ｂ）は（ａ）のＸ−Ｘ’断面図、
（ｃ）は（ａ）のＹ−Ｙ’断面図である。

【図４】（ａ）は実施形態２を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図５】（ａ）は実施形態３のＬＤＭＯＳＦＥＴの平面
図であり、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は
（ａ）のＹ−Ｙ’断面図、（ｄ）は（ａ）のＺ−Ｚ’断
面図である。

【図６】（ａ）は同上の要部Ａのポテンシャル分布の説
明図であり、（ｂ）は同上の要部Ｂの拡大図である。

【図７】（ａ）は実施形態３の他のＬＤＭＯＳＦＥＴの
平面図であり、（ｂ）は（ａ）のＸ−Ｘ’断面図、
（ｃ）は（ａ）のＹ−Ｙ’断面図である。

【図８】（ａ）は実施形態４を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図、（ｄ）は（ａ）のＺ−Ｚ’断面図であ
る。

【図９】（ａ）は同上の要部Ａのポテンシャル分布の説
明図であり、（ｂ）は同上の要部Ｂの説明図である。

【図１０】（ａ）は実施形態５を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図、（ｄ）は（ａ）のＺ−Ｚ’断面図であ
る。

【図１１】（ａ）同上の要部Ａのポテンシャル分布の説
明図であり、（ｂ）は同上の要部Ｂの説明図である。

【図１２】（ａ）は従来例を示す平面図であり、（ｂ）
は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’
断面図である。

【図１３】同上の要部Ａのポテンシャル分布の説明図で
ある。

【図１４】他の従来例を示す概略平面図である。

【図１５】別の従来例を示す概略平面図である。

【符号の説明】

１ 半導体基板 ２ 絶縁層 ３ 半導体層 ４ ソース領域 ５ ウェル領域 ６ ドレイン領域 ７ 絶縁ゲート ８ 絶縁膜 １２ 溝 １３ 絶縁膜 １４ ポリシリコン １５ 絶縁領域 ４１ ソース電極 ６１ ドレイン電極 ６１ａ ドレイン電極配線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 ▲高▼野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 絶縁層上に形成された半導体層と、前記
   半導体層の主表面側で前記半導体層内に離間して形成さ
   れた第２導電形のウェル領域及び第１導電形のドレイン
   領域と、前記ウェル領域内に形成された第１導電形のソ
   ース領域と、前記ソース領域と前記半導体層との間に介
   在する前記ウェル領域上にゲート絶縁膜を介して形成さ
   れた絶縁ゲートと、前記ドレイン領域上に形成されたド
   レイン電極と、前記ソース領域上に形成されたソース電
   極と、前記絶縁ゲートに接続されたゲート電極とを備え
   た半導体装置であって、前記ドレイン領域の平面形状は
   略長方形状に形成され、前記ウェル領域及び前記ソース
   領域の形状は前記ドレイン領域の長辺と所定間隔だけ離
   れて略直線状に形成され、前記ドレイン領域及び前記ソ
   ース領域及び前記ウェル領域の長手方向における各端部
   には前記半導体層内で前記半導体層と電気的に絶縁され
   た絶縁領域が形成されて成ることを特徴とする半導体装
   置。
2. 【請求項２】 絶縁領域は、高抵抗領域と、前記高抵抗
   領域の周囲を覆う絶縁膜とで構成され、前記高抵抗領域
   がドレイン領域に近接する部位でドレイン電極に接続さ
   れ且つソース領域に近接する部位でソース電極に接続さ
   れて成ることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 絶縁領域は、周囲を絶縁膜で覆われた導
   電性領域を少なくとも２つ有し、ドレイン領域からソー
   ス領域の方向に前記導電性領域と絶縁膜とが交互に存在
   し、前記ドレインに近接する導電性領域がドレイン電極
   に接続され、前記ソース領域に近接する導電性領域がソ
   ース電極に接続されて成ることを特徴とする請求項１記
   載の半導体装置。
4. 【請求項４】 絶縁領域は、導電性領域を横方向に絶縁
   分離する各絶縁膜の上方に、隣接する導電性領域の上方
   にオーバーラップするポリシリコン領域が夫々形成され
   て成ることを特徴とする請求項３記載の半導体装置。