JPH09270935A - 同期信号発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 水平同期信号の切替時に生じる余分なパルス
の発生を抑えて、垂直方向の画像シフトのない正常な画
像を表示する同期信号発生回路を提供する。 【構成】 水平同期信号カウンタ１２の数値信号ＣＫ１
１が所定値になると、Ｈ−ＦＷ・ＧＥＮ１３がＨリセッ
トパルスＨＲを生成すると共に、Ｈ−ＲＥＦ・ＧＥＮ１
４が水平同期信号Ｈと同じ同期信号を発生する。また、
水平同期信号カウンタ１２は、水平同期信号Ｈ又はＨリ
セットパルスＨＲによりリセットする。そして、Ｈ−Ｇ
ＡＴＥ・ＧＥＮ３０が、所定時間低レベルを保持するゲ
ートパルスＧを生成し、ＯＲ回路３２が論理和出力ＯＲ
３を生成する。垂直同期信号発生部２が論理和出力ＯＲ
３で作動し、数値信号ＣＫ１０が所定値になると、Ｖ−
ＦＷ・ＧＥＮ２３がＶリセットパルスＶＲを生成すると
共に、Ｖ−ＲＥＦ・ＧＥＮ２４が垂直同期信号Ｖに対応
した同期信号を発生する。また、垂直同期信号カウンタ
２２は、論理積パルスＡＮＤ１又は垂直同期信号Ｖによ
りリセットする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号から同期
信号を検出して、同期信号と同様な信号を発生するフラ
イホィール型の同期信号発生回路に関するものである。

【０００２】

【従来の技術】図４は、従来の同期信号発生回路を示す
回路図である。図４において、符号１は、水平同期信号
発生部であり、水平同期信号検出回路１０と、ＯＲ回路
１１と、水平同期信号カウンタ１２と、水平フライホィ
ールリセットジェネレータ１３（以下、「Ｈ−ＦＷ・Ｇ
ＥＮ１３」と記す）と、水平同期信号ジェネレータ１４
（以下、「Ｈ−ＲＥＦ・ＧＥＮ１４」と記す）とを具備
している。また、符号２は、垂直同期信号発生部であ
り、垂直同期信号検出回路２０と、ＯＲ回路２１と、垂
直同期信号カウンタ２２と、垂直フライホィールリセッ
トジェネレータ２３（以下、「Ｖ−ＦＷ・ＧＥＮ２３」
と記す）と、垂直同期信号ジェネレータ２４（以下、
「Ｖ−ＲＥＦ・ＧＥＮ２４」と記す）と、ＡＮＤ回路２
５とを具備している。かかる構成により、水平同期信号
検出回路１０からの水平同期信号ＨとＨ−ＦＷ・ＧＥＮ
１３からのＨリセットパルスＨＲに基づいて、ＯＲ回路
１１から出力された論理和出力ＯＲ１によって、水平同
期信号カウンタ１２をリセットさせながら、水平同期信
号Ｈと同様の同期信号をＨ−ＲＥＦ・ＧＥＮ１４から発
生させる。また、垂直同期信号発生部２においては、Ｏ
Ｒ回路１１からの論理和出力ＯＲ１に基づいて、垂直同
期信号カウンタ２２を作動させ、数値信号ＣＫ１０をＶ
−ＦＷ・ＧＥＮ２３とＶ−ＲＥＦ・ＧＥＮ２４とに出力
させる。そして、Ｖ−ＦＷ・ＧＥＮ２３からのＶリセッ
トパルスＶＲとＨ−ＦＷ・ＧＥＮ１３からのＨリセット
パルスＨＲとの論理積パルスＡＮＤ１がＡＮＤ回路２５
からＯＲ回路２１に出力されると共に、検出された垂直
同期信号Ｖが垂直同期信号検出回路２０からＯＲ回路２
１に出力される。これにより、論理和出力ＯＲ１のパル
ス数を示す数値信号ＣＫ１０が所定値になると、垂直同
期信号カウンタ２２がリセットされると共に、Ｖ−ＲＥ
Ｆ・ＧＥＮ２４から垂直同期信号Ｖと同様の同期信号が
出力される。そして、ＯＲ回路２１の論理和出力ＯＲ２
により、垂直同期信号カウンタ２２をリセットさせる。
この結果、水平同期信号検出回路１０や垂直同期信号検
出回路２０で検出している水平同期信号Ｈや垂直同期信
号Ｖに一時的に不具合が生じ、一瞬同期を検出すること
ができなかったとしても、同期信号を、Ｈ−ＲＥＦ・Ｇ
ＥＮ１４やＶ−ＲＥＦ・ＧＥＮ２４からは連続して出力
することができ、同期検出の安定化を図ることができ
る。

【０００３】

【発明が解決しようとする課題】しかし、上記した従来
の同期信号発生回路では、次のような問題があった。図
３の（ａ）に示すように、水平同期信号発生部１の水平
同期信号Ｈに切替がない場合には、図３の（ｂ）及び
（ｃ）に示すように、水平同期信号Ｈに同位相のＨリセ
ットパルスＨＲ及び論理和出力ＯＲ１が、Ｈ−ＦＷ・Ｇ
ＥＮ１３及びＯＲ回路１１から出力される。したがっ
て、図３の（ｄ）に示すように、垂直同期信号発生部２
の垂直同期信号カウンタ２２からの数値信号ＣＫ１０
は、論理和出力ＯＲ１のパルスに対応し、水平同期信号
Ｈのパルス数を正確に示す。これに対して、図３の
（ａ）に示す水平同期信号Ｈから図３の（ｅ）に示す位
相遅れの水平同期信号Ｈ´に切り替える場合には、水平
同期信号発生部１の水平同期信号検出回路１０で検出さ
れる同期信号は、図３の（ｆ）に示すような状態にな
る。すると、切替点Ａにおける切替によって、図３の
（ｇ）に示すように、水平同期信号Ｈ´の最初のパルス
とＨリセットパルスＨＲ´とに位相のずれが生じ、図３
の（ｈ）に示すように、論理和出力ＯＲ１に余分なパル
スＯＲ１´が発生する。これにより、図３の（ｉ）に示
すように、垂直同期信号発生部２の垂直同期信号カウン
タ２２が１回余分にカウントアップすることとなる。こ
の結果、Ｖ−ＲＥＦ・ＧＥＮ２４から出力される垂直同
期信号が１走査線分だけ進み、画像が１走査線分遅れ
る。すなわち、上記した従来の同期信号発生回路では、
水平同期信号Ｈから水平同期信号Ｈ´に切り替えた瞬間
に、１フレーム分の画像が、１走査線分だけ下方にシフ
トし、非常に見苦しい現象が生じていた。

【０００４】本発明は上述した課題を解決するためにな
されたもので、水平同期信号の切替時における余分なパ
ルスの発生を防止することによって、垂直方向の画像シ
フトのない正常な画像を表示することができる同期信号
発生回路を提供することを目的としている。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明に係る同期信号発生回路は、水平カ
ウント値になると、水平リセットパルスを生成すると共
に検出水平同期信号に対応した生成水平同期信号を発生
し、上記検出水平同期信号のパルスまたは上記水平リセ
ットパルスにより、カウントをリセットする水平同期信
号発生部と、上記水平カウント値なると、所定時間だけ
低レベルを保持するゲートパルスを生成した後、このゲ
ートパルスの生成タイミングに対応した作動パルスを生
成する補正部と、上記補正部の作動パルスにより作動し
て、上記水平カウント値よりも小さな垂直カウント値に
なると、垂直リセットパルスを生成すると共に検出垂直
同期信号に対応した生成垂直同期信号を発生し、上記水
平及び垂直リセットパルスが一致したときに生成される
パルスまたは上記検出垂直同期信号のパルスにより、カ
ウントをリセットする垂直同期信号発生部とを具備する
構成とした。

【０００６】請求項２記載の発明は、請求項１の同期信
号発生回路において、上記補正部は、上記水平カウント
値になると、所定時間だけ低レベルを保持した後、高レ
ベルになるゲートパルスを出力する水平同期ゲートジェ
ネレータと、上記ゲートパルスと上記検出水平同期信号
との論理積をとって、その論理積パルスを出力する論理
積回路と、上記論理積パルスと上記水平リセットパルス
との論理和をとり、その論理和出力を上記作動パルスと
して、上記垂直同期信号発生部に出力する論理和回路と
を具備する構成とした。

【０００７】上記請求項１の発明によれば、水平同期信
号発生部において、水平カウント値になると、水平リセ
ットパルスが生成されると共に検出水平同期信号に対応
した生成水平同期信号が発生され、検出水平同期信号の
パルスまたは水平リセットパルスによって、カウントが
リセットされる。すると、補正部において、所定時間だ
け低レベルを保持するゲートパルスが生成された後、こ
のゲートパルスの生成タイミングに対応した作動パルス
が生成される。これにより、補正部の作動パルスによっ
て、垂直同期信号発生部が作動し、水平カウント値より
も小さな垂直カウント値になると、垂直リセットパルス
が生成されると共に検出垂直同期信号に対応した生成垂
直同期信号が発生させされる。また、水平及び垂直リセ
ットパルスが一致したときに生成されるパルスまたは検
出垂直同期信号のパルスによって、カウントがリセット
される。

【０００８】上記請求項２の発明によれば、補正部の水
平同期ゲートジェネレータにおいて、水平カウント値に
なると、所定時間だけ低レベルを保持した後、高レベル
になるゲートパルスが出力され、論理積回路において、
このゲートパルスと検出水平同期信号との論理積がとら
れ、その論理積パルスが出力される。すると、論理和回
路において、この論理積パルスと水平リセットパルスと
の論理和がとられ、その論理和出力が作動パルスとし
て、垂直同期信号発生部に出力される。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の一実施形
態に係る同期信号発生回路を示すブロック図であり、図
２は詳細に示す回路図である。なお、図４に示した要素
と同一の要素については、同一符号を付して説明する。
図１に示すように、本実施形態の同期信号発生回路は、
水平同期信号発生部１と垂直同期信号発生部２と補正部
３とを備えている。

【００１０】水平同期信号発生部１は、図２に示すよう
に、水平同期信号検出回路１０と、ＯＲ回路１１と、水
平同期信号カウンタ１２と、Ｈ−ＦＷ・ＧＥＮ１３と、
Ｈ−ＲＥＦ・ＧＥＮ１４とを有している。

【００１１】水平同期信号検出回路１０は、その出力端
がＯＲ回路１１の一方入力端に接続され、入力ビデオ信
号Ｖ0 から検出した水平同期信号Ｈ（検出水平同期信
号）をＯＲ回路１１に入力する回路である。ＯＲ回路１
１は、他方入力端がＨ−ＦＷ・ＧＥＮ１３の出力端に接
続され、出力端が水平同期信号カウンタ１２のリセット
端子ＲＥＳＥＴに接続されている。これにより、ＯＲ回
路１１は、水平同期信号検出回路１０からの水平同期信
号ＨとＨ−ＦＷ・ＧＥＮ１３からのＨリセットパルスＨ
Ｒ（水平リセットパルス）との論理和をとって、その論
理和出力ＯＲ１を出力する。水平同期信号カウンタ１２
は、ＯＲ回路１１の出力端子に接続されたリセット端子
ＲＥＳＥＴの他に、クロック信号Ｃを入力するクロック
端子ＣＫとイナーブル端子ＥＮとを有している。このイ
ナーブル端子ＥＮは、電源Ｖccに接続され、水平同期信
号カウンタ１２は常に動作状態に保持されている。これ
により、水平同期信号カウンタ１２は、クロック端子Ｃ
Ｋから入力したクロック信号Ｃのパルスをカウントし、
１１ビットの数値信号ＣＫ１１を出力すると共に、論理
和出力ＯＲ１のパルスがリセット端子ＲＥＳＥＴに入力
すると、カウンタ数値をリセットする。例えば、走査線
数が５２５本の場合には、１７１６周期でカウントす
る。Ｈ−ＦＷ・ＧＥＮ１３は、水平同期信号カウンタ１
２の出力端に接続され、水平同期信号カウンタ１２から
の数値信号ＣＫ１１が所定のカウント値（水平カウント
値）になるとＨリセットパルスＨＲを発生する回路であ
る。例えば、走査線数が５２５本の場合には、数値信号
ＣＫ１１が「１７１５」でＨリセットパルスＨＲを発生
する。Ｈ−ＲＥＦ・ＧＥＮ１４は、Ｈ−ＦＷ・ＧＥＮ１
３と共に水平同期信号カウンタ１２の出力端に接続さ
れ、水平同期信号カウンタ１２からの数値信号ＣＫ１１
の値に基づいて、必要な位相及びパルス幅の水平同期信
号（生成水平同期信号）を生成して出力する回路であ
る。

【００１２】また、垂直同期信号発生部２は、垂直同期
信号検出回路２０と、ＯＲ回路２１と、垂直同期信号カ
ウンタ２２と、Ｖ−ＦＷ・ＧＥＮ２３と、Ｖ−ＲＥＦ・
ＧＥＮ２４と、ＡＮＤ回路２５とを有している。

【００１３】垂直同期信号検出回路２０は、その出力端
がＯＲ回路２１の一方入力端に接続され、入力ビデオ信
号Ｖ0 から検出した垂直同期信号Ｖ（検出垂直同期信
号）をＯＲ回路２１に入力する回路である。ＯＲ回路２
１は、他方入力端がＡＮＤ回路２５の出力端に接続さ
れ、出力端が垂直同期信号カウンタ２２のリセット端子
ＲＥＳＥＴに接続されている。これにより、ＯＲ回路２
１は、垂直同期信号検出回路２０からの垂直同期信号Ｖ
とＡＮＤ回路２５からの論理積パルスＡＮＤ１との論理
和をとって、その論理和出力ＯＲ２を出力する。垂直同
期信号カウンタ２２は、リセット端子ＲＥＳＥＴの他
に、クロック信号Ｃを入力するクロック端子ＣＫとイナ
ーブル端子ＥＮとを有している。このイナーブル端子Ｅ
Ｎは、補正部３の出力端に接続され、論理和出力ＯＲ３
のパルスがイナーブル端子ＥＮに入力されると動作す
る。これにより、垂直同期信号カウンタ２２は、論理和
出力ＯＲ３のパルス入力時に、クロック端子ＣＫから入
力したクロック信号Ｃのパルスをカウントし、１０ビッ
トの数値信号ＣＫ１０を出力すると共に、論理和出力Ｏ
Ｒ２のパルスがリセット端子ＲＥＳＥＴに入力するとカ
ウンタの数値をリセットする。例えば、走査線数が５２
５本の場合には、５２５周期でカウントする。Ｖ−ＦＷ
・ＧＥＮ２３は、垂直同期信号カウンタ２２の出力端に
接続され、垂直同期信号カウンタ２２からの数値信号Ｃ
Ｋ１０が所定のカウント値（垂直カウント値）になると
ＶリセットパルスＶＲ（垂直リセットパルス）を発生す
る回路である。例えば、走査線数が５２５本の場合に
は、数値信号ＣＫ１０が「５２４」でＶリセットパルス
ＶＲを発生する。Ｖ−ＲＥＦ・ＧＥＮ２４は、Ｖ−ＦＷ
・ＧＥＮ２３と共に垂直同期信号カウンタ２２の出力端
に接続され、垂直同期信号カウンタ２２からの数値信号
ＣＫ１０の値に基づいて、必要な位相及びパルス幅の垂
直同期信号（生成垂直同期信号）を生成して出力する回
路である。ＡＮＤ回路２５は、一方入力端がＶ−ＦＷ・
ＧＥＮ２３の出力端に接続され、他方入力端が水平同期
信号発生部１のＨ−ＦＷ・ＧＥＮ１３の出力端に接続さ
れている。そして、その出力端はＯＲ回路２１の他方入
力端に接続されている。これにより、Ｖ−ＦＷ・ＧＥＮ
２３からのＶリセットパルスＶＲとＨ−ＦＷ・ＧＥＮ１
３からのＨリセットパルスＨＲとの論理積をとって、そ
の論理積パルスＡＮＤ１をＯＲ回路２１に入力する。す
なわち、Ｖ−ＦＷ・ＧＥＮ２３のＶリセットパルスＶＲ
は１Ｈレベル幅であるので、Ｈ−ＦＷ・ＧＥＮ１３のＨ
リセットパルスＨＲとの論理積をとって、水平と垂直の
カウント値を合わせるようになっている。

【００１４】一方、補正部３は、水平同期ゲートジェネ
レータ３０（以下、「Ｈ−ＧＡＴＥ・ＧＥＮ３０と記
す）と、ＡＮＤ回路３１（論理積回路）とＯＲ回路３２
（論理和回路）とを具備している。

【００１５】Ｈ−ＧＡＴＥ・ＧＥＮ３０の入力端は、水
平同期信号発生部１の水平同期信号カウンタ１２の出力
端に接続され、出力端はＡＮＤ回路３１の一方入力端に
接続されている。このＨ−ＧＡＴＥ・ＧＥＮ３０は、数
値信号ＣＫ１１の値が上記リセット値（例えば「１７１
５」）になると、所定時間だけＬレベル（低レベル）を
保持した後、Ｈレベル（高レベル）になるゲートパルス
Ｇを出力する。なお、このＬレベル間隔は、例えば１０
μｓであり、水平同期信号Ｈの位相ずれ間隔に設定され
ている。ＡＮＤ回路３１は、入力端がＨ−ＧＡＴＥ・Ｇ
ＥＮ３０の出力端と水平同期信号検出回路１０の出力端
とに接続されており、ゲートパルスＧと水平同期信号Ｈ
との論理積をとって、その論理積パルスＡＮＤ２を出力
する回路である。ＯＲ回路３２は、入力端がＡＮＤ回路
３１の出力端とＨ−ＦＷ・ＧＥＮ１３の出力端とに接続
されており、論理積パルスＡＮＤ２とＨリセットパルス
ＨＲとの論理和をとって、その論理和出力ＯＲ３を、垂
直同期信号カウンタ２２の作動パルスとして、イナーブ
ル端子ＥＮに出力する回路である。

【００１６】次に、本実施形態の同期信号発生回路が示
す動作について説明する。図３は、動作時における各信
号のタイムチャート図である。図３の（ｆ）のに示すよ
うに、水平同期信号Ｈより位相が遅れた水平同期信号Ｈ
´が、切替点Ａで切り替えられて切替点Ｂまで入力され
る場合には、切替点Ａまでは、位相のずれがない水平同
期信号Ｈが水平同期信号発生部１の水平同期信号検出回
路１０からＯＲ回路１１に入力され、Ｈ−ＦＷ・ＧＥＮ
１３からのＨリセットパルスＨＲも、図２の（ｇ）に示
すように、水平同期信号Ｈと同位相でＯＲ回路１１に入
力される。そして、ＯＲ回路１１からは、図２の（ｈ）
で示すように、水平同期信号Ｈ及びＨリセットパルスＨ
Ｒと同位相の論理和出力ＯＲ１が切替点Ａまで出力さ
れ、水平同期信号カウンタ１２では、この論理和出力Ｏ
Ｒ１に対応したリセットが繰り返され、数値信号ＣＫ１
１が補正部３のＨ−ＧＡＴＥ・ＧＥＮ３０に出力され
る。これにより、Ｈ−ＧＡＴＥ・ＧＥＮ３０からは、図
３の（ｊ）に示すように、共に一定幅のＬレベルとＨレ
ベルとを有したゲートパルスＧがＡＮＤ回路３１に出力
され続ける。すると、このゲートパルスＧと水平同期信
号検出回路１０からの水平同期信号ＨとがＡＮＤ回路３
１に入力され、図３の（ｋ）に示すように、水平同期信
号Ｈと同位相の論理積パルスＡＮＤ２がＡＮＤ回路３１
によって切替点Ａまで出力される。そして、この論理積
パルスＡＮＤ２とＨ−ＦＷ・ＧＥＮ１３のＨリセットパ
ルスＨＲとがＯＲ回路３２に入力され、図３の（ｌ）に
示すように、水平同期信号Ｈと同位相の論理和出力ＯＲ
３が、ＯＲ回路３２から垂直同期信号カウンタ２２のイ
ナーブル端子ＥＮに出力される。これにより、垂直同期
信号カウンタ２２が論理和出力ＯＲ３のパルスタイミン
グで間欠的に動作することとなり、水平同期信号Ｈのパ
ルス数を示す数値信号ＣＫ１０が、Ｖ−ＦＷ・ＧＥＮ２
３とＶ−ＲＥＦ・ＧＥＮ２４とに出力される。そして、
数値信号ＣＫ１０に基づいてＶ−ＦＷ・ＧＥＮ２３から
出力されたＶリセットパルスＶＲとＨ−ＦＷ・ＧＥＮ１
３からのＨリセットパルスＨＲとが、ＡＮＤ回路２５に
入力され、その論理積パルスＡＮＤ１が垂直同期信号検
出回路２０からの垂直同期信号Ｖと共にＯＲ回路２１に
入力される。そして、ＶリセットパルスＶＲがＡＮＤ回
路２５に入力されると、すなわち、数値信号ＣＫ１０の
値が例えば「５２４」になると、論理和出力ＯＲ２がＯ
Ｒ回路２１から出力され、垂直同期信号カウンタ２２
が、論理和出力ＯＲ３のパルスの入力タイミングでリセ
ットされる。以後、同様の動作が繰り返され、水平同期
信号発生部１のＨ−ＲＥＦ・ＧＥＮ１４から５２４個の
パルスが出力される都度、垂直同期信号発生部２のＶ−
ＲＥＦ・ＧＥＮ２４から１個のパルスが出力される。

【００１７】そして、図３の（ｆ）に示すように、切替
点Ａで位相遅れの水平同期信号Ｈ´になると、水平同期
信号Ｈ´の最初のパルスが、図３の（ｇ）に示す直前の
ＨリセットパルスＨＲ´よりも遅れる。これにより、Ｏ
Ｒ回路１１からの論理和出力ＯＲ１に余分なパルスＯＲ
１´が発生することとなる。しかし、Ｈ−ＧＡＴＥ・Ｇ
ＥＮ３０のゲートパルスＧがＬレベルになるのは、数値
信号ＣＫ１１が「１７１５」のときである。すなわち、
余分なパルスＯＲ１´の直前のパルスＯＲ１″の発生時
である。したがって、余分なパルスＯＲ１´の発生時に
は、数値信号ＣＫ１１が「１７１５」に至っていない。
このため、図３の（ｊ）の区間Ｐに示すように、ゲート
パルスＧは、余分なパルスＯＲ１´の発生を無視して、
パルスＯＲ１″発生時からのＬレベル状態を所定時間保
持する。そして、余分なパルスＯＲ１´発生後の数値信
号ＣＫ１１が「１７１５」になると、Ｈリセットパルス
ＨＲ´の次のＨリセットパルスＨＲがＨ−ＦＷ・ＧＥＮ
１３から出力され、このＨリセットパルスＨＲと同位相
の論理和出力ＯＲ１のパルスがＯＲ回路１１から出力さ
れる。このため、ＯＲ回路１１の論理和出力ＯＲ１に余
分なパルスＯＲ１´が発生しても、図３の（ｋ）に示す
ように、ＡＮＤ回路２５の論理積パルスＡＮＤ２には、
これに対応したパルスが発生せず、次のＨリセットパル
スＨＲの入力時にパルスを発生する。この結果、ＯＲ回
路３２からの論理和出力ＯＲ３には、余分なパルスＯＲ
１´によるパルスは発生しない。

【００１８】そして、図３の（ｆ）に示すように、切替
点Ｂで水平同期信号Ｈになると、水平同期信号Ｈの最初
のパルスＨ１が、水平同期信号Ｈ´の最後のパルス発生
後、所定時間よりも短い時間でくるので、Ｈ−ＦＷ・Ｇ
ＥＮ１３からのＨリセットパルスＨＲには、最初のパル
スＨ１によるパルスは発生しないが、ＯＲ回路１１から
の論理和出力ＯＲ１には、最初のパルスＨ１によるパル
スが発生することとなる。この結果、図３の（ｊ）に示
すようなゲートパルスＧがＡＮＤ回路３１に出力され、
ＯＲ回路３２からは、切替点Ｂ以後の論理和出力ＯＲ１
に対応した論理和出力ＯＲ３が出力される。

【００１９】したがって、本実施形態の同期信号発生回
路によれば、水平同期信号Ｈから水平同期信号Ｈ´への
切替時に生じる余分なパルスＯＲ１´を除いた論理和出
力ＯＲ１と同一の論理和出力ＯＲ３が、補正部３から垂
直同期信号カウンタ２２のイナーブル端子ＥＮに入力さ
れる。すなわち、補正部３が、イナーブル端子ＥＮへの
入力信号から切替時に発生する余分なパルスを除いて、
正常な作動パルスに補正し、この正常な作動パルスを垂
直同期信号カウンタ２２に入力する機能を発揮する。こ
れにより、垂直同期信号カウンタ２２において、余分な
パルスＯＲ１´による余分なリセットが発生せず、図３
の（ｍ）に示すように、垂直同期信号カウンタ２２が論
理和出力ＯＲ３の入力タイミングで、正常にカウントす
ることとなり、垂直方向の画像シフトの発生が防止され
る。

【００２０】

【発明の効果】以上詳しく説明したように、請求項１の
発明によれば、補正部において、水平カウント値なる
と、所定時間だけ低レベルを保持するゲートパルスを生
成し、このゲートパルスの生成タイミングに対応した作
動パルスを生成して、垂直同期信号発生部を作動させる
構成であるので、検出水平同期信号の切替時に余分なパ
ルスの発生はなく、この結果、垂直方向の画像シフトの
ない正常な画像を表示することができるという優れた効
果がある。また、請求項２の発明によれば、補正部を、
水平同期ゲートジェネレータと論理積回路と論理和回路
とで構成したので、回路構造が簡略化され、この結
果、、製品コストの低廉化を図ることができるという効
果がある。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る同期信号発生回路を
示すブロック図である。

【図２】図１の同期信号発生回路を詳細に示す回路図で
ある。

【図３】動作時における各信号のタイムチャート図であ
る。

【図４】従来例に係る同期信号発生回路を示すブロック
図である。

【符号の説明】

１・・・水平同期信号発生部、 ２・・・垂直同期信号
発生部、 ３・・・補正部、１０・・・水平同期信号検
出回路、 １１，２１，３２・・・ＯＲ回路、１２・・
・水平同期信号カウンタ、 １３・・・Ｈ−ＦＷ・ＧＥ
Ｎ、 １４・・・Ｈ−ＲＥＦ・ＧＥＮ、 ２２・・・垂
直同期信号カウンタ、 ２３・・・Ｖ−ＦＷ・ＧＥＮ、
２４・・・Ｖ−ＲＥＦ・ＧＥＮ、 ２５，３１・・・
ＡＮＤ回路、 ３０・・・Ｈ−ＧＡＴＥ・ＧＥＮ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 水平カウント値になると、水平リセット
   パルスを生成すると共に検出水平同期信号に対応した生
   成水平同期信号を発生し、上記検出水平同期信号のパル
   スまたは上記水平リセットパルスにより、カウントをリ
   セットする水平同期信号発生部と、 上記水平カウント値なると、所定時間だけ低レベルを保
   持するゲートパルスを生成した後、このゲートパルスの
   生成タイミングに対応した作動パルスを生成する補正部
   と、 上記補正部の作動パルスにより作動して、上記水平カウ
   ント値よりも小さな垂直カウント値になると、垂直リセ
   ットパルスを生成すると共に検出垂直同期信号に対応し
   た生成垂直同期信号を発生し、上記水平及び垂直リセッ
   トパルスが一致したときに生成されるパルスまたは上記
   検出垂直同期信号のパルスにより、カウントをリセット
   する垂直同期信号発生部と、 を具備することを特徴とする同期信号発生回路。
2. 【請求項２】 請求項１に記載の同期信号発生回路にお
   いて、 上記補正部は、 上記水平カウント値になると、所定時間だけ低レベルを
   保持した後、高レベルになるゲートパルスを出力する水
   平同期ゲートジェネレータと、 上記ゲートパルスと上記検出水平同期信号との論理積を
   とって、その論理積パルスを出力する論理積回路と、 上記論理積パルスと上記水平リセットパルスとの論理和
   をとり、その論理和出力を上記作動パルスとして、上記
   垂直同期信号発生部に出力する論理和回路と、 を具備することを特徴とする同期信号発生回路。