JPH09266293A - マイクロコンピュータ及び半導体装置 - Google Patents
マイクロコンピュータ及び半導体装置Info
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- JPH09266293A JPH09266293A JP8073735A JP7373596A JPH09266293A JP H09266293 A JPH09266293 A JP H09266293A JP 8073735 A JP8073735 A JP 8073735A JP 7373596 A JP7373596 A JP 7373596A JP H09266293 A JPH09266293 A JP H09266293A
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】ＥＰＲＯＭ／ＦＬＡＳＨメモリブロックを内蔵
するマイクロコンピュータ及び半導体装置において、チ
ャンネルホットエレクトロンにより書き込みを行う記憶
手段から発生するキャリアを、接地線に接続された不純
物拡散層により構成される寄生バイポーラトランジスタ
を通して接地線へ吸収させる事により、有効なラッチア
ップ対策を実現する。 【解決手段】半導体基板１００上に接地線Ｖｓｓへ接続
されたＮＷＥＬＬ領域１０１がＥＰＲＯＭ／ＦＬＡＳＨ
メモリブロック１０２の周囲に配置されている。前記Ｎ
ＷＥＬＬ領域内には、ＥＰＲＯＭ／ＦＬＡＳＨメモリブ
ロックに近い側にＮ＋領域３０４、遠い側にＰ＋領域３
０３が形成されており、前記Ｎ＋、Ｐ＋領域はＣＯＮＴ
ＡＣＴ３０７によりそれぞれＡＬ３０５，３０６と接続
されている。この前記ＡＬはそれぞれ接地線Ｖｓｓへと
接続されている。
するマイクロコンピュータ及び半導体装置において、チ
ャンネルホットエレクトロンにより書き込みを行う記憶
手段から発生するキャリアを、接地線に接続された不純
物拡散層により構成される寄生バイポーラトランジスタ
を通して接地線へ吸収させる事により、有効なラッチア
ップ対策を実現する。 【解決手段】半導体基板１００上に接地線Ｖｓｓへ接続
されたＮＷＥＬＬ領域１０１がＥＰＲＯＭ／ＦＬＡＳＨ
メモリブロック１０２の周囲に配置されている。前記Ｎ
ＷＥＬＬ領域内には、ＥＰＲＯＭ／ＦＬＡＳＨメモリブ
ロックに近い側にＮ＋領域３０４、遠い側にＰ＋領域３
０３が形成されており、前記Ｎ＋、Ｐ＋領域はＣＯＮＴ
ＡＣＴ３０７によりそれぞれＡＬ３０５，３０６と接続
されている。この前記ＡＬはそれぞれ接地線Ｖｓｓへと
接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に構
成されたマイクロコンピュータ及びゲートアレイ等の論
理機能を含んだ半導体装置に関する。
成されたマイクロコンピュータ及びゲートアレイ等の論
理機能を含んだ半導体装置に関する。
【０００２】
【従来の技術】従来、ＥＰＲＯＭ／ＦＬＡＳＨメモリブ
ロックを内蔵するマイクロコンピュータ及び半導体装置
に於いては、図７（ａ）に示すように配線領域を設けて
他の内部構成ブロックと距離を置いて配置する事により
キャリアの再結合による消滅を待つか、又は特開昭５７
−４８２５７等に開示されている様に接地線Ｖｓｓへ接
続されたＰ＋拡散領域を配置する事により、書き込み時
に発生する基板電流を吸収するものであった。
ロックを内蔵するマイクロコンピュータ及び半導体装置
に於いては、図７（ａ）に示すように配線領域を設けて
他の内部構成ブロックと距離を置いて配置する事により
キャリアの再結合による消滅を待つか、又は特開昭５７
−４８２５７等に開示されている様に接地線Ｖｓｓへ接
続されたＰ＋拡散領域を配置する事により、書き込み時
に発生する基板電流を吸収するものであった。
【０００３】
【発明が解決しようとする課題】従来、上記構成をとっ
ていた為ＥＰＲＯＭ及びＦＬＡＳＨメモリへの書き込み
時に発生するチャンネルホットエレクトロンによるキャ
リアをトリガとする、ラッチアップが発生し易い、もし
くはラッチアップ耐量が低いという大きな欠点を有して
いた。
ていた為ＥＰＲＯＭ及びＦＬＡＳＨメモリへの書き込み
時に発生するチャンネルホットエレクトロンによるキャ
リアをトリガとする、ラッチアップが発生し易い、もし
くはラッチアップ耐量が低いという大きな欠点を有して
いた。
【０００４】
【課題を解決するための手段】上記目的を達成すべく、
請求項１に係わるマイクロコンピュータは、第一導電型
の半導体基板上にマイクロコントロールユニット及び周
辺機能と共に、チャンネルホットエレクトロンにより書
き込みを行う記憶手段を集積するマイクロコンピュータ
において、前記記憶手段の周囲に隣接する形で第二導電
型の第一の不純物拡散層を配置し、前記第一の不純物拡
散層の中に接地線へ接続された第一導電型の第二の不純
物拡散層及び前記接地線へ接続された第二導電型の第三
の不純物拡散層を配置する事を特徴とする。
請求項１に係わるマイクロコンピュータは、第一導電型
の半導体基板上にマイクロコントロールユニット及び周
辺機能と共に、チャンネルホットエレクトロンにより書
き込みを行う記憶手段を集積するマイクロコンピュータ
において、前記記憶手段の周囲に隣接する形で第二導電
型の第一の不純物拡散層を配置し、前記第一の不純物拡
散層の中に接地線へ接続された第一導電型の第二の不純
物拡散層及び前記接地線へ接続された第二導電型の第三
の不純物拡散層を配置する事を特徴とする。
【０００５】請求項２に係わるマイクロコンピュータ
は、請求項１記載のマイクロコンピュータにおいて、前
記第二導電型の第一の不純物拡散層を前記記憶手段の周
りを囲むように切れ目無く配置する事を特徴とする。
は、請求項１記載のマイクロコンピュータにおいて、前
記第二導電型の第一の不純物拡散層を前記記憶手段の周
りを囲むように切れ目無く配置する事を特徴とする。
【０００６】請求項３に係わるマイクロコンピュータ
は、請求項１記載のマイクロコンピュータにおいて、前
記第二導電型の第一の不純物拡散層を切れ目無く配置
し、前記第一の不純物拡散層の中に配置された前記第二
及び第三の不純物拡散層も前記記憶手段の周りを囲むよ
うに切れ目無く配置する事を特徴とする。
は、請求項１記載のマイクロコンピュータにおいて、前
記第二導電型の第一の不純物拡散層を切れ目無く配置
し、前記第一の不純物拡散層の中に配置された前記第二
及び第三の不純物拡散層も前記記憶手段の周りを囲むよ
うに切れ目無く配置する事を特徴とする。
【０００７】請求項４に係わるマイクロコンピュータ
は、第一導電型の半導体基板上にマイクロコントロール
ユニット及び周辺機能と共に、チャンネルホットエレク
トロンにより書き込みを行う記憶手段を集積するマイク
ロコンピュータにおいて、前記記憶手段に隣接する形で
第二導電型の第一の不純物拡散層を配置し、前記第一の
不純物拡散層の中に接地線へ接続された第一導電型の第
二の不純物拡散層及び前記接地線へ接続された第二導電
型の第三の不純物拡散層を配置し、前記第二導電型の第
一の不純物拡散層を前記マイクロコントロールユニット
及び前記周辺機能に面する側に配置する事を特徴とす
る。
は、第一導電型の半導体基板上にマイクロコントロール
ユニット及び周辺機能と共に、チャンネルホットエレク
トロンにより書き込みを行う記憶手段を集積するマイク
ロコンピュータにおいて、前記記憶手段に隣接する形で
第二導電型の第一の不純物拡散層を配置し、前記第一の
不純物拡散層の中に接地線へ接続された第一導電型の第
二の不純物拡散層及び前記接地線へ接続された第二導電
型の第三の不純物拡散層を配置し、前記第二導電型の第
一の不純物拡散層を前記マイクロコントロールユニット
及び前記周辺機能に面する側に配置する事を特徴とす
る。
【０００８】請求項５に係わるマイクロコンピュータ
は、第一導電型の半導体基板上にマイクロコントロール
ユニット及び周辺機能と共に、チャンネルホットエレク
トロンにより書き込みを行う記憶手段を集積するマイク
ロコンピュータにおいて、前記記憶手段の周囲に隣接す
る形で第二導電型の第一の不純物拡散層を配置し、前記
第一の不純物拡散層の中に前記記憶手段に面する近い側
に接地線へ接続された第一導電型の第二の不純物拡散層
を配置し、前記第一の不純物拡散層の中で前記第二の不
純物拡散層と平行するように前記記憶手段と遠い側に接
地線へ接続された第二導電型の第三の不純物拡散層を配
置する事を特徴とする。
は、第一導電型の半導体基板上にマイクロコントロール
ユニット及び周辺機能と共に、チャンネルホットエレク
トロンにより書き込みを行う記憶手段を集積するマイク
ロコンピュータにおいて、前記記憶手段の周囲に隣接す
る形で第二導電型の第一の不純物拡散層を配置し、前記
第一の不純物拡散層の中に前記記憶手段に面する近い側
に接地線へ接続された第一導電型の第二の不純物拡散層
を配置し、前記第一の不純物拡散層の中で前記第二の不
純物拡散層と平行するように前記記憶手段と遠い側に接
地線へ接続された第二導電型の第三の不純物拡散層を配
置する事を特徴とする。
【０００９】請求項６に係わるマイクロコンピュータ
は、第一導電型の半導体基板上にマイクロコントロール
ユニット及び周辺機能と共に、チャンネルホットエレク
トロンにより書き込みを行う記憶手段を集積するマイク
ロコンピュータにおいて、前記記憶手段に隣接する形で
第二導電型の第一の不純物拡散層を配置し、前記第一の
不純物拡散層の中に前記記憶手段に面する近い側に接地
線へ接続された第一導電型の第二の不純物拡散層を配置
し、前記第一の不純物拡散層の中で前記第二の不純物拡
散層と平行するように前記記憶手段と遠い側に接地線へ
接続された第二導電型の第三の不純物拡散層を配置し、
前記第二導電型の第一の不純物拡散層を前記マイクロコ
ントロールユニット及び前記周辺機能に面する側に配置
する事を特徴とする。
は、第一導電型の半導体基板上にマイクロコントロール
ユニット及び周辺機能と共に、チャンネルホットエレク
トロンにより書き込みを行う記憶手段を集積するマイク
ロコンピュータにおいて、前記記憶手段に隣接する形で
第二導電型の第一の不純物拡散層を配置し、前記第一の
不純物拡散層の中に前記記憶手段に面する近い側に接地
線へ接続された第一導電型の第二の不純物拡散層を配置
し、前記第一の不純物拡散層の中で前記第二の不純物拡
散層と平行するように前記記憶手段と遠い側に接地線へ
接続された第二導電型の第三の不純物拡散層を配置し、
前記第二導電型の第一の不純物拡散層を前記マイクロコ
ントロールユニット及び前記周辺機能に面する側に配置
する事を特徴とする。
【００１０】請求項７に係わる半導体装置は、第一導電
型の半導体基板上にチャンネルホットエレクトロンによ
り書き込みを行う記憶手段を集積する半導体装置におい
て、前記記憶手段の周囲に隣接する形で第二導電型の第
一の不純物拡散層を配置し、前記第一の不純物拡散層の
中に接地線へ接続された第一導電型の第二の不純物拡散
層及び前記接地線へ接続された第二導電型の第三の不純
物拡散層を配置する事を特徴とする。
型の半導体基板上にチャンネルホットエレクトロンによ
り書き込みを行う記憶手段を集積する半導体装置におい
て、前記記憶手段の周囲に隣接する形で第二導電型の第
一の不純物拡散層を配置し、前記第一の不純物拡散層の
中に接地線へ接続された第一導電型の第二の不純物拡散
層及び前記接地線へ接続された第二導電型の第三の不純
物拡散層を配置する事を特徴とする。
【００１１】請求項８に係わる半導体装置は、請求項６
記載の半導体装置において、前記第二導電型の第一の不
純物拡散層を前記記憶手段の周りを囲むように切れ目無
く配置する事を特徴とする。
記載の半導体装置において、前記第二導電型の第一の不
純物拡散層を前記記憶手段の周りを囲むように切れ目無
く配置する事を特徴とする。
【００１２】請求項９に係わる半導体装置は、請求項６
記載の半導体装置において、前記第二導電型の第一の不
純物拡散層を切れ目無く配置し、前記第一の不純物拡散
層の中に配置された前記第二及び第三の不純物拡散層も
前記記憶手段の周りを囲むように切れ目無く配置する事
を特徴とする。
記載の半導体装置において、前記第二導電型の第一の不
純物拡散層を切れ目無く配置し、前記第一の不純物拡散
層の中に配置された前記第二及び第三の不純物拡散層も
前記記憶手段の周りを囲むように切れ目無く配置する事
を特徴とする。
【００１３】請求項１０に係わる半導体装置は、第一導
電型の半導体基板上に論理機能と共に、チャンネルホッ
トエレクトロンにより書き込みを行う記憶手段を集積す
る半導体装置において、前記記憶手段の周囲に隣接する
形で第二導電型の第一の不純物拡散層を配置し、前記第
一の不純物拡散層の中に前記記憶手段に面する近い側に
接地線へ接続された第一導電型の第二の不純物拡散層を
配置し、前記第一の不純物拡散層の中で前記第二の不純
物拡散層と平行するように前記記憶手段と遠い側に接地
線へ接続された第二導電型の第三の不純物拡散層を配置
する事を特徴とする。
電型の半導体基板上に論理機能と共に、チャンネルホッ
トエレクトロンにより書き込みを行う記憶手段を集積す
る半導体装置において、前記記憶手段の周囲に隣接する
形で第二導電型の第一の不純物拡散層を配置し、前記第
一の不純物拡散層の中に前記記憶手段に面する近い側に
接地線へ接続された第一導電型の第二の不純物拡散層を
配置し、前記第一の不純物拡散層の中で前記第二の不純
物拡散層と平行するように前記記憶手段と遠い側に接地
線へ接続された第二導電型の第三の不純物拡散層を配置
する事を特徴とする。
【００１４】請求項１１に係わる半導体装置は、第一導
電型の半導体基板上に論理機能と共に、チャンネルホッ
トエレクトロンにより書き込みを行う記憶手段を集積す
る半導体装置において、前記記憶手段に隣接する形で第
二導電型の第一の不純物拡散層を配置し、前記第一の不
純物拡散層の中に前記記憶手段に面する近い側に接地線
へ接続された第一導電型の第二の不純物拡散層を配置
し、前記第一の不純物拡散層の中で前記第二の不純物拡
散層と平行するように前記記憶手段と遠い側に接地線へ
接続された第二導電型の第三の不純物拡散層を配置し、
前記第二導電型の第一の不純物拡散層を前記論理機能に
面する側に配置する事を特徴とする。
電型の半導体基板上に論理機能と共に、チャンネルホッ
トエレクトロンにより書き込みを行う記憶手段を集積す
る半導体装置において、前記記憶手段に隣接する形で第
二導電型の第一の不純物拡散層を配置し、前記第一の不
純物拡散層の中に前記記憶手段に面する近い側に接地線
へ接続された第一導電型の第二の不純物拡散層を配置
し、前記第一の不純物拡散層の中で前記第二の不純物拡
散層と平行するように前記記憶手段と遠い側に接地線へ
接続された第二導電型の第三の不純物拡散層を配置し、
前記第二導電型の第一の不純物拡散層を前記論理機能に
面する側に配置する事を特徴とする。
【００１５】
【作用】請求項１に係わるマイクロコンピュータでは、
チャンネルホットエレクトロンにより書き込みを行う記
憶手段から発生するキャリアを、接地線に接続された不
純物拡散層により構成される寄生バイポーラトランジス
タへ集めて接地線へ吸収させる事により、ラッチアップ
対策を行う事ができる。
チャンネルホットエレクトロンにより書き込みを行う記
憶手段から発生するキャリアを、接地線に接続された不
純物拡散層により構成される寄生バイポーラトランジス
タへ集めて接地線へ吸収させる事により、ラッチアップ
対策を行う事ができる。
【００１６】請求項２に係わるマイクロコンピュータで
は、チャンネルホットエレクトロンにより書き込みを行
う記憶手段から発生するキャリアを、周囲に切れ目無く
配置された不純物拡散層及び前記不純物拡散層内部に構
成される寄生バイポーラトランジスタを通して接地線へ
吸収させる事により、ラッチアップ対策を行う事ができ
る。
は、チャンネルホットエレクトロンにより書き込みを行
う記憶手段から発生するキャリアを、周囲に切れ目無く
配置された不純物拡散層及び前記不純物拡散層内部に構
成される寄生バイポーラトランジスタを通して接地線へ
吸収させる事により、ラッチアップ対策を行う事ができ
る。
【００１７】請求項３に係わるマイクロコンピュータで
は、チャンネルホットエレクトロンにより書き込みを行
う記憶手段から発生するキャリアを、周囲に切れ目無く
配置された不純物拡散層により構成される、切れ目の無
い寄生バイポーラトランジスタにより漏れなく接地線へ
吸収させる事により、ラッチアップ対策を行う事ができ
る。
は、チャンネルホットエレクトロンにより書き込みを行
う記憶手段から発生するキャリアを、周囲に切れ目無く
配置された不純物拡散層により構成される、切れ目の無
い寄生バイポーラトランジスタにより漏れなく接地線へ
吸収させる事により、ラッチアップ対策を行う事ができ
る。
【００１８】請求項４に係わるマイクロコンピュータで
は、チャンネルホットエレクトロンにより書き込みを行
う記憶手段から発生するキャリアをトリガとしてラッチ
アップを起こしやすい箇所に集中的に不純物拡散層を配
置し、寄生バイポーラトランジスタを通して接地線へ吸
収させることにより、少ない面積で効果的にラッチアッ
プ対策を行う事ができる。
は、チャンネルホットエレクトロンにより書き込みを行
う記憶手段から発生するキャリアをトリガとしてラッチ
アップを起こしやすい箇所に集中的に不純物拡散層を配
置し、寄生バイポーラトランジスタを通して接地線へ吸
収させることにより、少ない面積で効果的にラッチアッ
プ対策を行う事ができる。
【００１９】請求項５に係わるマイクロコンピュータで
は、不純物拡散層の配置を寄生バイポーラトランジスタ
の電流増幅率が大きく取れる構成として、チャンネルホ
ットエレクトロンにより書き込みを行う記憶手段から発
生したキャリアを接地線へ吸収させる事によりラッチア
ップ耐量を飛躍的に高める事ができる。
は、不純物拡散層の配置を寄生バイポーラトランジスタ
の電流増幅率が大きく取れる構成として、チャンネルホ
ットエレクトロンにより書き込みを行う記憶手段から発
生したキャリアを接地線へ吸収させる事によりラッチア
ップ耐量を飛躍的に高める事ができる。
【００２０】請求項６に係わるマイクロコンピュータで
は、不純物拡散層の配置を寄生バイポーラトランジスタ
の電流増幅率が大きく取れる構成とし、ラッチアップを
起こしやすい箇所に集中的に不純物拡散層を配置し、チ
ャンネルホットエレクトロンにより書き込みを行う記憶
手段から発生したキャリアを接地線へ吸収させる事によ
り少ない面積で効果的にラッチアップ対策を行う事がで
きる。
は、不純物拡散層の配置を寄生バイポーラトランジスタ
の電流増幅率が大きく取れる構成とし、ラッチアップを
起こしやすい箇所に集中的に不純物拡散層を配置し、チ
ャンネルホットエレクトロンにより書き込みを行う記憶
手段から発生したキャリアを接地線へ吸収させる事によ
り少ない面積で効果的にラッチアップ対策を行う事がで
きる。
【００２１】請求項７に係わる半導体装置では、チャン
ネルホットエレクトロンにより書き込みを行う記憶手段
から発生するキャリアを、接地線に接続された不純物拡
散層により構成される寄生バイポーラトランジスタへ集
めて接地線へ吸収させる事により、ラッチアップ対策を
行う事ができる。
ネルホットエレクトロンにより書き込みを行う記憶手段
から発生するキャリアを、接地線に接続された不純物拡
散層により構成される寄生バイポーラトランジスタへ集
めて接地線へ吸収させる事により、ラッチアップ対策を
行う事ができる。
【００２２】請求項８に係わる半導体装置では、チャン
ネルホットエレクトロンにより書き込みを行う記憶手段
から発生するキャリアを、周囲に切れ目無く配置された
不純物拡散層及び前記不純物拡散層内部に構成される寄
生バイポーラトランジスタを通して接地線へ吸収させる
事により、ラッチアップ対策を行う事ができる。
ネルホットエレクトロンにより書き込みを行う記憶手段
から発生するキャリアを、周囲に切れ目無く配置された
不純物拡散層及び前記不純物拡散層内部に構成される寄
生バイポーラトランジスタを通して接地線へ吸収させる
事により、ラッチアップ対策を行う事ができる。
【００２３】請求項９に係わるマイクロコンピュータで
は、チャンネルホットエレクトロンにより書き込みを行
う記憶手段から発生するキャリアを、周囲に切れ目無く
配置された不純物拡散層により構成される、切れ目の無
い寄生バイポーラトランジスタにより漏れなく接地線へ
吸収させる事により、ラッチアップ対策を行う事ができ
る。
は、チャンネルホットエレクトロンにより書き込みを行
う記憶手段から発生するキャリアを、周囲に切れ目無く
配置された不純物拡散層により構成される、切れ目の無
い寄生バイポーラトランジスタにより漏れなく接地線へ
吸収させる事により、ラッチアップ対策を行う事ができ
る。
【００２４】請求項１０に係わる半導体装置では、不純
物拡散層の配置を寄生バイポーラトランジスタの電流増
幅率が大きく取れる構成として、チャンネルホットエレ
クトロンにより書き込みを行う記憶手段から発生したキ
ャリアを接地線へ吸収させる事によりラッチアップ耐量
を飛躍的に高める事ができる。
物拡散層の配置を寄生バイポーラトランジスタの電流増
幅率が大きく取れる構成として、チャンネルホットエレ
クトロンにより書き込みを行う記憶手段から発生したキ
ャリアを接地線へ吸収させる事によりラッチアップ耐量
を飛躍的に高める事ができる。
【００２５】請求項１１に係わる半導体装置では、不純
物拡散層の配置を寄生バイポーラトランジスタの電流増
幅率が大きく取れる構成とし、ラッチアップを起こしや
すい箇所に集中的に不純物拡散層を配置し、チャンネル
ホットエレクトロンにより書き込みを行う記憶手段から
発生したキャリアを接地線へ吸収させる事により少ない
面積で効果的にラッチアップ対策を行う事ができる。
物拡散層の配置を寄生バイポーラトランジスタの電流増
幅率が大きく取れる構成とし、ラッチアップを起こしや
すい箇所に集中的に不純物拡散層を配置し、チャンネル
ホットエレクトロンにより書き込みを行う記憶手段から
発生したキャリアを接地線へ吸収させる事により少ない
面積で効果的にラッチアップ対策を行う事ができる。
【００２６】
【発明の実施の形態】以下本発明における実施例を図
１、図２、図３、及び図４を用いて説明する。
１、図２、図３、及び図４を用いて説明する。
【００２７】図１は本発明によるマイクロコンピュータ
の全体の構成並びに配置を表すブロック図である。図１
（ａ）はＮＷＥＬＬ領域１０１がＥＰＲＯＭ／ＦＬＡＳ
Ｈメモリブロック１０２の周りを囲むように配置された
ブロック図である。半導体基板１００上に接地線Ｖｓｓ
へ接続されたＮＷＥＬＬ領域１０１がＥＰＲＯＭ／ＦＬ
ＡＳＨメモリブロック１０２の周囲に配置され、書き込
み動作時に発生するホットキャリアが、他のマイクロコ
ントロールユニット（以下ＭＣＵと称する）１０３等の
回路ブロックへ進入するのを防止する。
の全体の構成並びに配置を表すブロック図である。図１
（ａ）はＮＷＥＬＬ領域１０１がＥＰＲＯＭ／ＦＬＡＳ
Ｈメモリブロック１０２の周りを囲むように配置された
ブロック図である。半導体基板１００上に接地線Ｖｓｓ
へ接続されたＮＷＥＬＬ領域１０１がＥＰＲＯＭ／ＦＬ
ＡＳＨメモリブロック１０２の周囲に配置され、書き込
み動作時に発生するホットキャリアが、他のマイクロコ
ントロールユニット（以下ＭＣＵと称する）１０３等の
回路ブロックへ進入するのを防止する。
【００２８】図１（ｂ）はＮＷＥＬＬ領域１１１及び１
１２がＥＰＲＯＭ／ＦＬＡＳＨメモリブロック１１３の
周囲でＭＣＵ１１４、周辺回路１１５及び記憶機能ＲＡ
Ｍ１１６に面する位置に配置されたブロック図である。
１２がＥＰＲＯＭ／ＦＬＡＳＨメモリブロック１１３の
周囲でＭＣＵ１１４、周辺回路１１５及び記憶機能ＲＡ
Ｍ１１６に面する位置に配置されたブロック図である。
【００２９】図２は本発明による半導体装置の全体の構
成並びに配置を表すブロック図である。図２（ａ）はＮ
ＷＥＬＬ領域２０１がＥＰＲＯＭ／ＦＬＡＳＨメモリブ
ロック２０２の周りを囲むように配置されたブロック図
である。半導体基板２００上に接地線Ｖｓｓへ接続され
たＮＷＥＬＬ領域２０１がＥＰＲＯＭ／ＦＬＡＳＨメモ
リブロック２０２の周囲に配置され、書き込み動作時に
発生するホットキャリアが、他のゲートアレイ２０３等
の回路ブロックへ進入するのを防止する。
成並びに配置を表すブロック図である。図２（ａ）はＮ
ＷＥＬＬ領域２０１がＥＰＲＯＭ／ＦＬＡＳＨメモリブ
ロック２０２の周りを囲むように配置されたブロック図
である。半導体基板２００上に接地線Ｖｓｓへ接続され
たＮＷＥＬＬ領域２０１がＥＰＲＯＭ／ＦＬＡＳＨメモ
リブロック２０２の周囲に配置され、書き込み動作時に
発生するホットキャリアが、他のゲートアレイ２０３等
の回路ブロックへ進入するのを防止する。
【００３０】図２（ｂ）はＮＷＥＬＬ領域２１１及び２
１２がＥＰＲＯＭ／ＦＬＡＳＨメモリブロック２１３の
周囲でゲートアレイ２１４、記憶機能ＲＡＭ２１５に面
する位置に配置されたブロック図である。
１２がＥＰＲＯＭ／ＦＬＡＳＨメモリブロック２１３の
周囲でゲートアレイ２１４、記憶機能ＲＡＭ２１５に面
する位置に配置されたブロック図である。
【００３１】図３及び図４はそれぞれＮＷＥＬＬ領域に
よるガードリングの拡大図を示している。図３（ａ）は
ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック３０１に隣接す
る位置に配置されたＮＷＥＬＬ領域３０２を示してお
り、Ｎ＋領域３０４及びＰ＋領域３０３がＮＷＥＬＬ領
域３０２内に形成されている。ＥＰＲＯＭ／ＦＬＡＳＨ
メモリブロック３０１に近い側にＮ＋領域３０４、遠い
側にＰ＋領域３０３を形成する。前記Ｎ＋、Ｐ＋領域は
ＣＯＮＴＡＣＴ３０７によりそれぞれＡＬ３０５，３０
６と接続される。図中には明示されていないが、前記Ａ
Ｌはそれぞれ接地線Ｖｓｓへと接続されている。
よるガードリングの拡大図を示している。図３（ａ）は
ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック３０１に隣接す
る位置に配置されたＮＷＥＬＬ領域３０２を示してお
り、Ｎ＋領域３０４及びＰ＋領域３０３がＮＷＥＬＬ領
域３０２内に形成されている。ＥＰＲＯＭ／ＦＬＡＳＨ
メモリブロック３０１に近い側にＮ＋領域３０４、遠い
側にＰ＋領域３０３を形成する。前記Ｎ＋、Ｐ＋領域は
ＣＯＮＴＡＣＴ３０７によりそれぞれＡＬ３０５，３０
６と接続される。図中には明示されていないが、前記Ａ
Ｌはそれぞれ接地線Ｖｓｓへと接続されている。
【００３２】図３（ｂ）はＥＰＲＯＭ／ＦＬＡＳＨメモ
リブロックに隣接する位置に配置されたＮＷＥＬＬ領域
の他の実施例を示しており、Ｎ＋領域３１４及びＰ＋領
域３１３がＮＷＥＬＬ領域３１２内に形成されている。
ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック３１１に近い側
にＮ＋領域３１４、遠い側にＰ＋領域３１３を形成す
る。前記Ｎ＋、Ｐ＋領域はＣＯＮＴＡＣＴ３１７により
それぞれＡＬ３１５，３１６と接続される。前記それぞ
れのＡＬは図で示すように、適当な間隔で互いに接続さ
れている。この場合Ｎ＋領域３１４、Ｐ＋領域３１３を
またぐ形で全面にＡＬを配置する事も可能である。図中
には明示されていないが、前記ＡＬは接地線Ｖｓｓへと
接続されている。
リブロックに隣接する位置に配置されたＮＷＥＬＬ領域
の他の実施例を示しており、Ｎ＋領域３１４及びＰ＋領
域３１３がＮＷＥＬＬ領域３１２内に形成されている。
ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック３１１に近い側
にＮ＋領域３１４、遠い側にＰ＋領域３１３を形成す
る。前記Ｎ＋、Ｐ＋領域はＣＯＮＴＡＣＴ３１７により
それぞれＡＬ３１５，３１６と接続される。前記それぞ
れのＡＬは図で示すように、適当な間隔で互いに接続さ
れている。この場合Ｎ＋領域３１４、Ｐ＋領域３１３を
またぐ形で全面にＡＬを配置する事も可能である。図中
には明示されていないが、前記ＡＬは接地線Ｖｓｓへと
接続されている。
【００３３】図４（ａ）はＥＰＲＯＭ／ＦＬＡＳＨメモ
リブロックに隣接する位置に配置されたＮＷＥＬＬ領域
の他の実施例を示しており、Ｎ＋領域４０３及びＰ＋領
域４０４がＮＷＥＬＬ領域４０２内に形成されている。
ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック４０１に近い側
にＰ＋領域４０４、遠い側にＮ＋領域４０３を形成す
る。前記Ｎ＋、Ｐ＋領域はＣＯＮＴＡＣＴ４０７により
それぞれＡＬ４０５，４０６と接続される。図中には明
示されていないが、前記ＡＬはそれぞれ接地線Ｖｓｓへ
と接続されている。
リブロックに隣接する位置に配置されたＮＷＥＬＬ領域
の他の実施例を示しており、Ｎ＋領域４０３及びＰ＋領
域４０４がＮＷＥＬＬ領域４０２内に形成されている。
ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック４０１に近い側
にＰ＋領域４０４、遠い側にＮ＋領域４０３を形成す
る。前記Ｎ＋、Ｐ＋領域はＣＯＮＴＡＣＴ４０７により
それぞれＡＬ４０５，４０６と接続される。図中には明
示されていないが、前記ＡＬはそれぞれ接地線Ｖｓｓへ
と接続されている。
【００３４】図４（ｂ）はＥＰＲＯＭ／ＦＬＡＳＨメモ
リブロックに隣接する位置に配置されたＮＷＥＬＬ領域
の他の実施例を示しており、Ｎ＋４１３領域及びＰ＋領
域４１４がＮＷＥＬＬ領域４１２内に形成されている。
ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック４１１に近い側
にＰ＋領域４１４、遠い側にＮ＋領域４１５を形成す
る。前記Ｎ＋、Ｐ＋領域はＣＯＮＴＡＣＴ４１７により
それぞれＡＬ４１５，４１６と接続される。それぞれの
ＡＬは図で示すように、適当な間隔で互いに接続されて
いる。この場合Ｎ＋領域４１３、Ｐ＋領域４１４をまた
ぐ形で全面にＡＬを配置する事も可能である。図中には
明示されていないが、前記ＡＬは接地線Ｖｓｓへと接続
されている。
リブロックに隣接する位置に配置されたＮＷＥＬＬ領域
の他の実施例を示しており、Ｎ＋４１３領域及びＰ＋領
域４１４がＮＷＥＬＬ領域４１２内に形成されている。
ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック４１１に近い側
にＰ＋領域４１４、遠い側にＮ＋領域４１５を形成す
る。前記Ｎ＋、Ｐ＋領域はＣＯＮＴＡＣＴ４１７により
それぞれＡＬ４１５，４１６と接続される。それぞれの
ＡＬは図で示すように、適当な間隔で互いに接続されて
いる。この場合Ｎ＋領域４１３、Ｐ＋領域４１４をまた
ぐ形で全面にＡＬを配置する事も可能である。図中には
明示されていないが、前記ＡＬは接地線Ｖｓｓへと接続
されている。
【００３５】図５及び図６はＮＷＥＬＬ領域によるガー
ドリングの断面の等価回路図を示している。図５（ａ）
は図３に示したガードリングの断面の等価回路図を示し
ており、ＥＰＲＯＭ／ＦＬＡＳＨメモリブロックの構成
要素であるスタックゲート型メモリセル５０２の書き込
み時に発生するホットエレクトロンによるキャリアの吸
収経路を説明する為の、寄生素子を図示している。書き
込み状態に於いて前記スタックゲート型メモリセル５０
２は、フローティングゲート５１１、コントロールゲー
ト５１０、プログラム電圧Ｖｐｐが印可されるＮ＋ドレ
イン領域５０３、及び接地線Ｖｓｓへ接続されるＮ＋ソ
ース領域５０４より構成される。接地線ＶｓｓはＰ−基
板５００への電位を取る為のＰ＋領域５０５へも接続さ
れている。ＥＰＲＯＭ／ＦＬＡＳＨメモリブロックの周
囲に隣接する形でＮＷＥＬＬ領域５０１によるガードリ
ングを配置する。前記ＮＷＥＬＬ内に接地線Ｖｓｓへ接
続されたＮ＋領域５０７及びＰ＋領域５０８を配置す
る。Ｐ−基板５００−Ｎ＋ソース領域５０４との間で寄
生ダイオード５０６が構成される。またＰ−基板５００
−ＮＷＥＬＬ５０１−Ｐ＋領域５０８との間でＰＮＰ型
寄生バイポーラトランジスタＴｒ５０９が構成される。
前記寄生バイポーラトランジスタのエミッタ領域ＥはＰ
−基板、Ｐ＋領域５０５を通して接地線Ｖｓｓへ接続さ
れる。寄生バイポーラトランジスタのベース領域ＢはＮ
ＷＥＬＬ、Ｎ＋領域５０７を通してＶｓｓへ接続され
る。寄生バイポーラトランジスタ５０９のコレクタ領域
ＣはＰ＋領域５０８を通してＶｓｓへ接続される。
ドリングの断面の等価回路図を示している。図５（ａ）
は図３に示したガードリングの断面の等価回路図を示し
ており、ＥＰＲＯＭ／ＦＬＡＳＨメモリブロックの構成
要素であるスタックゲート型メモリセル５０２の書き込
み時に発生するホットエレクトロンによるキャリアの吸
収経路を説明する為の、寄生素子を図示している。書き
込み状態に於いて前記スタックゲート型メモリセル５０
２は、フローティングゲート５１１、コントロールゲー
ト５１０、プログラム電圧Ｖｐｐが印可されるＮ＋ドレ
イン領域５０３、及び接地線Ｖｓｓへ接続されるＮ＋ソ
ース領域５０４より構成される。接地線ＶｓｓはＰ−基
板５００への電位を取る為のＰ＋領域５０５へも接続さ
れている。ＥＰＲＯＭ／ＦＬＡＳＨメモリブロックの周
囲に隣接する形でＮＷＥＬＬ領域５０１によるガードリ
ングを配置する。前記ＮＷＥＬＬ内に接地線Ｖｓｓへ接
続されたＮ＋領域５０７及びＰ＋領域５０８を配置す
る。Ｐ−基板５００−Ｎ＋ソース領域５０４との間で寄
生ダイオード５０６が構成される。またＰ−基板５００
−ＮＷＥＬＬ５０１−Ｐ＋領域５０８との間でＰＮＰ型
寄生バイポーラトランジスタＴｒ５０９が構成される。
前記寄生バイポーラトランジスタのエミッタ領域ＥはＰ
−基板、Ｐ＋領域５０５を通して接地線Ｖｓｓへ接続さ
れる。寄生バイポーラトランジスタのベース領域ＢはＮ
ＷＥＬＬ、Ｎ＋領域５０７を通してＶｓｓへ接続され
る。寄生バイポーラトランジスタ５０９のコレクタ領域
ＣはＰ＋領域５０８を通してＶｓｓへ接続される。
【００３６】書き込み状態では、スタックゲート型メモ
リセル５０２のドレイン５０３へＶｐｐが印可される。
Ｖｐｐの電圧は１２Ｖ〜２０Ｖ程度であり、フローティ
ングゲート５１１へ電子を注入するのに必要なチャンネ
ルホットエレクトロンが発生するのに十分な電圧が供給
される。コントロールゲート５１０には、発生したホッ
トエレクトロンを引きつけるのに十分な正の電位が印可
される。しかしながらＥＰＲＯＭ／ＦＬＡＳＨメモリの
ホットキャリア注入による書き込みは、注入効率が非常
に悪くチャンネル電流のごく一部しか寄与しない。一般
的に注入効率は０．１〜１％程度と言われている。残り
の電子は基板電流となりラッチアップのトリガ電流とな
るので、接地電源線へ速やかに流す必要がある。チャン
ネルホットエレクトロンによる基板電流によりＰ−基板
の電位が上昇し、キャリアの量が少ない場合は、Ｐ−基
板の寄生抵抗を通してＰ＋領域５０５へ電流として流れ
接地線Ｖｓｓへ吸収される。しかし基板電位がＶｓｓに
対し０．６〜０．７Ｖ以上上昇すると寄生ダイオード５
０６の順方向電流Ｉ３が流れる。同時に寄生トランジス
タ５０９のエミッタＥ−ベースＢ間でダイオードの順方
向電流Ｉ２が流れる。さらに基板電位が上昇すると寄生
トランジスタ５０９のエミッタＥ−コレクタＣ間を寄生
バイポーラの増幅率で決まる電流Ｉ１が流れ、Ｐ＋領域
５０８を通してＶｓｓへ吸収される。寄生トランジスタ
５０９のベース領域はＮＷＥＬＬ５０１で構成されてい
る為、前記ＮＷＥＬＬの深さ方向に寄生トランジスタが
構成される。従って、ＮＷＥＬＬの拡散深さで決まるガ
ードリングを構成する事ができる。
リセル５０２のドレイン５０３へＶｐｐが印可される。
Ｖｐｐの電圧は１２Ｖ〜２０Ｖ程度であり、フローティ
ングゲート５１１へ電子を注入するのに必要なチャンネ
ルホットエレクトロンが発生するのに十分な電圧が供給
される。コントロールゲート５１０には、発生したホッ
トエレクトロンを引きつけるのに十分な正の電位が印可
される。しかしながらＥＰＲＯＭ／ＦＬＡＳＨメモリの
ホットキャリア注入による書き込みは、注入効率が非常
に悪くチャンネル電流のごく一部しか寄与しない。一般
的に注入効率は０．１〜１％程度と言われている。残り
の電子は基板電流となりラッチアップのトリガ電流とな
るので、接地電源線へ速やかに流す必要がある。チャン
ネルホットエレクトロンによる基板電流によりＰ−基板
の電位が上昇し、キャリアの量が少ない場合は、Ｐ−基
板の寄生抵抗を通してＰ＋領域５０５へ電流として流れ
接地線Ｖｓｓへ吸収される。しかし基板電位がＶｓｓに
対し０．６〜０．７Ｖ以上上昇すると寄生ダイオード５
０６の順方向電流Ｉ３が流れる。同時に寄生トランジス
タ５０９のエミッタＥ−ベースＢ間でダイオードの順方
向電流Ｉ２が流れる。さらに基板電位が上昇すると寄生
トランジスタ５０９のエミッタＥ−コレクタＣ間を寄生
バイポーラの増幅率で決まる電流Ｉ１が流れ、Ｐ＋領域
５０８を通してＶｓｓへ吸収される。寄生トランジスタ
５０９のベース領域はＮＷＥＬＬ５０１で構成されてい
る為、前記ＮＷＥＬＬの深さ方向に寄生トランジスタが
構成される。従って、ＮＷＥＬＬの拡散深さで決まるガ
ードリングを構成する事ができる。
【００３７】図６は図４に示したガードリングの断面の
等価回路図を示しており、ＥＰＲＯＭ／ＦＬＡＳＨメモ
リブロックの構成要素であるスタックゲート型メモリセ
ル６０２の書き込み時に発生するホットエレクトロンに
よるキャリアの吸収経路を説明する為の、寄生素子を図
示している。書き込み状態に於いてＥＰＲＯＭ／ＦＬＡ
ＳＨメモリブロックのスタックゲート型メモリセル６０
２は、フローティングゲート６１１、コントロールゲー
ト６１０、プログラム電圧Ｖｐｐが印可されるＮ＋ドレ
イン領域６０３、及び接地線Ｖｓｓへ接続されるＮ＋ソ
ース領域６０４より構成される。接地線ＶｓｓはＰ−基
板６００への電位を取る為のＰ＋領域６０５へも接続さ
れている。ＥＰＲＯＭ／ＦＬＡＳＨメモリブロックの周
囲に隣接する形でＮＷＥＬＬ領域６０１によるガードリ
ングを配置する。前記ＮＷＥＬＬ内に接地線Ｖｓｓへ接
続されたＰ＋領域６０７及びＮ＋領域６０８を配置す
る。Ｐ−基板６００−Ｎ＋ソース領域６０４との間で寄
生ダイオード６０６が構成される。またＰ−基板６００
−ＮＷＥＬＬ６０１−Ｐ＋領域６０７との間でＰＮＰ型
寄生バイポーラトランジスタ６０９が構成される。前記
寄生バイポーラトランジスタＴｒ１のエミッタ領域Ｅは
Ｐ−基板５００、Ｐ＋領域６０５を通して接地線Ｖｓｓ
へ接続される。前記寄生トランジスタのベース領域Ｂは
ＮＷＥＬＬ６０１、Ｎ＋領域６０８を通してＶｓｓへ接
続される。寄生トランジスタ６０９のコレクタ領域Ｃは
Ｐ＋領域６０７を通してＶｓｓへ接続される。書き込み
状態では、前述のようにスタックゲート型メモリセル６
０２のドレイン６０３へＶｐｐが印可される。チャンネ
ルホットエレクトロンによる基板電流によりＰ−基板６
００の電位が上昇し、キャリアの量が少ない場合は、前
記Ｐ−基板の寄生抵抗を通してＰ＋領域６０５へ電流と
して流れ接地線Ｖｓｓへ吸収される。しかし基板電位が
Ｖｓｓに対し０．６〜０．７Ｖ以上上昇すると寄生ダイ
オード６０６の順方向電流Ｉ３が流れる。同時に寄生ト
ランジスタ６０９のエミッタＥ−ベースＢ間でダイオー
ドの順方向電流Ｉ２が流れる。さらに基板電位が上昇す
ると前記寄生トランジスタのエミッタＥ−コレクタＣ間
を寄生バイポーラの増幅率で決まる電流Ｉ１が流れ、Ｐ
＋領域６０８を通してＶｓｓへ吸収される。前記寄生ト
ランジスタのエミッタＥから注入された電子は、ベース
Ｂを拡散していきベース幅と少数キャリア拡散長との相
関で決まる量だけ再結合し、残った電子がベースの端ま
で達する。
等価回路図を示しており、ＥＰＲＯＭ／ＦＬＡＳＨメモ
リブロックの構成要素であるスタックゲート型メモリセ
ル６０２の書き込み時に発生するホットエレクトロンに
よるキャリアの吸収経路を説明する為の、寄生素子を図
示している。書き込み状態に於いてＥＰＲＯＭ／ＦＬＡ
ＳＨメモリブロックのスタックゲート型メモリセル６０
２は、フローティングゲート６１１、コントロールゲー
ト６１０、プログラム電圧Ｖｐｐが印可されるＮ＋ドレ
イン領域６０３、及び接地線Ｖｓｓへ接続されるＮ＋ソ
ース領域６０４より構成される。接地線ＶｓｓはＰ−基
板６００への電位を取る為のＰ＋領域６０５へも接続さ
れている。ＥＰＲＯＭ／ＦＬＡＳＨメモリブロックの周
囲に隣接する形でＮＷＥＬＬ領域６０１によるガードリ
ングを配置する。前記ＮＷＥＬＬ内に接地線Ｖｓｓへ接
続されたＰ＋領域６０７及びＮ＋領域６０８を配置す
る。Ｐ−基板６００−Ｎ＋ソース領域６０４との間で寄
生ダイオード６０６が構成される。またＰ−基板６００
−ＮＷＥＬＬ６０１−Ｐ＋領域６０７との間でＰＮＰ型
寄生バイポーラトランジスタ６０９が構成される。前記
寄生バイポーラトランジスタＴｒ１のエミッタ領域Ｅは
Ｐ−基板５００、Ｐ＋領域６０５を通して接地線Ｖｓｓ
へ接続される。前記寄生トランジスタのベース領域Ｂは
ＮＷＥＬＬ６０１、Ｎ＋領域６０８を通してＶｓｓへ接
続される。寄生トランジスタ６０９のコレクタ領域Ｃは
Ｐ＋領域６０７を通してＶｓｓへ接続される。書き込み
状態では、前述のようにスタックゲート型メモリセル６
０２のドレイン６０３へＶｐｐが印可される。チャンネ
ルホットエレクトロンによる基板電流によりＰ−基板６
００の電位が上昇し、キャリアの量が少ない場合は、前
記Ｐ−基板の寄生抵抗を通してＰ＋領域６０５へ電流と
して流れ接地線Ｖｓｓへ吸収される。しかし基板電位が
Ｖｓｓに対し０．６〜０．７Ｖ以上上昇すると寄生ダイ
オード６０６の順方向電流Ｉ３が流れる。同時に寄生ト
ランジスタ６０９のエミッタＥ−ベースＢ間でダイオー
ドの順方向電流Ｉ２が流れる。さらに基板電位が上昇す
ると前記寄生トランジスタのエミッタＥ−コレクタＣ間
を寄生バイポーラの増幅率で決まる電流Ｉ１が流れ、Ｐ
＋領域６０８を通してＶｓｓへ吸収される。前記寄生ト
ランジスタのエミッタＥから注入された電子は、ベース
Ｂを拡散していきベース幅と少数キャリア拡散長との相
関で決まる量だけ再結合し、残った電子がベースの端ま
で達する。
【００３８】Ｐ＋領域６０７をＥＰＲＯＭ／ＦＬＡＳＨ
メモリブロックに面して配置する事により、寄生バイポ
ーラトランジスタ６０９のベース幅を短くし再結合して
消滅するキャリアを減らす事により、増幅率をより大き
くする事が可能となり、基板電流をより有効に接地線Ｖ
ｓｓへ流す事が可能となる。
メモリブロックに面して配置する事により、寄生バイポ
ーラトランジスタ６０９のベース幅を短くし再結合して
消滅するキャリアを減らす事により、増幅率をより大き
くする事が可能となり、基板電流をより有効に接地線Ｖ
ｓｓへ流す事が可能となる。
【００３９】以上、本実施例ではＰ−基板上に形成され
たＥＰＲＯＭ／ＦＬＡＳＨメモリブロックについて説明
を行ったが、ＰＷＥＬＬ上に形成されたＥＰＲＯＭ／Ｆ
ＬＡＳＨメモリブロックについても同様なＮＷＥＬＬの
ガードリングが構成可能である。
たＥＰＲＯＭ／ＦＬＡＳＨメモリブロックについて説明
を行ったが、ＰＷＥＬＬ上に形成されたＥＰＲＯＭ／Ｆ
ＬＡＳＨメモリブロックについても同様なＮＷＥＬＬの
ガードリングが構成可能である。
【００４０】
【発明の効果】以上のように請求項１から３に係るマイ
クロコンピュータによれば、チャンネルホットエレクト
ロンにより書き込みを行う記憶手段から発生するキャリ
アを、接地線に接続された不純物拡散層により構成され
る寄生バイポーラトランジスタを通して接地線へ吸収さ
せる事により、有効なラッチアップ対策を行う事ができ
る。
クロコンピュータによれば、チャンネルホットエレクト
ロンにより書き込みを行う記憶手段から発生するキャリ
アを、接地線に接続された不純物拡散層により構成され
る寄生バイポーラトランジスタを通して接地線へ吸収さ
せる事により、有効なラッチアップ対策を行う事ができ
る。
【００４１】請求項４に係わるマイクロコンピュータに
よれば、チャンネルホットエレクトロンにより書き込み
を行う記憶手段から発生するキャリアをトリガとしてラ
ッチアップを起こしやすい箇所に集中的に不純物拡散層
を配置し、寄生バイポーラトランジスタを通して接地線
へ吸収させることにより、少ない面積で効果的なラッチ
アップ対策を行う事ができる。
よれば、チャンネルホットエレクトロンにより書き込み
を行う記憶手段から発生するキャリアをトリガとしてラ
ッチアップを起こしやすい箇所に集中的に不純物拡散層
を配置し、寄生バイポーラトランジスタを通して接地線
へ吸収させることにより、少ない面積で効果的なラッチ
アップ対策を行う事ができる。
【００４２】請求項５に係わるマイクロコンピュータに
よれば、不純物拡散層の配置を寄生バイポーラトランジ
スタの電流増幅率が大きく取れる構成として、チャンネ
ルホットエレクトロンにより書き込みを行う記憶手段か
ら発生したキャリアを接地線へ吸収させる事によりラッ
チアップ耐量を飛躍的に高める事ができる。
よれば、不純物拡散層の配置を寄生バイポーラトランジ
スタの電流増幅率が大きく取れる構成として、チャンネ
ルホットエレクトロンにより書き込みを行う記憶手段か
ら発生したキャリアを接地線へ吸収させる事によりラッ
チアップ耐量を飛躍的に高める事ができる。
【００４３】請求項６に係わるマイクロコンピュータに
よれば、不純物拡散層の配置を寄生バイポーラトランジ
スタの電流増幅率が大きく取れる構成とし、ラッチアッ
プを起こしやすい箇所に集中的に不純物拡散層を配置
し、チャンネルホットエレクトロンにより書き込みを行
う記憶手段から発生したキャリアを接地線へ吸収させる
事により少ない面積で効果的にラッチアップ対策を行う
事ができる。
よれば、不純物拡散層の配置を寄生バイポーラトランジ
スタの電流増幅率が大きく取れる構成とし、ラッチアッ
プを起こしやすい箇所に集中的に不純物拡散層を配置
し、チャンネルホットエレクトロンにより書き込みを行
う記憶手段から発生したキャリアを接地線へ吸収させる
事により少ない面積で効果的にラッチアップ対策を行う
事ができる。
【００４４】請求項７から９に係る半導体装置によれ
ば、チャンネルホットエレクトロンにより書き込みを行
う記憶手段から発生するキャリアを、接地線に接続され
た不純物拡散層により構成される寄生バイポーラトラン
ジスタを通して接地線へ吸収させる事により、ラッチア
ップ対策を行う事ができる。
ば、チャンネルホットエレクトロンにより書き込みを行
う記憶手段から発生するキャリアを、接地線に接続され
た不純物拡散層により構成される寄生バイポーラトラン
ジスタを通して接地線へ吸収させる事により、ラッチア
ップ対策を行う事ができる。
【００４５】請求項１０に係わる半導体装置によれば、
不純物拡散層の配置を寄生バイポーラトランジスタの電
流増幅率が大きく取れる構成として、チャンネルホット
エレクトロンにより書き込みを行う記憶手段から発生し
たキャリアを接地線へ吸収させる事によりラッチアップ
耐量を飛躍的に高める事ができる。
不純物拡散層の配置を寄生バイポーラトランジスタの電
流増幅率が大きく取れる構成として、チャンネルホット
エレクトロンにより書き込みを行う記憶手段から発生し
たキャリアを接地線へ吸収させる事によりラッチアップ
耐量を飛躍的に高める事ができる。
【００４６】請求項１１に係わる半導体装置によれば、
不純物拡散層の配置を寄生バイポーラトランジスタの電
流増幅率が大きく取れる構成とし、ラッチアップを起こ
しやすい箇所に集中的に不純物拡散層を配置し、チャン
ネルホットエレクトロンにより書き込みを行う記憶手段
から発生したキャリアを接地線へ吸収させる事により少
ない面積で効果的にラッチアップ対策を行う事ができ
る。
不純物拡散層の配置を寄生バイポーラトランジスタの電
流増幅率が大きく取れる構成とし、ラッチアップを起こ
しやすい箇所に集中的に不純物拡散層を配置し、チャン
ネルホットエレクトロンにより書き込みを行う記憶手段
から発生したキャリアを接地線へ吸収させる事により少
ない面積で効果的にラッチアップ対策を行う事ができ
る。
【図１】本発明による全体の構成及びその配置を表すブ
ロック図である。
ロック図である。
【図２】本発明によるＮＷＥＬＬ領域によるガードリン
グの例を示す拡大図である。
グの例を示す拡大図である。
【図３】本発明によるＮＷＥＬＬ領域によるガードリン
グの例を示す拡大図である。
グの例を示す拡大図である。
【図４】本発明によるＮＷＥＬＬ領域によるガードリン
グの例を示す拡大図である。
グの例を示す拡大図である。
【図５】図３に示すＮＷＥＬＬ領域によるガードリング
の断面の等価回路図である。
の断面の等価回路図である。
【図６】図４に示すＮＷＥＬＬ領域によるガードリング
の断面の等価回路図である。
の断面の等価回路図である。
【図７】従来例を表すブロック図及び断面の等価回路図
である。
である。
１００ 半導体基板 １０１ ＮＷＥＬＬ領域 １０２ ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック １０３ マイクロコントロールユニット（ＭＣＵ） １０４ 記憶機能（ＲＡＭ） １０５ 周辺回路 １１０ 半導体基板 １１１ ＮＷＥＬＬ領域 １１２ ＮＷＥＬＬ領域 １１３ ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック １１４ マイクロコントロールユニット（ＭＣＵ） １１５ 周辺回路 １１６ 記憶機能（ＲＡＭ） ２００ 半導体基板 ２０１ ＮＷＥＬＬ領域 ２０２ ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック ２０３ ゲートアレイ ２０４ 記憶機能（ＲＡＭ） ２１０ 半導体基板 ２１１ ＮＷＥＬＬ領域 ２１２ ＮＷＥＬＬ領域 ２１３ ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック ２１４ ゲートアレイ ２１５ 記憶機能（ＲＡＭ） ３０１ ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック ３０２ ＮＷＥＬＬ領域 ３０３ Ｐ＋領域 ３０４ Ｎ＋領域 ３０５ ＡＬ ３０６ ＡＬ ３０７ ＣＯＮＴＡＣＴ ３１１ ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック ３１２ ＮＷＥＬＬ領域 ３１３ Ｐ＋領域 ３１４ Ｎ＋領域 ３１５ ＡＬ ３１６ ＡＬ ３１７ ＣＯＮＴＡＣＴ ４０１ ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック ４０２ ＮＷＥＬＬ領域 ４０３ Ｎ＋領域 ４０４ Ｐ＋領域 ４０５ ＡＬ ４０６ ＡＬ ４０７ ＣＯＮＴＡＣＴ ４１１ ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック ４１２ ＮＷＥＬＬ領域 ４１３ Ｎ＋領域 ４１４ Ｐ＋領域 ４１５ ＡＬ ４１６ ＡＬ ４１７ ＣＯＮＴＡＣＴ ５００ Ｐ−基板 ５０１ ＮＷＥＬＬ領域 ５０２ スタックゲート型メモリセル ５０３ Ｎ＋ドレイン領域 ５０４ Ｎ＋ソース領域 ５０５ Ｐ＋領域 ５０６ 寄生ダイオード ５０７ Ｎ＋領域 ５０８ Ｐ＋領域 ５０９ ＰＮＰ型寄生バイポーラトランジスタ ５１０ コントロールゲート ５１１ フローティングゲート ６００ Ｐ−基板 ６０１ ＮＷＥＬＬ領域 ６０２ スタックゲート型メモリセル ６０３ Ｎ＋ドレイン領域 ６０４ Ｎ＋ソース領域 ６０５ Ｐ＋領域 ６０６ 寄生ダイオード ６０７ Ｐ＋領域 ６０８ Ｎ＋領域 ６０９ 寄生バイポーラトランジスタ ６１０ コントロールゲート ６１１ フローティングゲート
Claims (11)
- 【請求項１】第一導電型の半導体基板上にマイクロコン
トロールユニット及び周辺機能と共に、チャンネルホッ
トエレクトロンにより書き込みを行う記憶手段を集積す
るマイクロコンピュータにおいて、前記記憶手段の周囲
に隣接する形で第二導電型の第一の不純物拡散層を配置
し、前記第一の不純物拡散層の中に接地線へ接続された
第一導電型の第二の不純物拡散層及び前記接地線へ接続
された第二導電型の第三の不純物拡散層を配置する事を
特徴とするマイクロコンピュータ。 - 【請求項２】請求項１記載のマイクロコンピュータにお
いて、前記第二導電型の第一の不純物拡散層を前記記憶
手段の周りを囲むように切れ目無く配置する事を特徴と
するマイクロコンピュータ。 - 【請求項３】請求項１記載のマイクロコンピュータにお
いて、前記第二導電型の第一の不純物拡散層を切れ目無
く配置し、前記第一の不純物拡散層の中に配置された前
記第二及び第三の不純物拡散層も前記記憶手段の周りを
囲むように切れ目無く配置する事を特徴とするマイクロ
コンピュータ。 - 【請求項４】第一導電型の半導体基板上にマイクロコン
トロールユニット及び周辺機能と共に、チャンネルホッ
トエレクトロンにより書き込みを行う記憶手段を集積す
るマイクロコンピュータにおいて、前記記憶手段に隣接
する形で第二導電型の第一の不純物拡散層を配置し、前
記第一の不純物拡散層の中に接地線へ接続された第一導
電型の第二の不純物拡散層及び前記接地線へ接続された
第二導電型の第三の不純物拡散層を配置し、前記第二導
電型の第一の不純物拡散層を前記マイクロコントロール
ユニット及び前記周辺機能に面する側に配置する事を特
徴とするマイクロコンピュータ。 - 【請求項５】第一導電型の半導体基板上にマイクロコン
トロールユニット及び周辺機能と共に、チャンネルホッ
トエレクトロンにより書き込みを行う記憶手段を集積す
るマイクロコンピュータにおいて、前記記憶手段の周囲
に隣接する形で第二導電型の第一の不純物拡散層を配置
し、前記第一の不純物拡散層の中に前記記憶手段に面す
る近い側に接地線へ接続された第一導電型の第二の不純
物拡散層を配置し、前記第一の不純物拡散層の中で前記
第二の不純物拡散層と平行するように前記記憶手段と遠
い側に接地線へ接続された第二導電型の第三の不純物拡
散層を配置する事を特徴とするマイクロコンピュータ。 - 【請求項６】第一導電型の半導体基板上にマイクロコン
トロールユニット及び周辺機能と共に、チャンネルホッ
トエレクトロンにより書き込みを行う記憶手段を集積す
るマイクロコンピュータにおいて、前記記憶手段に隣接
する形で第二導電型の第一の不純物拡散層を配置し、前
記第一の不純物拡散層の中に前記記憶手段に面する近い
側に接地線へ接続された第一導電型の第二の不純物拡散
層を配置し、前記第一の不純物拡散層の中で前記第二の
不純物拡散層と平行するように前記記憶手段と遠い側に
接地線へ接続された第二導電型の第三の不純物拡散層を
配置し、前記第二導電型の第一の不純物拡散層を前記マ
イクロコントロールユニット及び前記周辺機能に面する
側に配置する事を特徴とするマイクロコンピュータ。 - 【請求項７】第一導電型の半導体基板上にチャンネルホ
ットエレクトロンにより書き込みを行う記憶手段を集積
する半導体装置において、前記記憶手段の周囲に隣接す
る形で第二導電型の第一の不純物拡散層を配置し、前記
第一の不純物拡散層の中に接地線へ接続された第一導電
型の第二の不純物拡散層及び前記接地線へ接続された第
二導電型の第三の不純物拡散層を配置する事を特徴とす
る半導体装置。 - 【請求項８】請求項７記載の半導体装置において、前記
第二導電型の第一の不純物拡散層を前記記憶手段の周り
を囲むように切れ目無く配置する事を特徴とする半導体
装置。 - 【請求項９】請求項７記載の半導体装置において、前記
第二導電型の第一の不純物拡散層を切れ目無く配置し、
前記第一の不純物拡散層の中に配置された前記第二及び
第三の不純物拡散層も前記記憶手段の周りを囲むように
切れ目無く配置する事を特徴とする半導体装置。 - 【請求項１０】第一導電型の半導体基板上に論理機能と
共に、チャンネルホットエレクトロンにより書き込みを
行う記憶手段を集積する半導体装置において、前記記憶
手段の周囲に隣接する形で第二導電型の第一の不純物拡
散層を配置し、前記第一の不純物拡散層の中に前記記憶
手段に面する近い側に接地線へ接続された第一導電型の
第二の不純物拡散層を配置し、前記第一の不純物拡散層
の中で前記第二の不純物拡散層と平行するように前記記
憶手段と遠い側に接地線へ接続された第二導電型の第三
の不純物拡散層を配置する事を特徴とする半導体装置。 - 【請求項１１】第一導電型の半導体基板上に論理機能と
共に、チャンネルホットエレクトロンにより書き込みを
行う記憶手段を集積する半導体装置において、前記記憶
手段に隣接する形で第二導電型の第一の不純物拡散層を
配置し、前記第一の不純物拡散層の中に前記記憶手段に
面する近い側に接地線へ接続された第一導電型の第二の
不純物拡散層を配置し、前記第一の不純物拡散層の中で
前記第二の不純物拡散層と平行するように前記記憶手段
と遠い側に接地線へ接続された第二導電型の第三の不純
物拡散層を配置し、前記第二導電型の第一の不純物拡散
層を前記論理機能に面する側に配置する事を特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07373596A JP3893637B2 (ja) | 1996-03-28 | 1996-03-28 | マイクロコンピュータ及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07373596A JP3893637B2 (ja) | 1996-03-28 | 1996-03-28 | マイクロコンピュータ及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09266293A true JPH09266293A (ja) | 1997-10-07 |
| JP3893637B2 JP3893637B2 (ja) | 2007-03-14 |
Family
ID=13526800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07373596A Expired - Fee Related JP3893637B2 (ja) | 1996-03-28 | 1996-03-28 | マイクロコンピュータ及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3893637B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004013909A1 (ja) * | 2002-08-02 | 2004-02-12 | Hitachi, Ltd. | メモリを内蔵した半導体集積回路 |
-
1996
- 1996-03-28 JP JP07373596A patent/JP3893637B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004013909A1 (ja) * | 2002-08-02 | 2004-02-12 | Hitachi, Ltd. | メモリを内蔵した半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3893637B2 (ja) | 2007-03-14 |
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