JPH09247396A

JPH09247396A - 画像処理装置及び該装置における画像処理方法

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Publication number: JPH09247396A
Application number: JP5584696A
Authority: JP
Inventors: Hiroshi Fukada; 宏深田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-03-13
Filing date: 1996-03-13
Publication date: 1997-09-19

Abstract

(57)【要約】【課題】画一的なラインバッファ構成では、実行する
画像処理によってはバッファサイズが無駄になる。【解決手段】ＮビットのアドレスとＭ−Ｎビットのア
ドレスを生成し（Ｍ≧Ｎ）、複数のラインバッファにて
構成され、該ラインバッファの全アドレス空間に対応す
るＭビットを有するメモリ手段の上位Ｎビットのアドレ
スとして、このＮビットのアドレスを割り当てる。同様
に、Ｍ−Ｎビットのアドレスをメモリ手段の下位Ｍ−Ｎ
ビットのアドレスとして割り当てる。そして、Ｎビット
のアドレス及びＭ−Ｎビットのアドレスにて割り当てら
れる複数のラインバッファを選択的に使用して所定の画
像処理を行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ラインバ
ッファを使用して画像処理を行なう画像処理装置及び該
装置における画像処理方法に関するものである。

【０００２】

【従来の技術】従来より、画像処理装置では、様々な用
途でラインバッファメモリを必要とする。

【０００３】図６は、一般的な画像処理システムの構成
を示すブロック図である。同図に示す画像処理システム
は、画像入力装置１０１（例えば、スキャナ）から入力
される画像に、画像処理装置１０２が画像処理を施し、
その結果得られる画像を、画像出力装置１０３（例え
ば、プリンタ）に出力する。ここで、ラインバッファ
（不図示）は、画像入力装置１０１と画像処理装置１０
２との間にある入力バッファや、画像処理装置１０２と
画像出力装置１０３との間にある出力バッファ等があ
る。また、画像処理装置１０２内で複数のプロセスを実
行する場合、プロセスとプロセスとの間にラインバッフ
ァを設けることもある。

【０００４】そこで、ファクシミリ装置に内蔵する画像
処理システムであるスムージング処理を例にあげる。こ
のスムージング処理は、出力する画像の輪郭部を滑らか
にする処理である。

【０００５】図７は、従来のスムージング処理で使用す
るラインバッファ構成の概略を示すものである。スムー
ジング処理では、注目画素を含む注目ラインと、それを
挟む５本の参照ラインの合計６本のラインを必要とす
る。従って、スムージング画像処理装置には、最低６本
のラインバッファが用意されている。実際の処理の際に
は、あらかじめ先のラインを貯めておかなければ、次の
処理が間に合わなくなるため、最低でも１本分のライン
バッファを吸収用に用意する必要がある。図７に示す例
では、余裕を見て２本分の吸収バッファを用意してい
る。よって、スムージング処理に要する６本と吸収用に
要する２本の合計８本のラインバッファを用意してい
る。

【０００６】ここで取り扱うラインバッファは、普通の
ワード読み書き可能なＲＡＭデバイスを使用することを
想定している。１ビット読み書きのＦＩＦＯデバイス等
には適応していない。

【０００７】ファクシミリで取り扱うライン（送信画素
数）は、用紙サイズ／解像度により以下の表のようにな
る（表中、Ｂはバイト）。

【０００８】

【表１】

【０００９】これらの画素数は、全て８で割り切れるので、８ビット
幅のＲＡＭデバイスを使って、バイト単位で取り扱うに
は煩わしくない。

【００１０】ファクシミリでは、Ｂ４サイズの送信画素
数は８ＰＥＬ（または、２００ＤＰＩ、以降より８ＰＥ
Ｌは２００ＤＰＩにも置き換えられるとする）、２５６
バイトである。８ビットデータ幅のＲＡＭで、アドレス
８ビットが、Ｂ４の８ＰＥＬの１本分の空間となる。言
うまでもないが、Ａ４の８ＰＥＬ（１７２８画素、２１
６バイト）も、アドレス８ビット空間を１本分のライン
バッファとして賄うことができる。そして、１６ＰＥＬ
（または、４００ＤＰＩ、以降より１６ＰＥＬは４００
ＤＰＩにも置き換えられるとする）では、５１２バイト
である。

【００１１】図７では、８ビットデータＲＡＭのマップ
を表わしているが、同図の左側のＡ〜Ｈは、ラインバッ
ファの名称である。さらに、左側の０Ｈ〜７００Ｈは、
各ラインバッファの先頭アドレスを表わしている。そし
て、図の下側の０Ｈ〜ＦＦＨは、各ラインバッファのオ
フセットアドレスを表わしている。

【００１２】また、図７の右側には、ある時点の各バッ
ファの内訳が示されており、参照ライン１は、処理され
る順番が一番先のラインが入っており、以降、下に向か
って吸収バッファ２まで、順々に次のラインが入ってい
る。同図に示す処理中には、Ｅバッファが注目ラインで
あるが、このラインの処理が終わると、次は、Ｄバッフ
ァに入っているラインが注目ラインとなる。そして、Ｈ
バッファのラインは不要になるので、新たに吸収バッフ
ァ２として、次のラインを入れられるようになる。この
ように、順々にアドレス位置を交換しながら、バッファ
を管理している。

【００１３】図７に示す例では、１本あたりのラインバ
ッファのアドレス空間は、１００Ｈ＝２５６Ｂであり、
Ｂ４／８ＰＥＬまで対応可能である。そして、この８本
のラインバッファ全部で、２ＫＢの容量のＲＡＭが必要
であることがわかる。

【００１４】図８は、Ｂ４／１６ＰＥＬの画像を扱うた
めのラインバッファ構成を示す図である。Ｂ４／１６Ｐ
ＥＬの画像を扱うためには、１本のラインバッファのア
ドレス空間を、２００Ｈ＝５１２Ｂにする必要がある。
通常、ファクシミリの画像出力装置であるプリンタは、
１６ＰＥＬの解像度の場合が多い。１６ＰＥＬ解像度の
プリンタを持つファクシミリでは、入力画像が１６ＰＥ
Ｌの場合、スムージング処理の必要はなく、そのままの
解像度でプリンタに出力すれば良い。

【００１５】入力画像が１６ＰＥＬの場合は、ラインバ
ッファを参照ライン蓄積として機能させる必要がない。
このとき、画像処理装置は、単なる画像入力装置と画像
出力装置との速度緩衝として機能させれば良い。また、
このとき、ラインバッファの構成としては、画像出力装
置に出力する注目ラインの他に、画像入力装置と画像出
力装置間の速度差を吸収するための吸収バッファがあれ
ば良い。

【００１６】一方、入力画像が８ＰＥＬの場合には、ス
ムージング処理を行なうために、やはり８本のラインバ
ッファが必要となる。画像処理装置が、入力画像が８Ｐ
ＥＬと１６ＰＥＬの両方を取り扱うのに際し、それに要
するラインバッファを共有するために、１本あたりの容
量をＢ４／１６ＰＥＬに合わせて５１２Ｂ用意し、本数
をＢ４／８ＰＥＬに合わせて８本としたのが、図８に示
すラインバッファ構成である。

【００１７】

【発明が解決しようとする課題】しかしながら、図８に
示すようなラインバッファ構成では、ＲＡＭの容量が４
ＫＢ必要となる。Ｂ４／１６ＰＥＬ時には、注目ライン
用に１本と吸収バッファ用に２本の合計３本もあれば十
分である。Ｂ４／１６ＰＥＬのラインバッファ３本は、
５１２Ｂ×３＝１．５ＫＢであり、Ｂ４／１６ＰＥＬの
画像のスムージング処理で必要とされるバッファ２ＫＢ
で賄える大きさである。よって、上記の４ＫＢのバッフ
ァサイズは無駄である、という問題がある。

【００１８】本発明は、上述の課題に鑑みてなされたも
ので、その目的とするところは、ラインバッファの本数
を切り換えて、同一の装置内で多様な画像処理に対応で
きる画像処理装置を提供することである。

【００１９】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、複数のラインバッファを使用して所定の
画像処理を行なう画像処理装置において、前記複数のラ
インバッファにて構成され、該ラインバッファの全アド
レス空間に対応するＭビットを有するメモリ手段と、Ｎ
ビット（Ｍ≧Ｎ）のアドレスを生成する第１のアドレス
発生手段と、Ｍ−Ｎビットのアドレスを生成する第２の
アドレス発生手段と、前記第１のアドレス発生手段の発
生するＮビットのアドレスを前記メモリ手段の上位Ｎビ
ットのアドレスとして割り当てる手段と、前記第２のア
ドレス発生手段の発生するＭ−Ｎビットのアドレスを前
記メモリ手段の下位Ｍ−Ｎビットのアドレスとして割り
当てる手段とを備え、前記Ｎビットのアドレス及びＭ−
Ｎビットのアドレスにて割り当てられる前記複数のライ
ンバッファを選択的に使用して前記画像処理を行なう。

【００２０】また、他の発明は、全アドレス空間として
Ｍビットのアドレスを有する複数のラインバッファにて
構成されるメモリ手段を使用して所定の画像処理を行な
う画像処理装置における画像処理方法であって、Ｎビッ
ト（Ｍ≧Ｎ）のアドレスを生成する第１のアドレス発生
工程と、Ｍ−Ｎビットのアドレスを生成する第２のアド
レス発生工程と、前記第１のアドレス発生工程にて発生
するＮビットのアドレスを前記メモリ手段の上位Ｎビッ
トのアドレスとして割り当てる工程と、前記第２のアド
レス発生工程にて発生するＭ−Ｎビットのアドレスを前
記メモリ手段の下位Ｍ−Ｎビットのアドレスとして割り
当てる工程とを備え、前記Ｎビットのアドレス及びＭ−
Ｎビットのアドレスにて割り当てられる前記複数のライ
ンバッファを選択的に使用して前記画像処理を行なう。

【００２１】

【発明の実施の形態】以下、添付図面を参照して、本発
明に係る実施の形態を詳細に説明する。

【００２２】図１は、本発明の実施の形態に係る画像処
理装置の構成を示すブロック図である。同図に示す画像
処理装置は、ラスタスキャンフォーマットの２値画像を
スムージング処理する装置である。当装置の仕様の概略
は、以下の通りである。

【００２３】・最大入力画像はＢ４サイズ・入力画像の解像度は８ＰＥＬまたは１６ＰＥＬただし、１６ＰＥＬ時にはスムージング処理をしない・出力画像は１６ＰＥＬ固定・シリアル入力、シリアル出力図１において、１は、ラインバッファメモリにデータを
書き込むときのアドレスを生成するライトアドレス生成
部（ＷＡｄ）である。２は、ラインバッファメモリから
データを読み出すときのアドレスを生成するリードアド
レス生成部（ＲＡｄ）である。また、３は、ラインバッ
ファメモリのライトサイクル時にはライトアドレス生成
部１、リードサイクル時にはリードアドレス生成部２そ
れぞれが生成するアドレスを選択するアドレスセレクタ
である。

【００２４】４は、ラインバッファメモリであるＲＡＭ
であり、データ構成は８ビット、アドレス構成は１１ビ
ットである。このＲＡＭ４におけるデータの入力，出力
は、それぞれ独立の信号になっており、これは、例え
ば、ゲートアレイ等の内蔵ＲＡＭで多く見られるタイプ
である。なお、ＲＡＭ４として、通常のデータバス信号
を持つＲＡＭ−ＩＣでも良いが、その場合、詳述はしな
いが、図１に示すものとは、その構成を少し変える必要
がある。

【００２５】５は、シリアルの２値画像信号をパラレル
信号に変換するシリアル／パラレル変換部、１３は、ラ
インバッファメモリから読み出した画像を、実際に処理
する画像処理部である。具体的には、８ＰＥＬ時はスム
ージング処理を、１６ＰＥＬ時には何も処理を施さな
い。

【００２６】６は、ライトアドレス生成部１が出力する
１１ビットのアドレス信号、７は、リードアドレス生成
部２が出力する１１ビットのアドレス信号、８は、アド
レスセレクタ３が選択した１１ビットのアドレス信号で
ある。また、９は、図示しない画像入力装置が出力す
る、２値のシリアル画像信号、１０は、図示しない画像
装置に出力する、２値のシリアル画像信号である。

【００２７】１１は、シリアル／パラレル変換部５がラ
インバッファメモリ（ＲＡＭ４）に出力する、８ビット
の画像データ信号、１２は、ラインバッファメモリが画
像処理部１３に出力する、８ビットの画像データ信号で
ある。

【００２８】図２は、本実施の形態に係るライトアドレ
ス生成部の詳細構成を示すブロック図である。同図にお
いて、２１は、９ビットのダウンカウンタで、初期デー
タがロード可能であり、イネーブル入力が有効のときに
ダウンカウントを行なう。また、本カウンタにボローが
発生すると、クロック幅分のボロー信号を発生する。２
２は、３ビットのアップカウンタであり、クリア可能
で、イネーブル入力が有効のときにアップカウントを行
なう。そして、２３，２４，２５は、それぞれ２入力１
出力のセレクタである。

【００２９】２６は、入力画像信号の主走査画素数をバ
イト単位に示す、９ビットの信号ＭＳＣ（８：０）であ
る。ここでは、図示しないレジスタ等に設定しておき、
１ページの処理中は同じ設定値を維持させる。例えば、
Ａ４／８ＰＥＬの場合、Ｄ７Ｈ（ダウンカウンタは０も
数えるので、設定値は実際のバイト数より１を減じた値
を使う）。

【００３０】２７は、図示しない制御部より出力される
カウンタイネーブル信号ＷＥＮであり、ラインバッファ
メモリのライトサイクルが終了すると、クロック幅分の
有効信号が入力され、カウント値が１だけデクリメント
される。２８は、図示しない制御部より出力されるカウ
ンタロード信号ＬＩＮであり、１ラインのラインバッフ
ァ入力の開始時にクロック幅分の有効信号が入力され、
ＭＳＣ（８：０）の値を初期値としてロードする。

【００３１】２９は、図示しない制御部より出力される
カウンタクリア信号ＰＥＮで、１ページの画像入力の開
始時にクロック幅分の有効信号が入力され、カウンタ値
を０クリアする。また、３０はクロック信号ＣＬＫで、
カウンタ２２は、このクロックに同期してカウント動作
をする。そして、３１はセレクト信号ＳＥＬであり、図
示しないレジスタ等に設定しておいて、１ページの処理
中は同じ設定値を維持させる。ここでは、入力画像が１
６ＰＥＬのときに論理ＬＯＷ、８ＰＥＬのときに論理Ｈ
ＩＧＨを設定する。

【００３２】３２は、ダウンカウンタ２１のボロー信号
である。ここでは、ダウンカウンタ値が‘０’で、か
つ、カウンタイネーブル信号ＷＥＮと同じタイミング
で、クロック幅分の有効信号を出力する。そして、この
有効信号によって、アップカウンタ２２がカウント動作
する。

【００３３】３３は、ダウンカウンタ２１のカウンタ出
力信号ＷＡＤ（７：０）であり、ＤＡ（７：０）と最上
位ビット信号ＤＱ（８）にて構成され、図２では、この
最上位ビット信号がセレクタの１つ（セレクタ２３）に
分岐して出力されている。

【００３４】３４，３５，３６は、アップカウンタ２２
のカウンタ出力信号、３７，３８，３９は、各セレクタ
が選択した信号で、それぞれＷＡＤ（８），ＷＡＤ
（９），ＷＡＤ（１０）である。

【００３５】ＷＡＤ（１０：０）は、上述のリードアド
レス生成部の出力するアドレスとの間で選択されて、Ｒ
ＡＭアドレスとして機能する。

【００３６】以下、図２に示すライトアドレス生成部の
動作を説明する。

【００３７】入力画像が８ＰＥＬの場合、信号ＳＥＬ３
１を論理‘ＨＩＧＨ’とすることによって、各セレクタ
は、アップカウンタ２２からの３ビットをそれぞれ選択
する。ダウンカウンタ出力は、下位８ビットのみが有効
に機能するので、ＭＳＣ（８：０）の最上位ビットは無
効となる。すなわち、扱うデータは最大で８ビット＝２
５６Ｂであり、これは、８ＰＥＬ／Ｂ４の画像まで入力
できることを意味する。また、ＷＡＤ（１０：８）の３
ビットは、ラインバッファの位置を示すことになり、３
ビットで合計８本のラインバッファに分けられる。

【００３８】図７に照らし合わせると、ＷＡＤ（１０：
８）が０，１，…，７に対してバッファＡ，Ｂ，…，Ｈ
が対応し、リング状に使用する。この８本のラインバッ
ファによって、入力画像８ＰＥＬ／Ｂ４までの画像をス
ムージング処理可能となる。

【００３９】一方、入力画像が１６ＰＥＬの場合、信号
ＳＥＬ３１を論理‘ＬＯＷ’とすることによって、セレ
クタ２３は、ダウンカウンタ２１の最上位ビットを選択
し、残りのセレクタは、それぞれがアップカウンタ２２
の下位２ビット（ＵＱ０，ＵＱ１）を選択する。ダウン
カウンタ２１は、全９ビットが有効に機能するので、最
大９ビット＝５１２Ｂで、１６ＰＥＬ／Ｂ４の画像まで
入力できることになる。

【００４０】また、ＷＡＤ（１０：９）の２ビットは、
ラインバッファの位置を示すことになり、２ビットで合
計４本のラインバッファに分けられる。これを、図７に
照らし合わせると、ＷＡＤ（１０：９）が０，１，２，
３に対してバッファ（ＡとＢの組）、（ＣとＤの組）、
（ＥとＦの組）、（ＧとＨの組）が対応し、リング状に
使用する。この４本のラインバッファによって、入力画
像１６ＰＥＬ／Ｂ４までの画像を、画像入力装置と画像
出力装置の速度緩衝として処理可能となる。

【００４１】このように、ＷＡＤ（８）に当たるビット
を、入力する画像の解像度によって、ダウンカウンタ２
１の出力か、あるいはアップカウンタ２２の出力かを選
択するようにして、ラインバッファの本数を可変にでき
る。言うまでもなく、本数が増えれば、ラインバッファ
１本あたりのサイズは小さくなるが、本実施の形態のよ
うに、仕様上問題なければ、無駄なＲＡＭ容量の増加を
防ぐことができる。

【００４２】図３〜図５は、本実施の形態に係るライト
アドレス生成部の回路動作を示すタイミングチャートで
ある。ただし、ここでは、信号は全て正論理であるもの
とする。

【００４３】図３は、１ページ処理開始時の動作を示す
タイムチャートである。同図に示すタイミングは、信号
ＰＥＮが有効になり、アップカウンタ２２がクリアされ
る（カウンタ出力ＵＱが‘０’となる）様子を表わす。

【００４４】図４は、８ＰＥＬ／Ｂ４の画像をラインバ
ッファに入力するときのタイミングチャートである。同
図において、ラインの入力開始時に信号ＬＩＮが有効に
なり、ＭＳＣ（８：０）の値をダウンカウンタ２１にロ
ードする。同図では、その値がＦＦＨである。そして、
図４では、信号ＷＡＤ（１０：８）＝１なので、図７の
Ｂバッファに入力することになる。

【００４５】ラインバッファメモリへのライトサイクル
が終わると、信号ＷＥＮが有効になって、カウント値を
１だけデクリメントする。従って、信号ＷＡＤ（７：
０）の値もデクリメントされる。各ラインバッファで
は、アドレスの上方から画像を蓄積していく。また、Ｗ
ＡＤ（７：０）＝００Ｈのときに、ライトサイクルが終
了すると、そのＷＥＮのタイミングでダウンカウンタ２
１のボロー信号ＢＲが有効になる。この信号ＢＲが有効
になると、アップカウンタ２２の値が１だけインクリメ
ントする。よって、信号ＷＡＤ（１０：８）の値もイン
クリメントされ、次は、バッファＣに入力される。

【００４６】図５は、１６ＰＥＬ／Ｂ４の画像をライン
バッファに入力するときのタイミングチャートである。
ここでは、ラインの入力開始時に信号ＬＩＮが有効にな
り、ＭＳＣ（８：０）の値をダウンカウンタ２１にロー
ドする。同図では、その値が１ＦＦＨである。ここで
は、信号ＷＡＤ（１０：９）＝３なので、図７における
ＧとＨの組のバッファに入力することになる。

【００４７】ラインバッファメモリへのライトサイクル
が終わると、信号ＷＥＮが有効になって、カウント値を
１だけデクリメントする。従って、信号ＷＡＤ（８：
０）の値もデクリメントされる。

【００４８】ここでも、各ラインバッファでは、アドレ
スの上方から画像を蓄積していく。また、ＷＡＤ（８：
０）＝００Ｈのときにライトサイクルが終了すると、そ
のＷＥＮのタイミングでダウンカウンタ２１のボロー信
号ＢＲが有効になる。信号ＢＲが有効になると、アップ
カウンタ２２の値が１だけインクリメントする。従っ
て、信号ＷＡＤ（１０：８）の値もインクリメントさ
れ、次は、バッファ（ＡとＢの組）に入力されることに
なる。

【００４９】以上説明したように、本実施の形態によれ
ば、カウンタ、セレクタ等の簡単な回路にて、入力する
画像の解像度に応じて、ライトアドレス生成部のダウン
カウンタの出力、あるいはアップカウンタの出力を選択
するようにすることで、画像処理に必要なラインバッフ
ァメモリの数を任意に可変にでき、同一装置内で多様な
画像処理に対応できる。

【００５０】また、複数のラインバッファメモリの組み
合わせを変えることで、スムージング処理と速度緩衝処
理という異なった処理に対して、ラインバッファメモリ
を共有できる。

【００５１】なお、以上に説明では、ライトアドレス生
成部に関して述べたが、リードアドレス生成部に関して
も、同様の構成とすることができる。また、上記の実施
の形態では、ラインバッファの本数切り換えが４本、８
本と２種類で、それに要するアドレスの切り換えが１ビ
ット分であるが、これに限定されず、アドレスの切り換
えビットを増やせば、ラインバッファ本数の切り換えも
多様にできる。

【００５２】すなわち、入力する画像の解像度によっ
て、ラインバッファの本数やサイズを変化させること
で、ラインバッファメモリの容量を増加するのを防ぐこ
とができる。

【００５３】なお、本発明は、複数の機器（例えば、ホ
ストコンピュータ，インタフェイス機器，リーダ，プリ
ンタ等）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機，ファクシミリ装置
等）に適用してもよい。

【００５４】また、本発明の目的は、上述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体を、システムあるいは装置に供給し、そ
のシステムあるいは装置のコンピュータ（または、ＣＰ
ＵやＭＰＵ）が記憶媒体に格納されたプログラムコード
を読み出し、実行することによっても、達成されること
は言うまでもない。この場合、記憶媒体から読み出され
たプログラムコード自体が、上述した実施形態の機能を
実現することになり、そのプログラムコードを記憶した
記憶媒体は本発明を構成することになる。

【００５５】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピディスク，ハードディス
ク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ
−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭ等
を用いることができる。

【００５６】また、コンピュータが読み出したプログラ
ムコードを実行することにより、上述した実施形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づき、コンピュータ上で稼働しているＯＳ（オペ
レーティングシステム）等が実際の処理の一部または全
部を行ない、その処理によって、上述した実施形態の機
能が実現される場合も含まれることは言うまでもない。

【００５７】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張ボー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書込まれた後、そのプログラムコードの指示
に基づき、その機能拡張ボードや機能拡張ユニットに備
わるＣＰＵ等が実際の処理の一部または全部を行ない、
その処理によって、上述した実施形態の機能が実現され
る場合も含まれることは言うまでもない。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
生成されたアドレスにて、メモリを構成する複数のライ
ンバッファを選択的に使用することで、ラインバッファ
の本数を任意に切り換えて、同一装置内で多様な画像処
理に対応できるとともに、ラインバッファメモリの容量
を増加を防ぐことができる。

【００５９】

【図面の簡単な説明】

【図１】本発明の実施の形態に係る画像処理装置の構成
を示すブロック図である。

【図２】本実施の形態に係るライトアドレス生成部の詳
細構成を示すブロック図である。

【図３】本実施の形態に係るライトアドレス生成部の動
作を表わすタイミングチャートである。

【図４】本実施の形態に係るライトアドレス生成部の動
作を表わすタイミングチャートである。

【図５】本実施の形態に係るライトアドレス生成部の動
作を表わすタイミングチャートである。

【図６】一般的な画像処理システムの構成を示すブロッ
ク図である。

【図７】スムージング処理で使用するラインバッファ構
成の概略を示す図である。

【図８】従来のラインバッファ構成を表わす図である。

【符号の説明】

１ライトアドレス生成部（ＷＡｄ）２リードアドレス生成部（ＲＡｄ）３アドレスセレクタ４ＲＡＭ５シリアル／パラレル変換部６〜８アドレス信号９，１０シリアル画像信号１１，１２画像データ信号１３画像処理部

Claims

【特許請求の範囲】

【請求項１】複数のラインバッファを使用して所定の
画像処理を行なう画像処理装置において、前記複数のラインバッファにて構成され、該ラインバッ
ファの全アドレス空間に対応するＭビットを有するメモ
リ手段と、Ｎビット（Ｍ≧Ｎ）のアドレスを生成する第１のアドレ
ス発生手段と、Ｍ−Ｎビットのアドレスを生成する第２のアドレス発生
手段と、前記第１のアドレス発生手段の発生するＮビットのアド
レスを前記メモリ手段の上位Ｎビットのアドレスとして
割り当てる手段と、前記第２のアドレス発生手段の発生するＭ−Ｎビットの
アドレスを前記メモリ手段の下位Ｍ−Ｎビットのアドレ
スとして割り当てる手段とを備え、前記Ｎビットのアドレス及びＭ−Ｎビットのアドレスに
て割り当てられる前記複数のラインバッファを選択的に
使用して前記画像処理を行なうことを特徴とする画像処
理装置。
【請求項２】前記第１のアドレス発生手段にて生成さ
れるＮビットの値は任意に設定可能であることを特徴と
する請求項１に記載の画像処理装置。
【請求項３】前記Ｎビットの値は、入力画像の解像度
及び画像サイズに応じて設定することを特徴とする請求
項２に記載の画像処理装置。
【請求項４】前記画像処理にはスムージング処理と速
度緩衝処理が含まれ、該画像処理を該スムージング処理
とするか該速度緩衝処理とするかは、前記入力画像の解
像度及び画像サイズに応じて決定されることを特徴とす
る請求項３に記載の画像処理装置。
【請求項５】全アドレス空間としてＭビットのアドレ
スを有する複数のラインバッファにて構成されるメモリ
手段を使用して所定の画像処理を行なう画像処理装置に
おける画像処理方法であって、Ｎビット（Ｍ≧Ｎ）のアドレスを生成する第１のアドレ
ス発生工程と、Ｍ−Ｎビットのアドレスを生成する第２のアドレス発生
工程と、前記第１のアドレス発生工程にて発生するＮビットのア
ドレスを前記メモリ手段の上位Ｎビットのアドレスとし
て割り当てる工程と、前記第２のアドレス発生工程にて発生するＭ−Ｎビット
のアドレスを前記メモリ手段の下位Ｍ−Ｎビットのアド
レスとして割り当てる工程とを備え、前記Ｎビットのアドレス及びＭ−Ｎビットのアドレスに
て割り当てられる前記複数のラインバッファを選択的に
使用して前記画像処理を行なうことを特徴とする画像処
理方法。