JPH0923154A

JPH0923154A - Ｐｌｌ回路

Info

Publication number: JPH0923154A
Application number: JP7172236A
Authority: JP
Inventors: Hirobumi Ishii; 博文石井
Original assignee: Fujitsu General Ltd
Current assignee: Fujitsu General Ltd
Priority date: 1995-07-07
Filing date: 1995-07-07
Publication date: 1997-01-21
Anticipated expiration: 2015-07-07
Also published as: JP3346520B2

Abstract

(57)【要約】【目的】異なる係数でロックする可能性のある場合
は、所定の一方の係数を選択して設定するＰＬＬ回路を
提供することを目的としている。【構成】位相比較部１と、ＬＰＦ（ループフィルタ）
２と、ＶＣＯ（電圧制御発振器）３と、係数乗算器４
と、１／Ｎ分周器５と、入力する基準信号と１／Ｎ分周
器よりの比較信号よりロック外れとその方向を検出する
アンロック検出回路６と、前記アンロック検出信号に基
づき前記係数乗算器の係数を設定する係数制御部９とで
構成するＰＬＬ回路において、ロックする複数のＶＣＯ
制御電圧を比較して係数の制御方向を判別し方向判別信
号を出力する制御方向判別部７と、前記アンロック検出
信号及び、方向判別信号により係数のアップまたはダウ
ンを切り替えて制御するアップダウン制御回路８とを設
け、該アップダウン制御信号により前記係数制御部を制
御して前記係数乗算器の係数を決定するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＬＬ回路に係わり、
とくに係数乗算器を有するＰＬＬ回路におけるオーバラ
ップ点における係数設定を安定にするものに関する。

【０００２】

【従来の技術】ロック周波数範囲を拡大するため、従来
のＰＬＬ回路は、図１２に示すように、入力する基準信
号と１／Ｎ分周器５よりの比較信号の位相を比較して位
相差検出信号を出力する位相比較部１と、前記位相差検
出信号を積分して高周波成分を除去しＶＣＯ制御電圧を
出力するＬＰＦ（ループフィルタ）２と、該ＶＣＯ制御
電圧に応じた周波数の信号を発生するＶＣＯ（電圧制御
発振器）３と、該ＶＣＯ３よりの信号に所定の可変係数
を乗算してクロック信号を出力する係数乗算器４と、該
係数乗算器４よりのクロック信号を１／Ｎ分周して比較
信号を出力する前記１／Ｎ分周器５と、前記基準信号と
比較信号よりロック外れとアンロック方向を検出するア
ンロック検出回路６と、前記アンロック検出回路６より
のアンロック検出信号に基づき前記係数乗算器の係数を
設定する係数制御部９とで構成していた。しかし、この
構成では図１２に示すように、同一周波数の入力基準信
号（Ｈｒｅｆ）に対するロックするＶＣＯ制御電圧は、
係数の異なる複数（図１３ではの２個）のカーブ（Ｑｎ
とＱｎ＋１）上にオーバーラップしてＶＣＯ制御電圧
（Ｖｌ），ＶＣＯ制御電圧（Ｖｈ）として存在し、何方
の係数に設定してもロックする。

【０００３】しかし、係数（Ｑｎ）でロックした場合と
係数（Ｑｎ＋１）でロックした場合ではＶＣＯ制御電圧
が（Ｖｌ）または（Ｖｈ）と異なり、入力する基準信号
と１／Ｎ分周器５よりの比較信号の位相差は図１４に示
すように、前者は比較信号が基準信号より進み、後者は
比較信号が基準信号より遅れてロックする。このように
位相の異なるクロック信号で映像信号をサンプリングし
た場合、図１５に示すように、サンプリング位置がづれ
るため、異なるデータをサンプリングし、このサンプリ
ングデータをもとの映像信号に戻して表示してみると、
方やぼやけ、方やはっきりするといった具合に、異なる
係数でロックした場合、映像品質の異なる映像を再生し
てしまうという問題があった。

【０００４】

【発明が解決しようとする課題】本発明は以上述べた問
題点を解決し、上述のように異なる係数でロックする可
能性のある場合は、所定の一方の係数を選択して設定す
るＰＬＬ回路を提供することを目的としている。

【０００５】

【課題を解決するための手段】本発明は上述の課題を解
決するため、入力する基準信号と１／Ｎ分周器よりの比
較信号の位相を比較して位相差検出信号を出力する位相
比較部と、前記位相差検出信号を積分して高周波成分を
除去しＶＣＯ制御電圧を出力するＬＰＦ（ループフィル
タ）と、該ＶＣＯ制御電圧に応じた周波数の信号を発生
するＶＣＯ（電圧制御発振器）と、該ＶＣＯよりの信号
に所定の可変係数を乗算してクロック信号を出力する係
数乗算器と、該係数乗算器よりのクロック信号を１／Ｎ
分周して比較信号を出力する前記１／Ｎ分周器と、前記
基準信号と比較信号よりロック外れとアンロック方向を
検出するアンロック検出回路と、前記アンロック検出回
路よりのアンロック検出信号に基づき前記係数乗算器の
係数を設定する係数制御部とで構成するＰＬＬ回路にお
いて、係数を可変したときにロックする複数のＶＣＯ制
御電圧を比較して係数の制御方向を判別して方向判別信
号を出力する制御方向判別部と、前記アンロック検出信
号及び、方向判別信号により係数のアップまたはダウン
を切り替えて制御するアップダウン制御回路とを設け、
該アップダウン制御回路よりのアップダウン制御信号に
より前記係数制御部を制御して前記係数乗算器の係数を
決定するようにした。

【０００６】

【作用】以上のように構成したので、本発明のＰＬＬ回
路によれば、基準信号と比較信号からアンロック状態を
検出し、このアンロック検出信号からロックする方向に
係数を可変し、ロックさせ、さらに、係数をアップまた
はダウンして１つ上または１つ下の係数でロックするか
確認し、２個以上のロック状態がある場合、ＶＣＯ制御
電圧データを所定の基準電圧データとの差を算出して差
の少ない方即ち、基準電圧データに近い方でロックする
係数を選択して設定するようにし、また、ＶＣＯ制御電
圧データと基準電圧データとの差が両者同じ場合は係数
の小さい方（または大きい方）を固定的に選択して設定
するようにしている。

【０００７】

【実施例】以下、図面に基づいて本発明によるＰＬＬ回
路を詳細に説明する。図１は本発明によるＰＬＬ回路の
一実施例を示すブロック図である。図において、１は位
相比較部で、入力する基準信号（Ｈｒｅｆ）と１／Ｎ分
周器５よりの比較信号（Ｈｖａｒｉ）の位相を比較して
位相差検出信号（Ｓｐｄ）を出力している。２はＬＰＦ
（ループフィルタ）で、前記位相差検出信号（Ｓｐｄ）
を積分して高周波成分を除去しＶＣＯ制御電圧（Ｖｃ）
を出力している。３はＶＣＯ（電圧制御発振器）で、前
記ＶＣＯ制御電圧に応じた周波数の信号を発生してい
る。４は係数乗算器で、前記ＶＣＯ３よりの信号に可変
の係数（Ｑ）を乗算してクロック信号（Ｓｃｋ）を出力
している。５は前記１／Ｎ分周器で、前記クロック信号
を１／Ｎ分周して、比較信号（Ｈｖａｒｉ）を出力して
いる。

【０００８】６はアンロック検出回路で、前記基準信号
（Ｈｒｅｆ）と比較信号（Ｈｖａｒｉ）を入力し、所定
の値以上の位相ずれが所定回数連続すると、アンロック
状態と判断してアンロック信号（Ｓｕｌ）と、その位相
ずれが高い周波数にずれているか低い周波数にずれてい
るかを示すアンロック方向信号（Ｓｕｌｄ）とを出力し
ている。７は制御方向判別部で、前記ＬＰＦよりのＶＣ
Ｏ制御電圧をフィールド毎に所定の基準電圧（Ｖｓ）と
比較して、前後の比較結果が異なる場合は基準電圧に近
い方のフィールドで設定した係数の方向の制御方向判別
信号を、また前後の比較結果が同じ場合は係数の小さい
方の方向の制御方向判別信号（Ｓｃｄ）を出力するよう
にしている。８はアップダウン制御回路で、前記アンロ
ック検出回路６よりのアンロック信号（Ｓｕｌ）とアン
ロック方向信号（Ｓｕｌｄ）および、前記制御方向判別
部７よりの制御方向判別信号（Ｓｃｄ）を入力し、現在
の係数よりアップするかダウンするかを制御するアップ
ダウン制御信号（Ｓｃｕ／ｄ）を出力している。９は係
数制御部で、前記アップダウン制御信号（Ｓｃｕ／ｄ）
により係数（Ｑ）を設定し、前記係数乗算器４に入力し
ている。

【０００９】図２は、前記係数制御部９の一実施例を示
す詳細回路ブロック図である。図において、９１はアッ
プダウンカウンタで、前記アップダウン制御回路８より
のアップダウン制御信号（Ｓｃｕ／ｄ）である後述のア
ップダウン信号（Ｓｕ／ｄ）およびアップダウンイネー
ブル信号（Ｓｅｕ／ｄ）に基づいて、フィールドエッジ
信号（Ｓｖｅｇ）をアップカウントまたはダウンカウン
トし、カウントデータ（Ｄｃ）を出力している。９２は
ルックアップテーブルを構成するＲＯＭで、予め図９−
（ｂ）に示す係数データ（Ｄｑ）を記憶しており、前記
カウントデータ（Ｄｃ）をＲＯＭアドレスに入力してこ
れに対応する係数データ（Ｄｑ）を出力している。尚、
本実施例ではルックアップテーブル９２はＲＯＭで構成
したが、不揮発性ＲＡＭで構成しデータ入力部を設け、
外部よりデータを可変入力できるようにすることによ
り、出力するクロック周波数範囲及び、入力周波数範囲
を拡大することが可能となることはいうまでもない。９
３は設定データフォーマット変換部で、前記ＲＯＭ９２
よりの係数データ（Ｄｑ）を前記係数乗算器４の入力デ
ータフォーマット（例えばシリアルデータ）に変換して
係数（Ｑ）を出力している。

【００１０】図３はアップダウン制御回路の一実施例を
示す詳細回路ブロック図である。図において、８１は第
１のＤラッチで、前記アンロック検出回路６よりのアン
ロック信号（Ｓｕｌ）をイネーブル信号とし、アンロッ
ク方向信号（Ｓｕｌｄ）をデータとしてフィールドエッ
ジ信号（Ｓｖｅｇ）にてラッチし、反転出力端子（−
Ｑ）より方向反転信号（−Ｓｕｌｄｒ）を出力してい
る。８２はセレクタで、前記アンロック方向信号（Ｓｕ
ｌｄ）と方向反転信号（−Ｓｕｌｄ）を入力し、前記制
御方向判別部７よりの制御方向判別信号（Ｓｃｄ）によ
り選択してアップダウン信号（Ｓｕ／ｄ）を出力してい
る。８３は第２のＤラッチで、アンロック信号（Ｓｕ
ｌ）をデータとしてフィールドエッジ信号（Ｓｖｅｇ）
にてラッチしてアンロックラッチ信号（Ｓｕｌｒ）を出
力している。８４は第１のオア回路で、前記アンロック
信号（Ｓｕｌ）とアンロックラッチ信号（Ｓｕｌｒ）と
の論理和をとりアンロックタイミング信号（Ｓｕｌｔ）
を出力している。８５は第２のオア回路で、前記アンロ
ックタイミング信号（Ｓｕｌｔ）と前記制御方向判別部
７よりの制御方向判別信号（Ｓｃｄ）との論理和をと
り、アップダウンイネーブル信号（Ｓｅｕ／ｄ）を出力
している。

【００１１】図４は制御方向判別部７の一実施例を示す
詳細回路ブロック図である。図において７０はＡ／Ｄ変
換部で、前記ＬＰＦ２よりのＶＣＯ制御電圧（Ｖｃ）を
デジタル信号に変換し、ＶＣＯ制御電圧データ（Ｄｖ
ｃ）を出力している。７１は偏差値算出部で、前記ＶＣ
Ｏ制御電圧データ（Ｄｖｃ）と基準データ（Ｄｖｓ）と
の差の絶対値をフィールド毎に算出し、各々の偏差値デ
ータ（Ｄｖｃ−ｓ）を算出している。７１１は第１のレ
ジスタで、前記ＶＣＯ制御電圧データ（Ｄｖｃ）をフィ
ールド遅延信号（Ｓｖｄ）の立ち上がりにて記憶してい
る。７１２は第２のレジスタで、前記第１のレジスタに
記憶する１フィールド前のＶＣＯ制御電圧データ（Ｄｖ
ｃ−１）を、フィールド遅延信号（Ｓｖｄ）の立ち上が
りにて記憶している。７１３は基準データ記憶部で、Ｒ
ＯＭで構成したＶＣＯ制御電圧可変範囲の略中央値を基
準データ（Ｄｖｓ）として記憶している。尚、本実施例
では基準データ記憶部７１３はＲＯＭで構成したが、不
揮発性ＲＡＭを使用し、データ入力部を設けて外部から
データを可変入力出来るようにしてもよい。７１４ａは
第１の減算器で、前記第１のレジスタ７１１に記憶する
ＶＣＯ制御電圧データ（Ｄｖｃ）と基準データ（Ｄｖ
ｓ）との差の絶対値を算出し、偏差値データ（Ｄｖｃ−
ｓ）を出力している。７１４ｂは第２の減算器で、前記
第２のレジスタ７１２に記憶するＶＣＯ制御電圧データ
（Ｄｖｃ─１）と基準データ（Ｄｖｓ）との差の絶対値
を算出し、偏差値データ（Ｄｖｃ−１−ｓ）を出力して
いる。

【００１２】また、図４−（ｂ）において、７１４は減
算器で、前記Ａ／Ｄ変換部７０よりのＶＣＯ制御電圧デ
ータ（Ｄｖｃ）と基準データ（Ｄｖｓ）との差の絶対値
を算出し、偏差値データ（Ｄｖｃ−ｓ）を出力してい
る。７１１ａは第１のレジスタで、前記偏差値データ
（Ｄｖｃ−ｓ）をフィールド遅延信号（Ｓｖｄ）の立ち
上がりにて記憶して出力している。７１２ａは第２のレ
ジスタで、前記第１のレジスタ７１１ａに記憶する１フ
ィールド前の偏差値データ（Ｄｖｃ−１−ｓ）をフィー
ルド遅延信号（Ｓｖｄ）の立ち上がりにて記憶して出力
している。７２は方向判別部で、前記偏差値データ（Ｄ
ｖｃ−ｓ）と１フィールド前の偏差値データ（Ｄｖｃ−
１−ｓ）を比較して比較結果から、係数のアップまたは
ダウン方向を判別するの制御方向判別信号（Ｓｃｄ）を
出力している。７３はフィールド信号生成部で、入力す
る垂直同期信号（Ｖｓｙｎｃ）のエッジを検出してフィ
ールドエッジ信号（Ｓｖｅｇ）を出力するフィールドエ
ッジ検出回路７３１と、前記フィールドエッジ信号（Ｓ
ｖｅｇ）を所定時間遅延してフィールド遅延信号（Ｓｖ
ｄ）を出力するフレーム遅延回路７３２とで構成してい
る。

【００１３】図５は前記方向判別部７２の一実施例を示
す詳細ブロック図である。図において、７２１は第１の
比較部で、前記偏差値算出部７１よりの偏差値データ
（Ｄｖｃ−ｓ）と１フィールド前の偏差値データ（Ｄｖ
ｃ−１−ｓ）を比較して、１フィールド前の偏差値デー
タ（Ｄｖｃ−１−ｓ）が現在の偏差値データ（Ｄｖｃ−
ｓ）と異なる場合の異値信号（Ｓｎ）と、同じ場合の同
値信号（Ｓｅｑ）を出力している。７２２は異値方向判
別部で、前記異値信号（Ｓｎ）の立ち上がりエッジを検
出して異値エッジ信号（Ｓｅｇｎ）を出力している。７
２３は同値方向判別部で、前記同値信号（Ｓｅｑ）およ
び、前記アップダウンカウンタ９１よりのカウントデー
タ（Ｄｃ）から同値エッジ信号（Ｓｅｇｅｑ）を出力し
ている。７２４は制御方向判別信号合成部で、アップダ
ウン制御回路８よりのアンロックタイミング信号（Ｓｕ
ｌｔ）の立ち下がりからフィールドエッジ信号（Ｓｖｅ
ｇ）までの間に、前記異値エッジ信号（Ｓｅｇｎ）と同
値エッジ信号（Ｓｅｇｅｑ）との論理和出力でＨレベル
をラッチした方向判別信号（Ｓｃｄ）を出力している。

【００１４】図６は前記方向判別部７２の一実施例を示
す詳細回路ブロック図で、図６−（ａ）は異値方向判別
部７２２及び制御方向判別信号合成部７２４の詳細を示
し、図６−（ｂ）は同値方向判別部７２３の詳細を示し
ている。図６−（ａ）において、７２２１は第１の立ち
上がりエッジ検出回路で、前記第１の比較部７２１より
の異値信号（Ｓｎ）の立ち上がりエッジを検出し、異値
エッジ信号（Ｓｅｇｎ）を出力している。７２４１は第
３のオア回路で、前記異値エッジ信号（Ｓｅｇｎ）と前
記同値方向判別部７２３よりの同値エッジ信号（Ｓｅｇ
ｅｑ）との論理和を判別クロック信号（Ｓｄｃｋ）とし
て出力している。７２４２は立ち下がりエッジ検出回路
で、前記アップダウン制御回路よりのアンロックタイミ
ング信号（Ｓｕｌｔ）の立ち下がりエッジを検出してい
る。７２４３は第１のＨラッチ回路で、前記立ち下がり
エッジ検出回路７２４２よりの立ち下がりエッジ信号
（Ｓｅｇｄ）でリセットし、該第１のＨラッチ回路７２
４３の反転出力をエネーブル信号として、フィールドエ
ッジ信号（Ｓｖｅｇ）でＨレベルをラッチし、変化可能
信号（Ｓｅｃｈ）を出力している。７２４４は第２のＨ
ラッチ回路で、フィールド遅延信号（Ｓｖｄ）でリセッ
トし、前記第１のＨラッチ回路７２４３よりの変化可能
信号（Ｓｅｃｈ）の間に前記第３のオア回路７２４１よ
りの判別クロック信号（Ｓｄｃｋ）でＨレベルをラッチ
し、方向判別信号（Ｓｃｄ）を出力している。

【００１５】図６−（ｂ）において、７２３１は第３の
レジスタで、前記係数制御部９のアップダウンカウンタ
９１よりのカウントデータ（Ｄｃ）をフィールド遅延信
号（Ｓｖｄ）で順次記憶して出力している。７２３２は
第４のレジスタで、前記第３のレジスタに記憶する１フ
ィールド前のカウントデータ（Ｄｃ−１）をフィールド
遅延信号（Ｓｖｄ）で順次記憶して出力している。７２
３３は第２の比較部で、前記カウントデータ（Ｄｃ）と
１フィールド前のカウントデータ（Ｄｃ−１）の大きさ
を比較して１フィールド前のカウントデータ（Ｄｃ−
１）がカウントデータ（Ｄｃ）より大きいとＨレベルと
する比較信号（Ｓｃｃ）を出力している。７２３４は第
１のアンド回路で、前記第２の比較部７２３３よりの比
較信号（Ｓｃｃ）と、前記第１の比較部７２１よりの同
値信号（Ｓｅｑ）の論理積を出力している。７２３５は
第２の立ち上がりエッジ検出回路で、前記アンド回路７
２３４よりの信号の立ち上がりエッジを検出して同値エ
ッジ信号（Ｓｅｇｅｑ）を出力し、第３のオア回路７２
４１に入力している。

【００１６】図７はアンロック検出回路６の一実施例を
示すブロック図である。図において、６１ａは第１のエ
ッジ検出回路で、入力する基準信号（Ｈｒｅｆ）の立ち
上がりを検出してエッジ信号（Ｓｅｇｈｒ）を出力して
いる。６１ｂは第２のエッジ検出回路で、１／Ｎ分周器
５よりの比較信号（Ｈｖａｒｉ）の立ち上がりを検出し
てエッジ信号（Ｓｅｇｈｖ）を出力している。６２はカ
ウンタで、前記第２のエッジ検出回路６１ｂよりのエッ
ジ信号（Ｓｅｇｈｖ）でリセットし、前記係数乗算部４
より出力するクロック信号（Ｓｃｋ）をカウントしてい
る。６３ａはａ値デコーダで、前記カウンタ６２よりの
データのａ値をデコードしてデコード信号（Ｓａ）を出
力している。６３ｂはｂ値デコーダで、前記カウンタ６
２よりのデータのｂ値をデコードしてデコード信号（Ｓ
ｂ）を出力している。６４はＳＲフリップフロップで、
Ｓ端子に前記デコード信号（Ｓａ）、Ｒ端子に前記デコ
ード信号（Ｓｂ）を入力し、反転（−Ｑ）端子よりゲー
トパルス（Ｐｇ）を出力している。

【００１７】６５は第３のＤラッチで、前記ゲートパル
ス（Ｐｇ）をデータとして、前記第１のエッジ検出回路
６１ａよりのエッジ信号（Ｓｅｇｈ）でラッチし、Ｑ端
子からは位相ロック時Ｈレベル、アンロック時Ｌレベル
のロック変化信号（Ｓｌｃｈ）を出力し、−Ｑ端子から
は位相ロック時Ｌレベル、アンロック時Ｈレベルのアン
ロック変化信号（Ｓｕｌｃｈ）を出力している。６６ａ
は第２のアンド回路で、前記エッジ信号（Ｓｅｇｈ）と
アンロック変化信号（Ｓｕｌｃｈ）の論理積をとりアン
ロックエッジ信号（Ｓｅｇｕｌ）を出力している。６６
ｂは第３のアンド回路で、前記エッジ信号（Ｓｅｇｈ）
とロック変化信号（Ｓｌｃｈ）の論理積をとりロックエ
ッジ信号（Ｓｅｇｌ）を出力している。６７ａは第１の
積算カウンタで、前記第２のアンド回路６６ａよりの論
理積出力のアンロックエッジ信号（Ｓｅｇｕｌ）をカウ
ントしている。６７ｂは第２の積算カウンタで、前記第
３のアンド回路６６ｂよりの論理積出力のロックエッジ
信号（Ｓｅｇｌ）をカウントしている。６８ａは第１の
Ｘ値デコーダで、第１の積算カウンタ６７ａよりの出力
の所定の数（例えば５）をデコードして第１のデコード
信号（Ｓｘｓ）を出力している。６８ｂは第２のＸ値デ
コーダで、第１の積算カウンタ６７ｂよりの出力の所定
の数（例えば５）をデコードして第２のデコード信号
（Ｓｘｒ）を出力している。

【００１８】６９ａは第１のインバータで前記第１のデ
コード信号（Ｓｘｓ）を反転して前記第２の積算カウン
タ６７ｂをリセットしている。６９ｂは第２のインバー
タで前記第２のデコード信号（Ｓｘｒ）を反転して前記
第１の積算カウンタ６７ａをリセットしている。６０ａ
はＳＲフリップフロップで、前記第１のデコード信号
（Ｓｘｓ）をＳ端子に、また、前記第２のデコード信号
（Ｓｘｒ）をＲ端子に入力し、Ｑ端子よりアンロック検
出信号（Ｓｕｌ）を出力している。６０ｂは、第４のＤ
ラッチで、前記カウンタ６２よりのデータの最上位ビッ
ト出力信号（ＭＳＢ）をデータとし、前記第２のアンド
回路６６ａの論理積出力のアンロックエッジ信号（Ｓｅ
ｇｕｌ）でラッチし、アンロック方向検出信号（Ｓｕｌ
ｄ）を出力している。

【００１９】以上の構成において、つぎにその動作を説
明する。いま、ロックしている状態において、入力基準
信号（Ｈｒｅｆ）を現状より高い周波数ｆｈに変化した
場合の動作を説明する。まず、アンロック検出回路６の
動作を図７に示すブロック図と図８に示すタイミング図
を参照して説明する。１／Ｎ分周器５よりの比較信号
（Ｈｖａｒｉ）の立ち上がりエッジ（Ｓｅｇｈｒ）から
クロック信号（Ｓｃｋ）をカウントしてデコードしたａ
値デコード信号（Ｓａ）及びｂ値デコード信号（Ｓｂ）
から得たゲートパルス（Ｐｇ）を、基準信号（Ｈｒｅ
ｆ）の立ち上がりエッジ信号（Ｓｅｇｈｒ）にてラッチ
して出力するロック変化信号（Ｓｌｃｈ）は、基準信号
の変化によりロック状態のＨレベルからアンロック状態
のＬレベルに変化する。アンド回路６６ａでは、アンロ
ック変化信号（Ｓｕｌｃｈ）と、基準信号（Ｈｒｅｆ）
のエッジ信号（Ｓｅｇｈｒ）との論理積から、アンロッ
ク時のエッジ信号（Ｓｅｇｕｌ）を得て、これを積算カ
ウンタ６７ａにてＸ回カウントするとロックが外れたと
判断し、ＳＲフリップフロップ６０ａをセットしてＨレ
ベルのアンロック信号（Ｓｕｌ）を出力し、また、アン
ド回路６６ｂでは、ロック変化信号（Ｓｌｃｈ）と、基
準信号（Ｈｒｅｆ）のエッジ信号（Ｓｅｇｈｒ）との論
理積から、ロック時のエッジ信号（Ｓｅｇｌ）を得て、
これを積算カウンタ６７ｂにてＸ回カウントするとロッ
クしたと判断し、ＳＲフリップフロップ６０ａをリセッ
トしてＬレベルのアンロック信号（Ｓｕｌ）を出力しア
ップダウン制御回路８に入力している。また、前記カウ
ンタ６２よりのデータの最上位ビット出力信号（ＭＳ
Ｂ）をアンロック時のエッジ信号（Ｓｅｇｕｌ）にてラ
ッチすることにより、アンロック方向（本例の場合、基
準信号より周波数の低い方向へアンロックしたのでＨレ
ベル）のアンロック方向信号（Ｓｕｌｄ）を出力しアッ
プダウン制御回路８に入力している。

【００２０】つぎに、アップダウン制御回路８の動作を
図３のブロック図、及び図１０のタイミング図を参照し
て説明する。上述したように、アンロック検出部６で基
準信号が高い周波数に変化してアンロックとなったこと
を検出すると、Ｈレベルのアンロック信号（Ｓｕｌ）と
Ｈレベルのアンロック方向信号（Ｓｕｌｄ）がアップダ
ウン制御回路８に入力される。Ｈレベルのアンロック方
向信号（Ｓｕｌｄ）はセレクタ８２を介して係数制御部
９のアップダウンカウンタ９１のＵ／Ｄ制御端子に入力
し、カウントアップするように制御している。また、Ｈ
レベルのアンロック信号（Ｓｕｌ）は１フィールド期間
ラッチしたアンロックラッチ信号（Ｓｕｌｒ）と第１の
オア回路８４にて合成して１フィールド期間Ｈレベルを
延長したアンロックタイミング信号（Ｓｕｌｔ）とし
て、第２のオア回路８５を介してアップダウンカウンタ
９１のイネーブル端子に入力し、アップダウンを動作可
能とし、アンロックになった次ぎのフィールドでも強制
的にカウントが進ようにしている。第２のオア回路８５
の他の入力はこの過程ではまだＬレベルであるため、第
１のオア回路８４の出力がそのままアップダウンカウン
タ９１に入力される。また、セレクタもこの過程ではＡ
側を選択している。

【００２１】つぎに、制御方向判別手段７の動作を図
４，図５及び図６に示すブロック図と図１０に示すタイ
ミング図を参照して説明する。図４−（ａ）に示すよう
に、前記ＬＰＦ２よりのＶＣＯ制御電圧（Ｖｃ）をＡ／
Ｄ変換部７０にてデジタル信号に変換したＶＣＯ制御電
圧データ（Ｄｖｃ）を第１のレジスタ７１１に入力し、
該ＶＣＯ制御電圧データ（Ｄｖｃ）をフィールドエッジ
検出部７３１にて入力する垂直同期信号の立ち下がりを
検出し、これをフィールド遅延回路７３２で所定期間遅
延したフィールド遅延信号（Ｓｖｄ）のタイミングで記
憶し、１フィールド前のＶＣＯ制御電圧データ（Ｄｖｃ
−１）を第２のレジスタ７１２に記憶している。前記記
憶するＶＣＯ制御電圧データ（Ｄｖｃ）及び１フィール
ド前のＶＣＯ制御電圧データ（Ｄｖｃ−１）から基準デ
ータ記憶部７１３に記憶する所定の基準データ（Ｄｖｓ
ｔｄ）を第１の減算器７１４ａまたは第２の減算器７１
４ｂにて各々減算して、その差の絶対値の偏差値データ
（Ｄｖｃ）及び、１フィールド前の偏差値データ（Ｄｖ
ｃ−１）を算出し、方向判別部７２に入力している。図
４─（ｂ）の実施例の場合は、減算したデータをレジス
タに記憶するようにしたもので出力結果は同じである。
図５に示すように、方向判別部７２の第１の比較部７２
１では、前記偏差値データ（Ｄｖｃ）と１フィールド前
の偏差値データ（Ｄｖｃ−１）との大きさを比較し、１
フィールド前の偏差値データが大きければＬレベル、小
さければＨレベルとする、異値信号（Ｓｎ）を出力し、
異値方向判別部７２２に入力し、また、現在の偏差値デ
ータ（Ｄｖｃ）が、１フィールド前の偏差値データ（Ｄ
ｖｃ−１）と同じ場合Ｈレベルとする同値信号（Ｓｅ
ｑ）を出力し、同値方向判別部７２３に入力している。
異値方向判別部７２２では前記異値信号（Ｓｎ）の立ち
上がり、即ち現在の偏差値データ（Ｄｖｃ）が１フレー
ム前の偏差値データ（Ｄｖｃ−１）より大きくなったフ
ィールドを検出し、第１の立ち上がりエッジ検出回路７
２２１でその立ち上がりエッジを検出して異値エッジ信
号（Ｓｅｇｎ）を制御方向判別信号合成部７２４の第３
のオア回路７２４１に入力している。図１０の例の場
合、現在の偏差値データ（Ｄｖｃ）＝βが１フィールド
前の偏差値データ（Ｄｖｃ−１）＝αより大きい（α＜
β）場合を示しており、異値信号（Ｓｎ）はＨレベルと
なり、この立ち上がりを検出して異値エッジ信号（Ｓｅ
ｇｎ）を出力している。一方、同値方向判別部７２３で
は、アップダウンカウンタ９１よりのカウントデータ
（Ｄｃ）をフィールド遅延信号（Ｓｖｄ）で順次２フィ
ールド分記憶してその大きさを比較し、現在のフィール
ドのカウントデータ（Ｄｃ）が１フィールド前のカウン
トデータ（Ｄｃ−１）より大きいとＨレベルを出力する
比較信号（Ｓｃｃ）を出力し、同値信号（Ｓｅｑ）との
論理積信号の立ち上がりを検出し、制御方向判別信号合
成部７２４の第３のオア回路７２４１に入力している。
図１０の例の場合、同値信号（Ｓｅｑ）はＬレベルであ
るので論理積信号の立ち上がりは無く、同値エッジ信号
（Ｓｅｇｅｑ）はＬレベルのままである。

【００２２】図６に示す制御方向判別信号合成部７２４
では、立ち下がりエッジ検出回路７２４２で第１のオア
回路８４よりの１フィールド期間延長したアンロックタ
イミング信号（Ｓｕｌｔ）が立ち下がり、即ちアップダ
ウンカウンタ９１がディスエーブルされるのを検出し、
第１のＨラッチ回路７２４３で前記アンロックタイミン
グ信号（Ｓｕｌｔ）の立ち下がりエッジ信号（Ｓｅｇ
ｄ）にてをリセットして−Ｑ出力をＨレベルとし、つぎ
のフィールドエッジ信号（Ｓｖｅｇ）でＬレベルとする
変化可能信号（Ｓｅｃｈ）をイネーブル信号として第２
のＨラッチ回路７２４４に入力し、第２のＨラッチ回路
７２４４で前記異値信号（Ｓｎ）の立ち上がりエッジ信
号（Ｓｅｇｎ）と、比較信号（Ｓｃｃ）と同値信号（Ｓ
ｅｑ）の論理積信号の立ち上がりエッジ信号（Ｓｅｇｅ
ｑ）との論理和をクロック信号（Ｓｄｃｋ）としてＨレ
ベルをラッチし、次の遅延フィールド信号が入力される
までＨレベルとする方向判別信号（Ｓｃｄ）を出力し前
記アップダウン制御回路８の第２のオア回路８５に入力
し係数制御部９のアップダウンカウンタ９１のアップダ
ウンイネーブル信号（Ｓｅｕ／ｄ）としている。例え
ば、図１０の例の場合、第１のオア回路８４よりの１フ
ィールド期間延長したアンロックタイミング信号（Ｓｕ
ｌｔ）が立ち下がった後、即ち、アンロック状態からロ
ック状態になった時の偏差値データ（Ｄｖｃ−１）より
１フィールド後の現在の偏差値データ（Ｄｖｃ）が大き
くなった場合、異値信号（Ｓｎ）の立ち上がりエッジ信
号（Ｓｅｇｎ）をクロック信号（Ｓｄｃｋ）として次ぎ
の遅延フィールド信号（Ｓｖｄ）までの期間Ｈレベルと
する方向判別信号（Ｓｃｄ）を出力し、第２のオア回路
８５を介してアップダウンイネーブル信号（Ｓｅｕ／
ｄ）としてアップダウンカウンタ９１のイネーブル端子
に入力してカウント動作可能とするとともに、方向判別
信号（Ｓｃｄ）はまた前記セレクタ８２を切り替えて反
転信号を選択してカウンタ９１のＵ／Ｄ制御端子にＬレ
ベルのアップダウン信号（Ｓｕ／ｄ）を入力することに
よりダウンカウントして１フィールド前のカウントに戻
すようにしている。

【００２３】図１１のタイミング図は、現在のフィール
ドの偏差値データ（Ｄｖｃ）と１フィールド前の偏差値
データ（Ｄｖｃ−１）が同じ場合を示しており、以下本
例の動作を説明する。図１１の例の場合、方向判別部７
２では第１の比較部７２１の出力の異値信号（Ｓｎ）は
Ｌレベルとなり、異値エッジ信号（Ｓｅｇｎ）は検出さ
れず、一方同値信号（Ｓｅｑ）はＨレベルとなる。同値
方向判別部７２３では、現在のフィールドのカウントデ
ータ（Ｄｃ）が１フィールド前のカウントデータ（Ｄｃ
−１）より大きいとＨレベルを出力する比較信号（Ｓｃ
ｃ）を出力し、Ｈレベルの同値信号（Ｓｅｑ）との論理
積信号の立ち上がりを検出し同値エッジ信号（Ｓｅｇｅ
ｑ）を出力して制御方向判別信号合成部７２４の第３の
オア回路７２４１に入力し、クロック信号（Ｓｄｃｋ）
として次ぎの遅延フィールド信号（Ｓｖｄ）までの期間
Ｈレベルとする方向判別信号（Ｓｃｄ）を出力し、第２
のオア回路８５を介してアップダウンイネーブル信号
（Ｓｅｕ／ｄ）としてアップダウンカウンタ９１のイネ
ーブル端子に入力してカウント動作可能とするととも
に、方向判別信号（Ｓｃｄ）はまた前記セレクタ８２を
切り替えて反転信号を選択してカウンタ９１のＵ／Ｄ制
御端子にＬレベルのアップダウン信号（Ｓｕ／ｄ）を入
力することによりダウンカウントして１フィールド前の
カウントに戻すようにしている。

【００２４】つぎに、係数乗算器４を制御する係数制御
部９の動作を図２のブロック図と図１０のタイミング図
を参照して説明する。アップダウンカウンタ９１のイネ
ーブル端子にＨレベルのアップダウンイネーブル信号
（Ｓｅｕ／ｄ）が入力されると、Ｕ／Ｄ制御端子に入力
するアップダウン信号（Ｓｕ／ｄ）の状態に応じて、フ
ィールドエッジ信号（Ｓｖｅｇ）をカウントし、例え
ば、Ｕ／Ｄ制御端子のアップダウン信号（Ｓｕ／ｄ）が
Ｈレベルのときはアップカウント、Ｌレベルのときはダ
ウンカウントするようにしている。このアップダウンカ
ウンタ９１のカウントデータは図９に示すデータを予め
記憶するルックアップテーブルを参照して対応する係数
データを得、該係数データを係数乗算器４の入力フォー
マットに変換して出力している。

【００２５】

【発明の効果】以上説明したように、本発明によるＰＬ
Ｌ回路によれば、基準信号と比較信号からアンロック状
態を検出し、このアンロック検出信号からロックする方
向に係数を可変し、ロックさせ、さらに、係数をアップ
またはダウンして１つ上または１つ下の係数でロックす
るか確認し、２個以上のロック状態がある場合、ＶＣＯ
制御電圧データを所定の基準電圧データとの差を算出し
て差の少ない方即ち、基準電圧データに近い方でロック
する係数を選択して設定するようにし、また、ＶＣＯ制
御電圧データと基準電圧データとの差が両者同じ場合は
係数の小さい方（または大きい方）を固定的に選択して
設定するようにしているので、異なる係数でロックする
可能性のある場合は、所定の一方の係数を選択して設定
し、ロック位相が変動しないようにしたＰＬＬ回路を提
供することができる。

【図面の簡単な説明】

【図１】本発明によるＰＬＬ回路の一実施例を示すブロ
ック図である。

【図２】本発明による係数制御部の一実施例を示すブロ
ック図である。

【図３】本発明によるアップダウン制御回路の一実施例
を示すブロック図である。

【図４】本発明による制御方向判別手段の一実施例を示
すブロック図である。

【図５】本発明による方向判別部の一実施例を示すブロ
ック図である。

【図６】本発明による方向判別部の一実施例を示す詳細
回路ブロック図である。

【図７】アンロック検出回路を示す詳細回路ブロック図
である。

【図８】アンロック検出回路の各部信号のタイミング図
である。

【図９】動作を説明するためのＶＣＯ電圧対係数と出力
周波数特性及びルックアップテーブルの例を示す図であ
る。

【図１０】本発明によるＰＬＬ回路の各部信号のタイミ
ング図である。

【図１１】本発明によるＰＬＬ回路の各部信号のタイミ
ング図である。

【図１２】従来のＰＬＬ回路を示すブロック図である。

【図１３】ＶＣＯ電圧のオーバーラップ点を説明する図
である。

【図１４】ＶＣＯ電圧による位相差を示す図である。

【図１５】位相の異なるクロック信号でサンプリングし
た場合の相違を示す図である。

【符号の説明】

１位相比較器２ＬＰＦ３ＶＣＯ４係数乗算器５１／Ｎ分周器６アンロック検出回路７制御方向判別部８アップダウン制御回路９係数制御部６１ａ第１のエッジ検出回路６１ｂ第２のエッジ検出回路６２カウンタ６３ａａ値デコーダ６３ｂｂ値デコーダ６４ＳＲフリップフロップ６５第３のＤラッチ６６ａ第２のアンド回路６６ｂ第３のアンド回路６７ａ第１の積算カウンタ６７ｂ第２の積算カウンタ６８ａ第１のＸ値デコーダ６８ｂ第２のＸ値デコーダ６９ａＳＲフリップフロップ６９ｂ第４のＤラッチ７１偏差値算出部７２方向判別部７３フィールド信号生成部７１１第１のレジスタ７１２第２のレジスタ７１３基準データ記憶部７１４ａ第１の減算器７１４ｂ第２の減算器７２１第１の比較部７２２異値方向判別部７２３同値方向判別部７２４制御方向判別信号合成部７３１フィールドエッジ検出回路７３２フィールド遅延回路７２２１第１の立ち上がりエッジ検出回路７２３１第３のレジスタ７２３２第４のレジスタ７２３３第２の比較部７２３４第１のアンド回路７２３５第２の立ち上がりエッジ回路７２４１第３のオア回路７２４２立ち下がりエッジ検出回路７２４３第１のＨラッチ回路７２４４第２のＨラッチ回路

Claims

【特許請求の範囲】

【請求項１】入力する基準信号と１／Ｎ分周器よりの
比較信号の位相を比較して位相差検出信号を出力する位
相比較部と、前記位相差検出信号を積分して高周波成分
を除去しＶＣＯ制御電圧を出力するＬＰＦ（ループフィ
ルタ）と、前記ＶＣＯ制御電圧に応じた周波数の信号を
発生するＶＣＯ（電圧制御発振器）と、該ＶＣＯよりの
信号に所定の可変係数を乗算してクロック信号を出力す
る係数乗算器と、該係数乗算器よりのクロック信号を１
／Ｎ分周して比較信号を出力する前記１／Ｎ分周器と、
前記基準信号と比較信号よりロック外れとアンロック方
向を検出するアンロック検出回路と、前記アンロック検
出回路よりのアンロック検出信号に基づき前記係数乗算
器の係数を設定する係数制御部とで構成するＰＬＬ回路
において、係数を可変したときにロックする複数のＶＣ
Ｏ制御電圧を比較して係数の制御方向を判別して方向判
別信号を出力する制御方向判別部と、前記アンロック検
出信号及び、方向判別信号により係数のアップまたはダ
ウンを切り替えて制御するアップダウン制御回路とを設
け、該アップダウン制御回路よりのアップダウン制御信
号により前記係数制御部を制御して前記係数乗算器の係
数を決定するようにしてなることを特徴とするＰＬＬ回
路。
【請求項２】前記係数制御部は、前記アップダウン制
御信号によりフィールド信号をカウントアップまたはカ
ウントダウンするアップダウンカウンタと、該アップダ
ウンカウンタよりの信号に基づいて係数を出力するルッ
クアップテーブルと、該係数を前記係数乗算器の入力フ
ォーマットにフォーマット変換する設定データフォーマ
ット変換部とで構成してなることを特徴とする請求項１
記載のＰＬＬ回路。
【請求項３】前記ルックアップテーブルは、データ入
力部を有し、不揮発性ＲＡＭまたはバックアップ回路付
きＲＡＭで構成し、外部から記憶するデータを書き換え
るようにしてなることを特徴とする請求項２記載のＰＬ
Ｌ回路。
【請求項４】前記アップダウン制御回路は、前記アン
ロック検出信号の内のアンロック方向信号を反転して記
憶する第１のＤラッチと、該第１のＤラッチよりの反転
信号と前記アンロック方向検出信号とを切り替えてアッ
プダウン信号を出力するセレクタと、前記アンロック検
出信号の内のアンロック信号を１フィールド期間保持す
る第２のＤラッチと、該第２のＤラッチよりの出力と前
記アンロック信号の論理和を出力する第１のオア回路
と、該第１のオア回路よりの信号と前記制御方向判別部
よりの方向判別信号との論理和をとりイネーブル信号を
出力する第２のオア回路とで構成してなることを特徴と
する請求項１記載のＰＬＬ回路。
【請求項５】前記制御方向判別部は、ＶＣＯ制御電圧
をデジタル信号に変換するＡ／Ｄ変換器と、所定の基準
データを記憶する基準データ記憶部と、該基準データと
前記Ａ／Ｄ変換器よりの制御電圧データとの差をフィー
ルド毎に算出する偏差値算出部と、該複数の偏差値の大
きさをフィールド毎に比較し、その比較結果により係数
制御方向を判別する方向判別部とで構成してなることを
特徴とする請求項１記載のＰＬＬ回路。
【請求項６】前記基準データ記憶部は、データ入力部
を有し、不揮発性ＲＡＭまたはバックアップ回路付きＲ
ＡＭで構成し、外部から記憶するデータを書き換えるよ
うにしてなることを特徴とする請求項５記載のＰＬＬ回
路。
【請求項７】前記偏差値算出部は、前記Ａ／Ｄ変換器
よりの制御電圧データを記憶する第１のレジスタと１フ
ィールド前の制御電圧データを記憶する第２のレジスタ
と、前記基準データ記憶部に記憶する基準データと前記
２個のレジスタよりの信号の差を各々算出して偏差値を
出力する第１の減算器及び第２の減算器とで構成してな
ることを特徴とする請求項５記載のＰＬＬ回路。
【請求項８】前記偏差値算出部は、前記基準データ記
憶部に記憶する基準データと前記Ａ／Ｄ変換器よりの制
御電圧データの差を算出して偏差値を出力する減算器
と、該偏差値を記憶する第１のレジスタと１フィールド
前の偏差値を記憶する第２のレジスタとで構成してなる
ことを特徴とする請求項５記載のＰＬＬ回路。
【請求項９】前記方向判別部は、前記偏差値算出部よ
りの２個の偏差値の大きさを比較する比較器と、該比較
器の比較結果、１フィールド前の比較結果と現フィール
ドでの比較結果が異なる場合の係数制御方向を判別する
異値方向判別部と、１フィールド前の比較結果と現フィ
ールドでの比較結果が同じ場合の係数制御方向を判別す
る同値方向判別部と前記両方向判別部よりの判別信号を
合成し、方向判別信号として出力する制御方向判別信号
合成部とででなることを特徴とする請求項５記載のＰＬ
Ｌ回路。
【請求項１０】前記異値方向判別部は、前記偏差値算
出部よりの２個の偏差値の比較結果、１フィールド前の
比較結果が現フィールドでの比較結果より小さい時に出
力する反転信号の立ち上がりエッジを検出する第１のエ
ッジ検出回路でなることを特徴とする請求項４および請
求項９記載のＰＬＬ回路。
【請求項１１】前記同値方向判別部は、前記係数制御
部のアップダウンカウンタよりのカウントデータを記憶
するの第３のレジスタと、１フィールド前のカウントデ
ータを記憶するの第４のレジスタと、前記２個のレジス
タに記憶するデータの大きさを比較する第２の比較器
と、該第２の比較器よりの比較信号と前記偏差値算出部
よりの２個の偏差値の比較結果、１フィールド前の比較
結果と現フィールドでの比較結果が同じ場合に出力する
イコール信号との論理積を出力するアンド回路と、該ア
ンド回路よりの出力の立ち上がりエッジを検出する第２
のエッジ検出回路とで構成してなることを特徴とする請
求項２および請求項９記載のＰＬＬ回路。
【請求項１２】前記制御方向判別信号合成部は、前記
異値方向判別部よりの異値エッジ信号と、前記同値方向
判別部よりの同値エッジ信号の論理和を出力する第３の
オア回路と、前記アップダウン制御回路の第１のオア回
路よりの信号の立ち下がりエッジを検出する立ち下がり
エッジ検出回路と、該立ち下がりエッジ信号でリセット
し、反転出力信号をイネーブル信号としてフィールド信
号のエッジでＨレベルをラッチする第１のＨレベルラッ
チ回路と、該第１のＨレベルラッチ回路よりの信号をイ
ネーブル信号として前記第３のオア回路よりの信号にて
Ｈレベルをラッチして方向判別信号を出力する第２のＨ
レベルラッチ回路とでなることを特徴とする請求項４お
よび請求項９記載のＰＬＬ回路。