JPH09230945A - 出力電圧制御装置 - Google Patents
出力電圧制御装置Info
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- JPH09230945A JPH09230945A JP8040850A JP4085096A JPH09230945A JP H09230945 A JPH09230945 A JP H09230945A JP 8040850 A JP8040850 A JP 8040850A JP 4085096 A JP4085096 A JP 4085096A JP H09230945 A JPH09230945 A JP H09230945A
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
- H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
- H02M7/53875—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current with analogue control of three-phase output
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- Control Of Voltage And Current In General (AREA)
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Abstract
(57)【要約】
【課題】 フィードバック制御装置を低コストに提供し
得るようにする。 【解決手段】 電圧指令値ｖ* は変換器（ＰＤＭ）１に
より、また、電圧検出値ｖist は変換器７によりそれぞ
れパルス密度（ディジタル量）に変換し、Ｐ調節機能お
よびＩ調節機能をアップダウンカウンタ（ＵＤＣ）４
Ａ，４Ｂおよびシフト回路５Ａ，５Ｂ等によりディジタ
ル式のハードウエアで実現することにより、装置全体の
低コスト化を図る。
得るようにする。 【解決手段】 電圧指令値ｖ* は変換器（ＰＤＭ）１に
より、また、電圧検出値ｖist は変換器７によりそれぞ
れパルス密度（ディジタル量）に変換し、Ｐ調節機能お
よびＩ調節機能をアップダウンカウンタ（ＵＤＣ）４
Ａ，４Ｂおよびシフト回路５Ａ，５Ｂ等によりディジタ
ル式のハードウエアで実現することにより、装置全体の
低コスト化を図る。
Description
【０００１】
【発明の属する技術分野】この発明は、電圧形ＰＷＭイ
ンバータを含む電力変換装置を介して被制御対象をフィ
ードバック制御する出力電圧制御装置に関する。
ンバータを含む電力変換装置を介して被制御対象をフィ
ードバック制御する出力電圧制御装置に関する。
【０００２】
【従来の技術】例えば、従来の電圧形ＰＷＭインバータ
では出力電圧を検出し、その値と電圧指令値との偏差を
とり、比例・積分（ＰＩ）調節器などを用いてその補償
（制御）を行なうようにしている。補償方法としてはア
ナログ方式とディジタル方式があり、前者ではリニアＩ
Ｃ（ＯＰアンプ）等を用いることにより、また、後者で
は高速演算処理が可能なＣＰＵ（中央処理装置），ＤＳ
Ｐ（ディジタル・シグナル・プロセッサ）や、出力電圧
検出器の出力をディジタル量に変換する高分解能・高応
答のＡ／Ｄ変換器などを用い、ソフト演算処理により実
行するようにしている。
では出力電圧を検出し、その値と電圧指令値との偏差を
とり、比例・積分（ＰＩ）調節器などを用いてその補償
（制御）を行なうようにしている。補償方法としてはア
ナログ方式とディジタル方式があり、前者ではリニアＩ
Ｃ（ＯＰアンプ）等を用いることにより、また、後者で
は高速演算処理が可能なＣＰＵ（中央処理装置），ＤＳ
Ｐ（ディジタル・シグナル・プロセッサ）や、出力電圧
検出器の出力をディジタル量に変換する高分解能・高応
答のＡ／Ｄ変換器などを用い、ソフト演算処理により実
行するようにしている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ようなアナログ方式では各処理毎にリニアＩＣ等を必要
とし、調整が煩雑で高価になるという問題があること、
また、ディジタル方式ではＣＰＵやＤＳＰなどの構成要
素が高価であるなどの問題がある。したがって、この発
明の課題はこの種の制御装置の低コスト化を図ることに
ある。
ようなアナログ方式では各処理毎にリニアＩＣ等を必要
とし、調整が煩雑で高価になるという問題があること、
また、ディジタル方式ではＣＰＵやＤＳＰなどの構成要
素が高価であるなどの問題がある。したがって、この発
明の課題はこの種の制御装置の低コスト化を図ることに
ある。
【０００４】
【課題を解決するための手段】かかる問題を解決するた
め、請求項１の発明では、被制御対象をフィードバック
制御する出力電圧制御装置であって、出力電圧指令値を
ディジタル量に変換する第１の変換手段と、出力電圧検
出値をディジタル量に変換する第２の変換手段と、前記
第１，第２変換手段の各ディジタル出力の差を検出する
検出手段と、検出された差に応じたディジタル量の出力
電圧を出力する制御手段とを設けるようにする。
め、請求項１の発明では、被制御対象をフィードバック
制御する出力電圧制御装置であって、出力電圧指令値を
ディジタル量に変換する第１の変換手段と、出力電圧検
出値をディジタル量に変換する第２の変換手段と、前記
第１，第２変換手段の各ディジタル出力の差を検出する
検出手段と、検出された差に応じたディジタル量の出力
電圧を出力する制御手段とを設けるようにする。
【０００５】請求項２の発明では、被制御対象をフィー
ドバック制御する出力電圧制御装置であって、出力電圧
指令値をパルス密度に変換するパルス密度変調式変換器
（第１変換手段）と、出力電圧検出値をパルス密度に変
換するΔ−Σ変調式変換器（第２変換手段）と、前記第
１，第２変換手段の各出力の不一致を検出する不一致検
出手段と、第１，第２変換手段の各出力の不一致の極性
を検出する極性検出手段と、前記不一致検出手段からの
出力と検出された極性とに応じてクロック信号をアップ
カウントまたはダウンカウントする第１のカウンタと、
前記不一致検出手段からの出力と検出された極性とに応
じてクロックをアップカウントまたはダウンカウント
し、カウント終了後にその値を次回の初期値とする第２
のカウンタと、前記第１，第２カウンタの出力のそれぞ
れに所定の係数を乗じる第１，第２の演算手段と、前記
第１，第２演算手段の各出力を加算する加算手段とを設
けるようにする。
ドバック制御する出力電圧制御装置であって、出力電圧
指令値をパルス密度に変換するパルス密度変調式変換器
（第１変換手段）と、出力電圧検出値をパルス密度に変
換するΔ−Σ変調式変換器（第２変換手段）と、前記第
１，第２変換手段の各出力の不一致を検出する不一致検
出手段と、第１，第２変換手段の各出力の不一致の極性
を検出する極性検出手段と、前記不一致検出手段からの
出力と検出された極性とに応じてクロック信号をアップ
カウントまたはダウンカウントする第１のカウンタと、
前記不一致検出手段からの出力と検出された極性とに応
じてクロックをアップカウントまたはダウンカウント
し、カウント終了後にその値を次回の初期値とする第２
のカウンタと、前記第１，第２カウンタの出力のそれぞ
れに所定の係数を乗じる第１，第２の演算手段と、前記
第１，第２演算手段の各出力を加算する加算手段とを設
けるようにする。
【０００６】請求項３の発明では、被制御対象をフィー
ドバック制御する出力電圧制御装置であって、出力電圧
指令値をパルス密度に変換するパルス密度変調式変換器
（第１変換手段）と、出力電圧検出値をパルス密度に変
換するΔ−Σ変調式変換器（第２変換手段）と、前記第
１，第２変換手段の各出力の不一致を検出する不一致検
出手段と、この不一致検出手段からの出力に応じて一定
時間の信号を発生する時間信号発生手段と、不一致時に
電圧指令値を生成する電圧指令生成手段と、前記第１変
換手段からの出力と電圧指令生成手段からの出力とを、
前記時間信号発生手段からの出力に応じ選択して出力す
る選択手段とを設けるようにする。
ドバック制御する出力電圧制御装置であって、出力電圧
指令値をパルス密度に変換するパルス密度変調式変換器
（第１変換手段）と、出力電圧検出値をパルス密度に変
換するΔ−Σ変調式変換器（第２変換手段）と、前記第
１，第２変換手段の各出力の不一致を検出する不一致検
出手段と、この不一致検出手段からの出力に応じて一定
時間の信号を発生する時間信号発生手段と、不一致時に
電圧指令値を生成する電圧指令生成手段と、前記第１変
換手段からの出力と電圧指令生成手段からの出力とを、
前記時間信号発生手段からの出力に応じ選択して出力す
る選択手段とを設けるようにする。
【０００７】上記請求項１〜３の発明では、前記第１，
第２変換手段の少なくとも一方の分解能を変更可能にす
ることができる（請求項４）。すなわち、電圧指令値を
パルス密度（ディジタル量）に変換する一方、出力電圧
検出値も例えばΔ−Σ変調式変換器を用いてパルス密度
（ディジタル量）に変換し、調節器をディジタル式のハ
ードウエアで構成することにより、つまり、従来のアナ
ログ方式とディジタル方式とを組み合わせることで、低
コスト化を実現するものである。
第２変換手段の少なくとも一方の分解能を変更可能にす
ることができる（請求項４）。すなわち、電圧指令値を
パルス密度（ディジタル量）に変換する一方、出力電圧
検出値も例えばΔ−Σ変調式変換器を用いてパルス密度
（ディジタル量）に変換し、調節器をディジタル式のハ
ードウエアで構成することにより、つまり、従来のアナ
ログ方式とディジタル方式とを組み合わせることで、低
コスト化を実現するものである。
【０００８】
【発明の実施の形態】図１はこの発明の第１の実施の形
態を示す構成図で、１はパルス密度変調式変換器（ＰＤ
Ｍ）、２は排他的論理和回路（ＥＯＲ回路：不一致検出
回路）、３はアンド回路（極性検出回路）、４Ａ，４Ｂ
はアップダウンカウンタ（ＵＤＣ）、５Ａ，５Ｂはシフ
ト（乗算）回路、６は加算器、７はΔ−Σ変調式変換器
をそれぞれ示す。なお、ｖ* は電圧指令値１、ｖ**は電
圧指令値２、ＣＬＫはクロック、Ｔｃはキャリア信号、
ｖist は電圧検出値である。また、Δ−Σ変調式変換器
としては、逐次比較式Ａ／Ｄ変換器の一種として市販の
ものを使用することができる。
態を示す構成図で、１はパルス密度変調式変換器（ＰＤ
Ｍ）、２は排他的論理和回路（ＥＯＲ回路：不一致検出
回路）、３はアンド回路（極性検出回路）、４Ａ，４Ｂ
はアップダウンカウンタ（ＵＤＣ）、５Ａ，５Ｂはシフ
ト（乗算）回路、６は加算器、７はΔ−Σ変調式変換器
をそれぞれ示す。なお、ｖ* は電圧指令値１、ｖ**は電
圧指令値２、ＣＬＫはクロック、Ｔｃはキャリア信号、
ｖist は電圧検出値である。また、Δ−Σ変調式変換器
としては、逐次比較式Ａ／Ｄ変換器の一種として市販の
ものを使用することができる。
【０００９】すなわち、電圧指令値ｖ* はＰＤＭ１に入
力され、パルス密度に変換される。一方、電圧検出値ｖ
ist はΔ−Σ変調式変換器７に与えられ、これもパルス
密度に変換される。不一致検出回路２では、ＰＤＭ１か
らの出力とΔ−Σ変調式変換器７からの出力との偏差が
求められる。この偏差とＰＤＭ１からの出力とがアンド
回路３に入力され、電圧指令値に対し検出値の方が大き
いか，小さいかが検出される（不一致時の極性検出機
能）。
力され、パルス密度に変換される。一方、電圧検出値ｖ
ist はΔ−Σ変調式変換器７に与えられ、これもパルス
密度に変換される。不一致検出回路２では、ＰＤＭ１か
らの出力とΔ−Σ変調式変換器７からの出力との偏差が
求められる。この偏差とＰＤＭ１からの出力とがアンド
回路３に入力され、電圧指令値に対し検出値の方が大き
いか，小さいかが検出される（不一致時の極性検出機
能）。
【００１０】アンド回路３の出力と、不一致検出回路２
の出力と、キャリア信号ＴｃとがＵＤＣ４Ａ，４Ｂに入
力され、偏差がディジタル量として検出される。その結
果、ＵＤＣ４Ａは比例要素として、また、ＵＤＣ４Ｂは
その出力を入力側に帰還されて積分要素として機能する
ことになる。したがって、比例要素または積分要素のい
ずれか一方の機能だけで良ければ、対応するＵＤＣのみ
を設けれるようにすれば良い。
の出力と、キャリア信号ＴｃとがＵＤＣ４Ａ，４Ｂに入
力され、偏差がディジタル量として検出される。その結
果、ＵＤＣ４Ａは比例要素として、また、ＵＤＣ４Ｂは
その出力を入力側に帰還されて積分要素として機能する
ことになる。したがって、比例要素または積分要素のい
ずれか一方の機能だけで良ければ、対応するＵＤＣのみ
を設けれるようにすれば良い。
【００１１】これらのＵＤＣ４Ａ，４Ｂの出力はシフト
回路５Ａ，５Ｂに入力されるが、その各々にはシフト量
ＳＦ１，ＳＦ２が入力されているので、それぞれの量に
応じて２n 倍の乗算（シフト動作）が行なわれる。さら
に、その演算結果が加算器６で加算され、電圧指令値
（電圧指令値２）として図示されない例えばＰＷＭ（パ
ルス幅変調）回路に与えられ、インバータを含む電力変
換器のスイッチング素子に対するゲート信号が生成され
ることになる。
回路５Ａ，５Ｂに入力されるが、その各々にはシフト量
ＳＦ１，ＳＦ２が入力されているので、それぞれの量に
応じて２n 倍の乗算（シフト動作）が行なわれる。さら
に、その演算結果が加算器６で加算され、電圧指令値
（電圧指令値２）として図示されない例えばＰＷＭ（パ
ルス幅変調）回路に与えられ、インバータを含む電力変
換器のスイッチング素子に対するゲート信号が生成され
ることになる。
【００１２】図２に図１の変形例を示す。これは、図１
に示すものに対し、クロックＣＬＫを分周する分周器８
Ａ，８Ｂを設け、ＰＤＭ１やΔ−Σ変調式変換器７に高
速応答のものを用いなくても済むようにして、低コスト
化を図るようにしたものであり、その他は図１と全く同
様なので詳細は省略する。なお、同図では分周器８Ａ，
８Ｂを設けているがＰＤＭ１，Δ−Σ変調式変換器７の
いずれか一方に対してのみ設けるようにしても良いもの
である。
に示すものに対し、クロックＣＬＫを分周する分周器８
Ａ，８Ｂを設け、ＰＤＭ１やΔ−Σ変調式変換器７に高
速応答のものを用いなくても済むようにして、低コスト
化を図るようにしたものであり、その他は図１と全く同
様なので詳細は省略する。なお、同図では分周器８Ａ，
８Ｂを設けているがＰＤＭ１，Δ−Σ変調式変換器７の
いずれか一方に対してのみ設けるようにしても良いもの
である。
【００１３】図３はこの発明の第２の実施の形態を示す
構成図で、３Ａはホールド（フリップフロップ）回路、
９は単安定回路（モノステーブル回路：単に、モノステ
ともいう）、１０はデータセレクト回路で、その他は図
１に示すものと同じである。すなわち、電圧指令値ｖ*
はＰＤＭ１に入力され、パルス密度に変換される。一
方、電圧検出値ｖist はΔ−Σ変調式変換器７に与えら
れ、ここでパルス密度に変換される。不一致検出回路２
では、ＰＤＭ１からの出力とΔ−Σ変調式変換器７から
の出力との偏差が求められる。ここまでは、図１と同じ
である。
構成図で、３Ａはホールド（フリップフロップ）回路、
９は単安定回路（モノステーブル回路：単に、モノステ
ともいう）、１０はデータセレクト回路で、その他は図
１に示すものと同じである。すなわち、電圧指令値ｖ*
はＰＤＭ１に入力され、パルス密度に変換される。一
方、電圧検出値ｖist はΔ−Σ変調式変換器７に与えら
れ、ここでパルス密度に変換される。不一致検出回路２
では、ＰＤＭ１からの出力とΔ−Σ変調式変換器７から
の出力との偏差が求められる。ここまでは、図１と同じ
である。
【００１４】図３では、ホールド回路３Ａにより電圧指
令値と検出値との不一致時の極性を検出し、ディジタル
量の電圧指令値を生成する。また、不一致検出回路２の
出力はモノステ９に入力され、不一致期間に応じた信号
が出力される。このモノステ９の出力とホールド回路３
Ａの出力とＰＤＭ１の出力とがデータセレクト回路１０
に入力されるので、データセレクト回路１０では、モノ
ステ９が動作しているホールド時間中はホールド回路３
Ａからの出力を選択し、それ以外はＰＤＭ１からの出力
を選択する。データセレクト回路１０の出力は、電圧指
令値（電圧指令値２）として図示されない例えばＰＷＭ
（パルス幅変調）回路に与えられ、インバータを含む電
力変換器のスイッチング素子に対するゲート信号となる
のは、図１の場合と同じである。
令値と検出値との不一致時の極性を検出し、ディジタル
量の電圧指令値を生成する。また、不一致検出回路２の
出力はモノステ９に入力され、不一致期間に応じた信号
が出力される。このモノステ９の出力とホールド回路３
Ａの出力とＰＤＭ１の出力とがデータセレクト回路１０
に入力されるので、データセレクト回路１０では、モノ
ステ９が動作しているホールド時間中はホールド回路３
Ａからの出力を選択し、それ以外はＰＤＭ１からの出力
を選択する。データセレクト回路１０の出力は、電圧指
令値（電圧指令値２）として図示されない例えばＰＷＭ
（パルス幅変調）回路に与えられ、インバータを含む電
力変換器のスイッチング素子に対するゲート信号となる
のは、図１の場合と同じである。
【００１５】図４に図３の変形例を示す。これは、図２
の場合と同じく、クロックＣＬＫを分周する分周器８
Ａ，８Ｂを設け、ＰＷＭ回路１やΔ−Σ変調器７に高速
応答のものを用いなくても済むようにして、低コスト化
を図るようにしたもので、その他は図１と全く同様あ
り、詳細は省略する。また、分周器８Ａ，８ＢはＰＤＭ
１またはΔ−Σ変調式変換器７のいずれか一方に対して
のみ設けるようにしても良いのは、図２の場合と同様で
ある。
の場合と同じく、クロックＣＬＫを分周する分周器８
Ａ，８Ｂを設け、ＰＷＭ回路１やΔ−Σ変調器７に高速
応答のものを用いなくても済むようにして、低コスト化
を図るようにしたもので、その他は図１と全く同様あ
り、詳細は省略する。また、分周器８Ａ，８ＢはＰＤＭ
１またはΔ−Σ変調式変換器７のいずれか一方に対して
のみ設けるようにしても良いのは、図２の場合と同様で
ある。
【００１６】
【発明の効果】この発明によれば、指令値および検出値
はディジタル量に変換し、調節器はディジタル式のハー
ドウエア構成とすることにより、この種の装置の低コス
ト化を実現し得るという利点が得られる。
はディジタル量に変換し、調節器はディジタル式のハー
ドウエア構成とすることにより、この種の装置の低コス
ト化を実現し得るという利点が得られる。
【図面の簡単な説明】
【図１】この発明による第１の実施の形態を示す構成図
である。
である。
【図２】図１の変形例を示す構成図である。
【図３】この発明による第２の実施の形態を示す構成図
である。
である。
【図４】図３の変形例を示す構成図である。
【符号の説明】 １…パルス密度変調式変換器（ＰＤＭ）、２…不一致検
出（ＥＯＲ）回路、３…アンド回路、３Ａ…ホールド回
路（フリップフロップ）、４Ａ，４Ｂ…アップダウンカ
ウンタ（ＵＤＣ）、５Ａ，５Ｂ…シフト（乗算）回路、
６…加算器、７…Δ−Σ変調式変換器、８Ａ，８Ｂ…分
周器、９…モノステーブル回路（モノステ）、１０…デ
ータセレクト回路。
出（ＥＯＲ）回路、３…アンド回路、３Ａ…ホールド回
路（フリップフロップ）、４Ａ，４Ｂ…アップダウンカ
ウンタ（ＵＤＣ）、５Ａ，５Ｂ…シフト（乗算）回路、
６…加算器、７…Δ−Σ変調式変換器、８Ａ，８Ｂ…分
周器、９…モノステーブル回路（モノステ）、１０…デ
ータセレクト回路。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｍ 7/48 Ｇ０５Ｂ 19/05 Ｊ
Claims (4)
- 【請求項１】 被制御対象をフィードバック制御する出
力電圧制御装置であって、出力電圧指令値をディジタル
量に変換する第１の変換手段と、出力電圧検出値をディ
ジタル量に変換する第２の変換手段と、前記第１，第２
変換手段の各ディジタル出力の差を検出する検出手段
と、検出された差に応じたディジタル量の出力電圧を出
力する制御手段とを備えてなることを特徴とする出力電
圧制御装置。 - 【請求項２】 被制御対象をフィードバック制御する出
力電圧制御装置であって、出力電圧指令値をパルス密度
に変換するパルス密度変調式変換器（第１変換手段）
と、出力電圧検出値をパルス密度に変換するΔ−Σ変調
式変換器（第２変換手段）と、前記第１，第２変換手段
の各出力の不一致を検出する不一致検出手段と、第１，
第２変換手段の各出力の不一致の極性を検出する極性検
出手段と、前記不一致検出手段からの出力と検出された
極性とに応じてクロック信号をアップカウントまたはダ
ウンカウントする第１のカウンタと、前記不一致検出手
段からの出力と検出された極性とに応じてクロックをア
ップカウントまたはダウンカウントし、カウント終了後
にその値を次回の初期値とする第２のカウンタと、前記
第１，第２カウンタの出力のそれぞれに所定の係数を乗
じる第１，第２の演算手段と、前記第１，第２演算手段
の各出力を加算する加算手段とを備えてなることを特徴
とする出力電圧制御装置。 - 【請求項３】 被制御対象をフィードバック制御する出
力電圧制御装置であって、出力電圧指令値をパルス密度
に変換するパルス密度変調式変換器（第１変換手段）
と、出力電圧検出値をパルス密度に変換するΔ−Σ変調
式変換器（第２変換手段）と、前記第１，第２変換手段
の各出力の不一致を検出する不一致検出手段と、この不
一致検出手段からの出力に応じて一定時間の信号を発生
する時間信号発生手段と、不一致時に電圧指令値を生成
する電圧指令生成手段と、前記第１変換手段からの出力
と電圧指令生成手段からの出力とを、前記時間信号発生
手段からの出力に応じ選択して出力する選択手段とを備
えてなることを特徴とする出力電圧制御装置。 - 【請求項４】 前記第１，第２変換手段の少なくとも一
方の分解能を変更可能にしてなることを特徴とする請求
項１ないし３のいずれかに記載の出力電圧制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8040850A JPH09230945A (ja) | 1996-02-28 | 1996-02-28 | 出力電圧制御装置 |
| US08/804,876 US5959855A (en) | 1996-02-28 | 1997-02-24 | Voltage control with feedback utilizing analog and digital control signals |
| DE19707705A DE19707705A1 (de) | 1996-02-28 | 1997-02-26 | Ausgangsspannungssteuervorrichtung zur Einstellung der Ausgänge einer Steuervorrichtung und Verfahren zur Steuerung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8040850A JPH09230945A (ja) | 1996-02-28 | 1996-02-28 | 出力電圧制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09230945A true JPH09230945A (ja) | 1997-09-05 |
Family
ID=12592058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8040850A Pending JPH09230945A (ja) | 1996-02-28 | 1996-02-28 | 出力電圧制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5959855A (ja) |
| JP (1) | JPH09230945A (ja) |
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