JPH0922954A - 半導体装置 - Google Patents
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- JPH0922954A JPH0922954A JP7168630A JP16863095A JPH0922954A JP H0922954 A JPH0922954 A JP H0922954A JP 7168630 A JP7168630 A JP 7168630A JP 16863095 A JP16863095 A JP 16863095A JP H0922954 A JPH0922954 A JP H0922954A
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- H01L2224/48091—Arched
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の封止構造を低コストで実現す
る。 【構成】 多層基板１０は、セラミックス層１１〜１３
から構成されている。各セラミックス層１１〜１３の表
面には、回路（配線パターン）が形成されている。多層
基板１０の最上層であるセラミックス層１１には、複数
個の位置決め孔１６が形成されている。ベアチップ１４
は接着剤を用いてセラミックス層１３に固定され、その
電極はワイヤ１５を用いてセラミックス層１１〜１３上
の回路に接続される。キャップ１７は、複数個の突起１
８を有している。セラミックス層１１に形成されている
複数個の位置決め孔１６にキャップ１７の各対応する突
起１８が嵌め込まれ、キャップ１７とセラミックス層１
１との間が接着剤によって固定される。
る。 【構成】 多層基板１０は、セラミックス層１１〜１３
から構成されている。各セラミックス層１１〜１３の表
面には、回路（配線パターン）が形成されている。多層
基板１０の最上層であるセラミックス層１１には、複数
個の位置決め孔１６が形成されている。ベアチップ１４
は接着剤を用いてセラミックス層１３に固定され、その
電極はワイヤ１５を用いてセラミックス層１１〜１３上
の回路に接続される。キャップ１７は、複数個の突起１
８を有している。セラミックス層１１に形成されている
複数個の位置決め孔１６にキャップ１７の各対応する突
起１８が嵌め込まれ、キャップ１７とセラミックス層１
１との間が接着剤によって固定される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置における封
止構造に関する。
止構造に関する。
【０００２】
【従来の技術】半導体装置は、一般に、ベアチップ（Ｉ
Ｃチップ）を封止したパッケージとして使用されること
が多い。パッケージ構造とすることにより、ベアチップ
を外気から保護し、酸化などを防いでいる。
Ｃチップ）を封止したパッケージとして使用されること
が多い。パッケージ構造とすることにより、ベアチップ
を外気から保護し、酸化などを防いでいる。
【０００３】図６は、従来のベアチップ封止構造を示す
半導体装置の断面図である。同図に示す半導体装置は、
多層基板３０にベアチップ１４を実装し、そのベアチッ
プ１４をキャップ３５を用いて封止した構造である。
半導体装置の断面図である。同図に示す半導体装置は、
多層基板３０にベアチップ１４を実装し、そのベアチッ
プ１４をキャップ３５を用いて封止した構造である。
【０００４】多層基板３０は、セラミックス層３１〜３
４から構成されている。セラミックス層３１は、キャッ
プ３５の取付け位置を決めるための層であり、回路（配
線パターン）は形成されていない。各セラミックス層３
２〜３４の表面には、回路（ベアチップ１４との間で信
号を授受するための配線パターン等）が形成されてい
る。
４から構成されている。セラミックス層３１は、キャッ
プ３５の取付け位置を決めるための層であり、回路（配
線パターン）は形成されていない。各セラミックス層３
２〜３４の表面には、回路（ベアチップ１４との間で信
号を授受するための配線パターン等）が形成されてい
る。
【０００５】ベアチップ１４は、接着剤（図中、右上り
斜線で示す）などによってセラミックス層３４に固定さ
れる。そして、ベアチップ１４の各電極をセラミックス
層３２〜３４に形成されている回路に接続（ボンディン
グ）するために、ベアチップ１４とセラミックス層３３
との間をワイヤ１５で接続している。
斜線で示す）などによってセラミックス層３４に固定さ
れる。そして、ベアチップ１４の各電極をセラミックス
層３２〜３４に形成されている回路に接続（ボンディン
グ）するために、ベアチップ１４とセラミックス層３３
との間をワイヤ１５で接続している。
【０００６】キャップ３５は、接着剤などによってセラ
ミックス層３２に固定される。このとき、キャップ３５
を多層基板３０の所定位置に正確に取り付けるためにセ
ラミックス層３１を利用する。すなわち、セラミックス
層３１にキャップ３５よりも僅かに大きい形状の「くり
ぬき」を予め設けておき、キャップ３５をこの「くりぬ
き」に嵌め込むようにしてキャップ３５を多層基板３０
の所定位置に取り付ける。
ミックス層３２に固定される。このとき、キャップ３５
を多層基板３０の所定位置に正確に取り付けるためにセ
ラミックス層３１を利用する。すなわち、セラミックス
層３１にキャップ３５よりも僅かに大きい形状の「くり
ぬき」を予め設けておき、キャップ３５をこの「くりぬ
き」に嵌め込むようにしてキャップ３５を多層基板３０
の所定位置に取り付ける。
【０００７】上記キャップ３５を固定する処理を、たと
えば、窒素雰囲気中で行うことにより、ベアチップ１４
は封止され、外気から保護されるようになる。
えば、窒素雰囲気中で行うことにより、ベアチップ１４
は封止され、外気から保護されるようになる。
【０００８】
【発明が解決しようとする課題】上述したように、セラ
ミックス層３１は、キャップ３５の「位置決め」のため
に設けた層であり、キャップ３５とほぼ同じ形状の領域
がくりぬかれている。このため、セラミックス層３１の
形状は、「外枠」といったイメージであり、その面積が
小さいので、回路（配線パターン）を設けていない。
ミックス層３１は、キャップ３５の「位置決め」のため
に設けた層であり、キャップ３５とほぼ同じ形状の領域
がくりぬかれている。このため、セラミックス層３１の
形状は、「外枠」といったイメージであり、その面積が
小さいので、回路（配線パターン）を設けていない。
【０００９】ところで、多層基板のコストは、その層の
数に依存する。このため、図６に示す多層基板３０は、
３層（セラミックス層３２〜３４）のみに回路を形成し
ているにもかかわらず、実際には４層構造であるので、
３層基板と比べてコストが高くなってしまう。即ち、セ
ラミックス層３１は、キャップ３５の「位置決め」のた
めに設けられているが、回路（配線パターン）を形成す
るという点から考慮すれば不要なセラミックス層であ
り、コスト増の要因となっている。
数に依存する。このため、図６に示す多層基板３０は、
３層（セラミックス層３２〜３４）のみに回路を形成し
ているにもかかわらず、実際には４層構造であるので、
３層基板と比べてコストが高くなってしまう。即ち、セ
ラミックス層３１は、キャップ３５の「位置決め」のた
めに設けられているが、回路（配線パターン）を形成す
るという点から考慮すれば不要なセラミックス層であ
り、コスト増の要因となっている。
【００１０】本発明の課題は、上記問題を解決すること
であり、半導体装置の封止構造を低コストで実現するこ
とを目的とする。
であり、半導体装置の封止構造を低コストで実現するこ
とを目的とする。
【００１１】
【課題を解決するための手段および作用】本発明の半導
体装置は、多層基板にＩＣチップを埋め込み、キャップ
を用いて上記ＩＣチップを封止する構造を前提とする。
体装置は、多層基板にＩＣチップを埋め込み、キャップ
を用いて上記ＩＣチップを封止する構造を前提とする。
【００１２】そして、多層基板の最上層に位置決め用の
孔または溝を設けるとともに、キャップには上記位置決
め用の孔または溝に対応する位置に突起を設け、その突
起を上記位置決め用の孔または溝にはめ込んでＩＣチッ
プを封止する。
孔または溝を設けるとともに、キャップには上記位置決
め用の孔または溝に対応する位置に突起を設け、その突
起を上記位置決め用の孔または溝にはめ込んでＩＣチッ
プを封止する。
【００１３】あるいは、キャップに多層基板の最上層の
エッジ形状に沿った段差または突起を設け、そのキャッ
プに設けられた段差または突起を上記多層基板の最上層
のエッジにはめ込むようにしてＩＣチップを封止するよ
うにしてもよい。
エッジ形状に沿った段差または突起を設け、そのキャッ
プに設けられた段差または突起を上記多層基板の最上層
のエッジにはめ込むようにしてＩＣチップを封止するよ
うにしてもよい。
【００１４】上記構成において、上記多層基板の最上層
に上記ＩＣチップに接続される配線パターンを形成す
る。上記構成とすることにより、配線パターンを形成し
てある層を利用して多層基板に対するキャップの位置を
決めることができるので、位置決め用の層を新たに設け
る必要がない。
に上記ＩＣチップに接続される配線パターンを形成す
る。上記構成とすることにより、配線パターンを形成し
てある層を利用して多層基板に対するキャップの位置を
決めることができるので、位置決め用の層を新たに設け
る必要がない。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は、本発明の半導体装置の一実施
例の断面図である。同図に示す半導体装置は、多層基板
（３層基板）１０にベアチップ１４を実装し、そのベア
チップ１４をキャップ１７を用いて封止した構造であ
る。
ながら説明する。図１は、本発明の半導体装置の一実施
例の断面図である。同図に示す半導体装置は、多層基板
（３層基板）１０にベアチップ１４を実装し、そのベア
チップ１４をキャップ１７を用いて封止した構造であ
る。
【００１６】多層基板１０は、３枚のセラミックス層１
１〜１３から構成されている。各セラミックス層１１〜
１３の表面（両面）には、回路（配線パターン）が形成
されている。本実施例の半導体装置と図６に示した従来
の半導体装置とが同じ機能の半導体装置であるとする
と、セラミックス層３２〜３４に形成した回路は、それ
ぞれセラミックス層１１〜１３に形成される。また、多
層基板１０の最上層であるセラミックス層１１には、複
数個の位置決め孔１６が形成されている。
１〜１３から構成されている。各セラミックス層１１〜
１３の表面（両面）には、回路（配線パターン）が形成
されている。本実施例の半導体装置と図６に示した従来
の半導体装置とが同じ機能の半導体装置であるとする
と、セラミックス層３２〜３４に形成した回路は、それ
ぞれセラミックス層１１〜１３に形成される。また、多
層基板１０の最上層であるセラミックス層１１には、複
数個の位置決め孔１６が形成されている。
【００１７】本実施例の半導体装置において、ベアチッ
プ１４を接着剤（図中、右上り斜線で示す）などを用い
てセラミックス層１３に固定する構成、および、ベアチ
ップ１４の各電極をワイヤ１５を用いてセラミックス層
１１〜１３に形成されている回路に接続（ボンディン
グ）する構成は、図６に示した従来の半導体装置と同じ
である。
プ１４を接着剤（図中、右上り斜線で示す）などを用い
てセラミックス層１３に固定する構成、および、ベアチ
ップ１４の各電極をワイヤ１５を用いてセラミックス層
１１〜１３に形成されている回路に接続（ボンディン
グ）する構成は、図６に示した従来の半導体装置と同じ
である。
【００１８】キャップ１７は、複数個の突起１８を有し
ている。そして、セラミックス層１１に形成されている
複数個の位置決め孔１６にキャップ１７の各対応する突
起１８が嵌め込まれ、キャップ１７とセラミックス層１
１との間が接着剤などによって固定されている。
ている。そして、セラミックス層１１に形成されている
複数個の位置決め孔１６にキャップ１７の各対応する突
起１８が嵌め込まれ、キャップ１７とセラミックス層１
１との間が接着剤などによって固定されている。
【００１９】図２は、多層基板１０の各層の構造および
キャップ１７の構造を示す斜示図である。図２に示すよ
うに、各セラミックス層１１〜１３はそれぞれ独立に形
成する。セラミックス層１１には、この実施例の構成で
は、４個の位置決め孔１６が設けられている。これらの
位置決め孔１６は、セラミックス層１１を貫通するよう
に形成してもよいし、セラミックス層１１を貫通させず
に窪み状（凹形）に形成してもよい。また、同図におい
ては、位置決め孔１６の形状として丸形を示している
が、これに限ることはなく、三角形、四角形などに形成
してもよい。
キャップ１７の構造を示す斜示図である。図２に示すよ
うに、各セラミックス層１１〜１３はそれぞれ独立に形
成する。セラミックス層１１には、この実施例の構成で
は、４個の位置決め孔１６が設けられている。これらの
位置決め孔１６は、セラミックス層１１を貫通するよう
に形成してもよいし、セラミックス層１１を貫通させず
に窪み状（凹形）に形成してもよい。また、同図におい
ては、位置決め孔１６の形状として丸形を示している
が、これに限ることはなく、三角形、四角形などに形成
してもよい。
【００２０】セラミックス層１１〜１３は、このように
分離した状態において、銅箔などを用いて所定の回路
（配線パターン）を形成した後、それらを重ね合わせて
１枚の多層基板１０を構成する。
分離した状態において、銅箔などを用いて所定の回路
（配線パターン）を形成した後、それらを重ね合わせて
１枚の多層基板１０を構成する。
【００２１】キャップ１７には、セラミックス層１１に
形成されている４個の位置決め孔１６に対応して、４個
の突起１８が設けられている。このキャップ１７は、プ
ラスチックで形成する。ここで、プラスチックとは、各
種樹脂やエンジニアリングプラスチック等を含み、たと
えば、ＰＰＳ（ポリフェニレンサルファイド）系または
ＰＢＴ（ポリブチレンテレフタレート）系である。
形成されている４個の位置決め孔１６に対応して、４個
の突起１８が設けられている。このキャップ１７は、プ
ラスチックで形成する。ここで、プラスチックとは、各
種樹脂やエンジニアリングプラスチック等を含み、たと
えば、ＰＰＳ（ポリフェニレンサルファイド）系または
ＰＢＴ（ポリブチレンテレフタレート）系である。
【００２２】突起１８は、キャップ１７を形成するとき
に一体成形される。すなわち、溶解させたプラスチック
を型に流し込んで固化させることによって突起１８を有
したキャップ１７を成形する。このような一体成形は、
キャップ１７の材質としてプラスチックを用いれば容易
に実現できる。
に一体成形される。すなわち、溶解させたプラスチック
を型に流し込んで固化させることによって突起１８を有
したキャップ１７を成形する。このような一体成形は、
キャップ１７の材質としてプラスチックを用いれば容易
に実現できる。
【００２３】本実施例の半導体装置の組立て手順は以下
の通りである。すなわち、まず、セラミックス層１１〜
１３を重ね合わせて多層基板１０を構成する。そして、
セラミックス層１３の所定位置の表面に接着剤を塗布
し、その上にベアチップ１４を乗せ接着剤を硬化させ
る。このようにしてベアチップ１４を多層基板１０に固
定した後に、ワイヤ１５を用いてボンディングを行う。
の通りである。すなわち、まず、セラミックス層１１〜
１３を重ね合わせて多層基板１０を構成する。そして、
セラミックス層１３の所定位置の表面に接着剤を塗布
し、その上にベアチップ１４を乗せ接着剤を硬化させ
る。このようにしてベアチップ１４を多層基板１０に固
定した後に、ワイヤ１５を用いてボンディングを行う。
【００２４】つづいて、セラミックス層１１の表面に接
着剤を塗布し、窒素雰囲気中において、キャップ１７の
各突起１８をセラミックス層１１の対応する各位置決め
孔１６に嵌め込むようにして、キャップ１７を多層基板
１０に取り付ける。そして、接着剤を硬化させる。この
ような工程により、図１に示す状態が形成される。
着剤を塗布し、窒素雰囲気中において、キャップ１７の
各突起１８をセラミックス層１１の対応する各位置決め
孔１６に嵌め込むようにして、キャップ１７を多層基板
１０に取り付ける。そして、接着剤を硬化させる。この
ような工程により、図１に示す状態が形成される。
【００２５】このように、本実施例の構成では、回路
（配線パターン）が形成されているセラミックス層（最
上層）１１に位置決め孔１６を設け、その位置決め孔１
６を用いてキャップ１７の取付け位置を決定するので、
図６に示す従来の構成で必要となっていた位置決め用の
セラミックス層３１を設ける必要がない。すなわち、本
実施例の構成では、従来の構成と比べて、多層基板の層
の数を１つ少なくするととができ、コストを低下でき
る。
（配線パターン）が形成されているセラミックス層（最
上層）１１に位置決め孔１６を設け、その位置決め孔１
６を用いてキャップ１７の取付け位置を決定するので、
図６に示す従来の構成で必要となっていた位置決め用の
セラミックス層３１を設ける必要がない。すなわち、本
実施例の構成では、従来の構成と比べて、多層基板の層
の数を１つ少なくするととができ、コストを低下でき
る。
【００２６】また、従来の構成では、図６に示すよう
に、セラミックス層３１とキャップ３５との間に必然的
に溝３６ができてしまうが、本実施例の構成では、この
ような溝が生じることはない。
に、セラミックス層３１とキャップ３５との間に必然的
に溝３６ができてしまうが、本実施例の構成では、この
ような溝が生じることはない。
【００２７】図３は、上記図１の半導体装置の変形例を
示す図である。この半導体装置は、同図(a) に示すよう
に、セラミックス層（最上層）１１ａに位置決め溝１６
ａを設ける。また、キャップ１７ａには、位置決め溝１
６ａに対応させて突起１８ａを設ける。そして、複数個
の位置決め溝１６ａにキャップ１７ａの各対応する突起
１８ａを嵌め込み、キャップ１７ａとセラミックス層１
１ａとの間を接着剤などによって固定する。
示す図である。この半導体装置は、同図(a) に示すよう
に、セラミックス層（最上層）１１ａに位置決め溝１６
ａを設ける。また、キャップ１７ａには、位置決め溝１
６ａに対応させて突起１８ａを設ける。そして、複数個
の位置決め溝１６ａにキャップ１７ａの各対応する突起
１８ａを嵌め込み、キャップ１７ａとセラミックス層１
１ａとの間を接着剤などによって固定する。
【００２８】図３(b) は、セラミックス層１２、１３上
にセラミックス層（最上層）１１ａ設けた多層基板の断
面を示す斜視図である。図４は、本発明の半導体装置の
他の実施例の断面図である。同図に示す半導体装置は、
多層基板（３層基板）２０にベアチップ１４を実装し、
そのベアチップ１４をキャップ２４を用いて封止した構
造である。
にセラミックス層（最上層）１１ａ設けた多層基板の断
面を示す斜視図である。図４は、本発明の半導体装置の
他の実施例の断面図である。同図に示す半導体装置は、
多層基板（３層基板）２０にベアチップ１４を実装し、
そのベアチップ１４をキャップ２４を用いて封止した構
造である。
【００２９】多層基板２０は、３枚のセラミックス層１
１〜１３から構成されている。セラミックス層２２およ
び２３は、それぞれ図１に示したセラミックス層１２お
よび１３と同じである。また、セラミックス２１は、図
１に示したセラミックス層１１と同じ回路（配線パター
ン）が形成されているが、セラミックス２１には位置決
め孔１６を設けていない。
１〜１３から構成されている。セラミックス層２２およ
び２３は、それぞれ図１に示したセラミックス層１２お
よび１３と同じである。また、セラミックス２１は、図
１に示したセラミックス層１１と同じ回路（配線パター
ン）が形成されているが、セラミックス２１には位置決
め孔１６を設けていない。
【００３０】キャップ２４は、図５に示すように、セラ
ミックス層２１（多層基板２０の最上層）の内側のエッ
ジ２５に沿って段差を有する。すなわち、キャップ２４
に、セラミックス層２１の内側のエッジ２５と同じ形状
の突起２６を設ける。
ミックス層２１（多層基板２０の最上層）の内側のエッ
ジ２５に沿って段差を有する。すなわち、キャップ２４
に、セラミックス層２１の内側のエッジ２５と同じ形状
の突起２６を設ける。
【００３１】ベアチップ１４を封止するときには、セラ
ミックス層２１の上面に接着剤を塗布し、キャップ２４
の突起２６をセラミックス層２１のくりぬかれた部分に
嵌め込むようにして固定し、接着剤を硬化させる。
ミックス層２１の上面に接着剤を塗布し、キャップ２４
の突起２６をセラミックス層２１のくりぬかれた部分に
嵌め込むようにして固定し、接着剤を硬化させる。
【００３２】このような構成とすれば、セラミックス２
１に位置決め孔を設ける必要がないので、図１に示す構
成と比べて多層基板を形成する工程が簡単になる。ただ
し、この構成は、図４に示すように、ワイヤ１５とキャ
ップ２４との間隔に余裕がある場合にのみ適用可能であ
る。
１に位置決め孔を設ける必要がないので、図１に示す構
成と比べて多層基板を形成する工程が簡単になる。ただ
し、この構成は、図４に示すように、ワイヤ１５とキャ
ップ２４との間隔に余裕がある場合にのみ適用可能であ
る。
【００３３】なお、上記実施例においては２種類の構成
を示したが、本発明はこれらに限定されるものではな
く、多層基板の最上層およびキャップの互いに対応する
位置にそれぞれ位置を決めるための形状を設け、それら
を用いて上記ＩＣチップを封止する半導体装置を含む。
を示したが、本発明はこれらに限定されるものではな
く、多層基板の最上層およびキャップの互いに対応する
位置にそれぞれ位置を決めるための形状を設け、それら
を用いて上記ＩＣチップを封止する半導体装置を含む。
【００３４】
【発明の効果】多層基板において回路（配線パターン）
が形成されている最上層の形状を利用して封止用のキャ
ップの位置を決めるようにしたので、その多層基板に位
置決め用の層を設ける必要はなく、低コスト化が実現で
きる。
が形成されている最上層の形状を利用して封止用のキャ
ップの位置を決めるようにしたので、その多層基板に位
置決め用の層を設ける必要はなく、低コスト化が実現で
きる。
【図１】本発明の半導体装置の一実施例の断面図であ
る。
る。
【図２】図１の多層基板の各層およびキャップの構造を
示す斜視図である。
示す斜視図である。
【図３】本発明の半導体装置の変形例であり、(a) は、
多層基板の最上層およびキャップの斜視図であり、(b)
は、多層基板の断面を示す斜視図である。
多層基板の最上層およびキャップの斜視図であり、(b)
は、多層基板の断面を示す斜視図である。
【図４】本発明の半導体装置の他の実施例の断面図であ
る。
る。
【図５】図４の多層基板およびキャップの構造を示す斜
視図である。
視図である。
【図６】従来のベアチップ封止構造を示す半導体装置の
断面図である。
断面図である。
１０ 多層基板 １１ セラミックス層（最上層） １１ａ セラミックス層（最上層） １２、１３ セラミックス層 １４ ベアチップ １５ ワイヤ １６ 位置決め孔 １６ａ 位置決め溝 １７ キャップ １７ａ キャップ １８ 突起 １８ａ 突起 ２０ 多層基板 ２１ セラミックス層（最上層） ２２、２３ セラミックス層 ２４ キャップ ２５ エッジ ２６ 突起
Claims (3)
- 【請求項１】 多層基板にＩＣチップを埋め込み、キャ
ップを用いて上記ＩＣチップを封止する構造の半導体装
置において、 上記多層基板の最上層に位置決め用の孔または溝を設け
るとともに、上記キャップには上記位置決め用の孔また
は溝に対応する位置に突起を設け、その突起を上記位置
決め用の孔または溝にはめ込んで上記ＩＣチップを封止
することを特徴とする半導体装置。 - 【請求項２】 多層基板にＩＣチップを埋め込み、キャ
ップを用いて上記ＩＣチップを封止する構造の半導体装
置において、 上記キャップに上記多層基板の最上層のエッジ形状に沿
った段差または突起を設け、そのキャップに設けられた
段差または突起を上記多層基板の最上層のエッジにはめ
込むようにして上記ＩＣチップを封止することを特徴と
する半導体装置。 - 【請求項３】 上記多層基板の最上層に上記ＩＣチップ
に接続される配線パターンを形成したことを特徴とする
請求項１または２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7168630A JPH0922954A (ja) | 1995-07-04 | 1995-07-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7168630A JPH0922954A (ja) | 1995-07-04 | 1995-07-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922954A true JPH0922954A (ja) | 1997-01-21 |
Family
ID=15871615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7168630A Withdrawn JPH0922954A (ja) | 1995-07-04 | 1995-07-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0922954A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7448861B2 (en) | 2003-06-26 | 2008-11-11 | Nec Electronics Corporation | Resin molded semiconductor device and mold |
| US7646092B2 (en) | 2005-12-06 | 2010-01-12 | Yamaha Corporation | Semiconductor device and manufacturing method thereof |
| JP2011009808A (ja) * | 2009-06-23 | 2011-01-13 | Nippon Dempa Kogyo Co Ltd | 水晶振動子 |
| JP2013153059A (ja) * | 2012-01-25 | 2013-08-08 | Kyocera Corp | 素子搭載用部品および電子装置 |
| JP2014107490A (ja) * | 2012-11-29 | 2014-06-09 | Kyocera Corp | 電子素子収納用パッケージおよび電子装置 |
| US9125311B2 (en) | 2011-09-26 | 2015-09-01 | Nec Corporation | Hollow sealing structure |
| JP2023085597A (ja) * | 2021-12-09 | 2023-06-21 | 三菱電機株式会社 | 半導体装置 |
-
1995
- 1995-07-04 JP JP7168630A patent/JPH0922954A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7448861B2 (en) | 2003-06-26 | 2008-11-11 | Nec Electronics Corporation | Resin molded semiconductor device and mold |
| US7646092B2 (en) | 2005-12-06 | 2010-01-12 | Yamaha Corporation | Semiconductor device and manufacturing method thereof |
| US8344489B2 (en) | 2005-12-06 | 2013-01-01 | Yamaha Corporation | Semiconductor device and manufacturing method thereof |
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| JP2013153059A (ja) * | 2012-01-25 | 2013-08-08 | Kyocera Corp | 素子搭載用部品および電子装置 |
| JP2014107490A (ja) * | 2012-11-29 | 2014-06-09 | Kyocera Corp | 電子素子収納用パッケージおよび電子装置 |
| JP2023085597A (ja) * | 2021-12-09 | 2023-06-21 | 三菱電機株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |