JPH09223773A - 半導体パッケージ及びそれを用いた増幅器 - Google Patents
半導体パッケージ及びそれを用いた増幅器Info
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- JPH09223773A JPH09223773A JP33403296A JP33403296A JPH09223773A JP H09223773 A JPH09223773 A JP H09223773A JP 33403296 A JP33403296 A JP 33403296A JP 33403296 A JP33403296 A JP 33403296A JP H09223773 A JPH09223773 A JP H09223773A
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
(57)【要約】
【課題】 高周波用半導体パッケージ及びそれを用いた
増幅器の小型化、低コスト化。 【解決手段】 多段構造の高周波増幅器における複数の
ＦＥＴを同一のデバイス構造とし、同一の半導体パッケ
ージに収納する。半導体パッケージの外部入力リード５
を増幅器の入力段と接続し、中間出力リード６及び中間
入力リード７間に段間回路を接続し、外部出力リード８
を増幅器の出力段と接続する。
増幅器の小型化、低コスト化。 【解決手段】 多段構造の高周波増幅器における複数の
ＦＥＴを同一のデバイス構造とし、同一の半導体パッケ
ージに収納する。半導体パッケージの外部入力リード５
を増幅器の入力段と接続し、中間出力リード６及び中間
入力リード７間に段間回路を接続し、外部出力リード８
を増幅器の出力段と接続する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージ及
びそれを用いた増幅器に関し、高周波信号を取り扱うこ
とのできる半導体チップを収納する高周波用の半導体パ
ッケージ及びそれを用いた増幅器に関する。
びそれを用いた増幅器に関し、高周波信号を取り扱うこ
とのできる半導体チップを収納する高周波用の半導体パ
ッケージ及びそれを用いた増幅器に関する。
【０００２】
【従来の技術】近年のマイクロ波用高出力増幅器にはほ
とんどＧａＡｓ ＦＥＴが使用されている。高出力Ｇａ
Ａｓ ＦＥＴは通信衛星用中継器をはじめ移動、固定を
問わず各種の無線装置に使われ、又民生分野ではＳｉバ
イポーラ・トランジスタに比較して高出力ＧａＡｓ Ｆ
ＥＴの高効率性が注目され、最近携帯電話の送信段に大
量に使用されている。ＮＥＣ技報Ｖｏｌ．４４（１９９
１年１１月）によれば、携帯電話の送信段に使用される
高出力増幅器はＧａＡｓ ＦＥＴの１段又は２段カスケ
ード接続構成であり、厚膜基板にチップ部品とともにＦ
ＥＴを搭載したモジュール構造となっている。２段カス
ケード接続を構成するＧａＡｓ ＦＥＴのチップは、普
通信頼性の確保及び実装の容易さを図るため高周波用パ
ッケージに収納され、封止されたものを用いる。したが
って、２段カスケード接続を構成においては、１つのモ
ジュールに２つのＦＥＴのパッケージが個別に搭載され
ていた（Ｎａｔｉｏｎａｌ Ｔｅｃｈｎｉｃａｌ Ｒｅ
ｐｏｒｔ Ｖｏｌ．３６ Ｎｏ．４ Ａｕｇ．１９９０
ｐ．３４−３８，技術情報 Ｐａｎａｓｏｎｉｃニュ
ース Ｎｏ．７５ ｐ．１４−１６）。
とんどＧａＡｓ ＦＥＴが使用されている。高出力Ｇａ
Ａｓ ＦＥＴは通信衛星用中継器をはじめ移動、固定を
問わず各種の無線装置に使われ、又民生分野ではＳｉバ
イポーラ・トランジスタに比較して高出力ＧａＡｓ Ｆ
ＥＴの高効率性が注目され、最近携帯電話の送信段に大
量に使用されている。ＮＥＣ技報Ｖｏｌ．４４（１９９
１年１１月）によれば、携帯電話の送信段に使用される
高出力増幅器はＧａＡｓ ＦＥＴの１段又は２段カスケ
ード接続構成であり、厚膜基板にチップ部品とともにＦ
ＥＴを搭載したモジュール構造となっている。２段カス
ケード接続を構成するＧａＡｓ ＦＥＴのチップは、普
通信頼性の確保及び実装の容易さを図るため高周波用パ
ッケージに収納され、封止されたものを用いる。したが
って、２段カスケード接続を構成においては、１つのモ
ジュールに２つのＦＥＴのパッケージが個別に搭載され
ていた（Ｎａｔｉｏｎａｌ Ｔｅｃｈｎｉｃａｌ Ｒｅ
ｐｏｒｔ Ｖｏｌ．３６ Ｎｏ．４ Ａｕｇ．１９９０
ｐ．３４−３８，技術情報 Ｐａｎａｓｏｎｉｃニュ
ース Ｎｏ．７５ ｐ．１４−１６）。
【０００３】本願明細書中、“パッケージ”とは回路を
含まない少なくとも１種類の素子を搭載したものであ
り、“モジュール”とはパッケージを搭載したハイブリ
ッド集積回路である。カスケード接続の容易さを考慮す
ると図６に示すような構造の高周波用パッケージが考案
され、使用されている。以下では従来技術に使用されて
いる高周波用パッケージの構造を、図１０を利用して説
明する。
含まない少なくとも１種類の素子を搭載したものであ
り、“モジュール”とはパッケージを搭載したハイブリ
ッド集積回路である。カスケード接続の容易さを考慮す
ると図６に示すような構造の高周波用パッケージが考案
され、使用されている。以下では従来技術に使用されて
いる高周波用パッケージの構造を、図１０を利用して説
明する。
【０００４】従来の技術では、放熱するための銅ベース
１上にＧａＡｓ ＦＥＴチップ２をマウントし、中心部
分をくり抜いたセラミック板（Ａｌ2 Ｏ3 ）4 を設置、
そのセラミック板４上に入出力リード５，８をロー付し
ている。ＦＥＴ２のワイヤボンディング後にエポキシ樹
脂を使用して気密封止して用いていた。
１上にＧａＡｓ ＦＥＴチップ２をマウントし、中心部
分をくり抜いたセラミック板（Ａｌ2 Ｏ3 ）4 を設置、
そのセラミック板４上に入出力リード５，８をロー付し
ている。ＦＥＴ２のワイヤボンディング後にエポキシ樹
脂を使用して気密封止して用いていた。
【０００５】
【発明が解決しようとする課題】従来の半導体パッケー
ジにおいては、２段以上接続した構成の増幅器等の回路
をモジュール化する場合、１つのモジュール構造に複数
の半導体パッケージを搭載することになり、モジュール
を小型化することが困難であった。
ジにおいては、２段以上接続した構成の増幅器等の回路
をモジュール化する場合、１つのモジュール構造に複数
の半導体パッケージを搭載することになり、モジュール
を小型化することが困難であった。
【０００６】更に、個別にパッケージしたものを複数用
いる場合、製造コストがかかり、製品コストを低減する
ことが困難であった。
いる場合、製造コストがかかり、製品コストを低減する
ことが困難であった。
【０００７】また、デバイス構造が異なり、トランジス
タ特性の異なる半導体素子を同一のパッケージに収納す
ると、互いに干渉して発振等の不具合が発生し易く、ま
とめてパッケージすることができないという問題点があ
った。
タ特性の異なる半導体素子を同一のパッケージに収納す
ると、互いに干渉して発振等の不具合が発生し易く、ま
とめてパッケージすることができないという問題点があ
った。
【０００８】
【課題を解決するための手段】本願発明の半導体パッケ
ージは、複数の半導体素子を接続して構成した回路をモ
ジュール構造とする半導体パッケージにおいて、半導体
パッケージにデバイス構造が同一の半導体素子が複数搭
載されている。
ージは、複数の半導体素子を接続して構成した回路をモ
ジュール構造とする半導体パッケージにおいて、半導体
パッケージにデバイス構造が同一の半導体素子が複数搭
載されている。
【０００９】また、本発明の増幅器は、パッケージされ
た複数の半導体素子をカスケード接続して構成する増幅
器において、複数の半導体素子が同一の半導体パッケー
ジに収納されている。具体的には、複数段のトランジス
タのみをまとめてパッケージし、抵抗及びコンデンサの
接続された回路基板上に組み込んで、モジュール構造と
する。
た複数の半導体素子をカスケード接続して構成する増幅
器において、複数の半導体素子が同一の半導体パッケー
ジに収納されている。具体的には、複数段のトランジス
タのみをまとめてパッケージし、抵抗及びコンデンサの
接続された回路基板上に組み込んで、モジュール構造と
する。
【００１０】本発明の半導体素子はＧａＡｓ ＦＥＴで
あることが望ましく、複数の半導体素子が共通の金属ベ
ース上に搭載されていることが望ましい。
あることが望ましく、複数の半導体素子が共通の金属ベ
ース上に搭載されていることが望ましい。
【００１１】上記の半導体パッケージは、第１の半導体
素子の第１の入力リードと第１の出力リード、第２の半
導体素子の第２の入力リードと第２の出力リードを有
し、第１の入力リードと第２の出力リードとが半導体パ
ッケージの第１の側面側に配置され、第１の出力リード
と第２の入力リードとが第１の側面と対向する半導体パ
ッケージの第２の側面側に配置されていることを特徴と
する。
素子の第１の入力リードと第１の出力リード、第２の半
導体素子の第２の入力リードと第２の出力リードを有
し、第１の入力リードと第２の出力リードとが半導体パ
ッケージの第１の側面側に配置され、第１の出力リード
と第２の入力リードとが第１の側面と対向する半導体パ
ッケージの第２の側面側に配置されていることを特徴と
する。
【００１２】そして、第１の入力リードと第２の出力リ
ードとは第１の側面と平行に設置されていることが望ま
しい。
ードとは第１の側面と平行に設置されていることが望ま
しい。
【００１３】第１の入力リードと第２の出力リードとの
間及び第１の出力リードと第２の入力リードとの間に、
金属ベースに接続された設置リードをそれぞれ有するこ
とも望ましい。
間及び第１の出力リードと第２の入力リードとの間に、
金属ベースに接続された設置リードをそれぞれ有するこ
とも望ましい。
【００１４】金属ベース上で複数の半導体素子の外周部
に絶縁体を有し、絶縁体上に第１の入力リード、第１の
出力リード、第２の入力リード、第２の出力リード、設
置リードを有し、第１の入力リードと第１の出力リード
はボンディング・ワイヤにより第１の半導体素子に接続
され、第２の入力リードと第２の出力リードはボンディ
ング・ワイヤにより第２の半導体素子に接続され、絶縁
体の内側の側壁にキャスタレーションを有し、キャスタ
レーションに金属メッキが施され、設置リードと金属ベ
ースとが金属メッキにより接続されていることも望まし
い。
に絶縁体を有し、絶縁体上に第１の入力リード、第１の
出力リード、第２の入力リード、第２の出力リード、設
置リードを有し、第１の入力リードと第１の出力リード
はボンディング・ワイヤにより第１の半導体素子に接続
され、第２の入力リードと第２の出力リードはボンディ
ング・ワイヤにより第２の半導体素子に接続され、絶縁
体の内側の側壁にキャスタレーションを有し、キャスタ
レーションに金属メッキが施され、設置リードと金属ベ
ースとが金属メッキにより接続されていることも望まし
い。
【００１５】また、金属ベース上で複数の半導体素子の
外周部に第１の絶縁体を有し、第１の絶縁体上に金属層
を有し、金属層上に第２の絶縁体を有し、第２の絶縁体
上に第１の入力リード、第１の出力リード、第２の入力
リード、第２の出力リード、第１の入力リードと第１の
出力リードはボンディング・ワイヤにより第１の半導体
素子に接続され、第２の入力リードと第２の出力リード
はボンディング・ワイヤにより第２の半導体素子に接続
され、金属層は金属ベースに接続されていることも望ま
しい。
外周部に第１の絶縁体を有し、第１の絶縁体上に金属層
を有し、金属層上に第２の絶縁体を有し、第２の絶縁体
上に第１の入力リード、第１の出力リード、第２の入力
リード、第２の出力リード、第１の入力リードと第１の
出力リードはボンディング・ワイヤにより第１の半導体
素子に接続され、第２の入力リードと第２の出力リード
はボンディング・ワイヤにより第２の半導体素子に接続
され、金属層は金属ベースに接続されていることも望ま
しい。
【００１６】また、増幅器の半導体パッケージには外部
入力リード、外部出力リード、中間入力リード及び中間
出力リードを有し、外部入力リードは第１の半導体素子
の第１の電極が接続され、中間入力リードは第１の半導
体素子の第２の電極が接続され、中間出力リードは第２
の半導体素子の第１の電極が接続され、外部出力リード
は第２の半導体素子の第２の電極が接続され、半導体パ
ッケージ外において外部入力リードは増幅器の入力段に
接続され、中間出力リードと中間入力リードとは段間回
路を介して接続され、外部出力リードは増幅器の出力段
に接続されていることが望ましい。
入力リード、外部出力リード、中間入力リード及び中間
出力リードを有し、外部入力リードは第１の半導体素子
の第１の電極が接続され、中間入力リードは第１の半導
体素子の第２の電極が接続され、中間出力リードは第２
の半導体素子の第１の電極が接続され、外部出力リード
は第２の半導体素子の第２の電極が接続され、半導体パ
ッケージ外において外部入力リードは増幅器の入力段に
接続され、中間出力リードと中間入力リードとは段間回
路を介して接続され、外部出力リードは増幅器の出力段
に接続されていることが望ましい。
【００１７】更に入力段、段間回路及び出力段はモジュ
ール基板上に有し、半導体パッケージはモジュール基板
上に搭載されているのが好ましい。
ール基板上に有し、半導体パッケージはモジュール基板
上に搭載されているのが好ましい。
【００１８】上記第１の半導体素子の第３の電極及び第
２の半導体素子の第３の電極は共通接地され、第１及び
第２の半導体素子の第１及び第２の電極は半導体パッケ
ージ内においてはそれぞれ電気的に接続されていないこ
とがより好ましい。
２の半導体素子の第３の電極は共通接地され、第１及び
第２の半導体素子の第１及び第２の電極は半導体パッケ
ージ内においてはそれぞれ電気的に接続されていないこ
とがより好ましい。
【００１９】
【発明の実施の形態】本発明の第１の実施の形態例を図
１に示す。図１（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ′，Ｂ−Ｂ′における断面図および側面図、（ｃ）は
（ａ）のＣ−Ｃ′，Ｄ−Ｄ′における断面図および側面
図である。
１に示す。図１（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ′，Ｂ−Ｂ′における断面図および側面図、（ｃ）は
（ａ）のＣ−Ｃ′，Ｄ−Ｄ′における断面図および側面
図である。
【００２０】第１の実施の形態例では、放熱するための
０．４ｍｍ厚の銅又は他の導電体ベース１上にＧａＡｓ
ＦＥＴチップ２をマウントし、中心部分をくり抜いた
セラミック基板（Ａｌ2 Ｏ3 等）4 を設置、その（Ａｌ
2 Ｏ3 又はその他の材質からなるセラミック基板４上に
入出力リード５，６，７，８（銅又は他の導電体からな
る）をロー付けしている。リードはＴ型が好ましく、
０．１〜０．２ｍｍの厚さとする。先端の長さは０．３
ｍｍでリード５と８及びリード６と７はそれぞれ１．５
〜２．０ｍｍ離れることが好ましい。
０．４ｍｍ厚の銅又は他の導電体ベース１上にＧａＡｓ
ＦＥＴチップ２をマウントし、中心部分をくり抜いた
セラミック基板（Ａｌ2 Ｏ3 等）4 を設置、その（Ａｌ
2 Ｏ3 又はその他の材質からなるセラミック基板４上に
入出力リード５，６，７，８（銅又は他の導電体からな
る）をロー付けしている。リードはＴ型が好ましく、
０．１〜０．２ｍｍの厚さとする。先端の長さは０．３
ｍｍでリード５と８及びリード６と７はそれぞれ１．５
〜２．０ｍｍ離れることが好ましい。
【００２１】図１の様に高周波用パッケージに２つの高
出力ＧａＡｓ ＦＥＴチップ２を収納し、２段カスケー
ドアンプを形成する場合、初段ＧａＡｓ ＦＥＴ２のゲ
ート端子と外部入力リード５、初段ＧａＡｓ ＦＥＴ２
のドレイン端子と中間出力リード６、終段ＧａＡｓ Ｆ
ＥＴ３のゲート端子と中間入力リード７、終段ＦＥＴ３
のドレイン端子と外部出力リード８をそれぞれ金のボン
ディング・ワイヤー９で接続する。初段ＧａＡｓ ＦＥ
Ｔ２、終段ＧａＡｓ ＦＥＴ３のソース端子はそれぞれ
のチップの側面メタライズ部分、裏面メタライズ部分を
介して、銅ベース１に接続、接地している。中間出力リ
ード６と中間入力リード７を高周波用パッケージの同一
辺に設置し、互いに平行配置になっているには理由があ
る。携帯電話の送信段に使用される２段カスケード接続
の高出力増幅器モジュールでは、図５に示す等価回路図
が表わす様に、２つのＧａＡｓ ＦＥＴのそれぞれの入
出力にインピーダンス整合回路が形成されている。特に
初段ＦＥＴ２のドレイン（中間出力）と終段ＦＥＴ３の
ゲート（中間入力）の間の整合回路は段間回路と呼ば
れ、段間回路を含んだ高出力増幅器モジュール全体を高
集積、小型化するためには、図４が示す様に中間出力リ
ード６と中間入力リード７を同一辺に設置し、互いに平
行配置とするのが最も効率が良い。さらにパッケージの
リードフレームは上下左右対称にリード配置されたもの
のほうが作り易く、生産性が向上するので、外部入力リ
ード５と外部出力リード８も高周波パッケージの同一辺
（中間出力リード６、中間入力リード７とは反対側の
辺）に設置し、互いに平行配置としている。
出力ＧａＡｓ ＦＥＴチップ２を収納し、２段カスケー
ドアンプを形成する場合、初段ＧａＡｓ ＦＥＴ２のゲ
ート端子と外部入力リード５、初段ＧａＡｓ ＦＥＴ２
のドレイン端子と中間出力リード６、終段ＧａＡｓ Ｆ
ＥＴ３のゲート端子と中間入力リード７、終段ＦＥＴ３
のドレイン端子と外部出力リード８をそれぞれ金のボン
ディング・ワイヤー９で接続する。初段ＧａＡｓ ＦＥ
Ｔ２、終段ＧａＡｓ ＦＥＴ３のソース端子はそれぞれ
のチップの側面メタライズ部分、裏面メタライズ部分を
介して、銅ベース１に接続、接地している。中間出力リ
ード６と中間入力リード７を高周波用パッケージの同一
辺に設置し、互いに平行配置になっているには理由があ
る。携帯電話の送信段に使用される２段カスケード接続
の高出力増幅器モジュールでは、図５に示す等価回路図
が表わす様に、２つのＧａＡｓ ＦＥＴのそれぞれの入
出力にインピーダンス整合回路が形成されている。特に
初段ＦＥＴ２のドレイン（中間出力）と終段ＦＥＴ３の
ゲート（中間入力）の間の整合回路は段間回路と呼ば
れ、段間回路を含んだ高出力増幅器モジュール全体を高
集積、小型化するためには、図４が示す様に中間出力リ
ード６と中間入力リード７を同一辺に設置し、互いに平
行配置とするのが最も効率が良い。さらにパッケージの
リードフレームは上下左右対称にリード配置されたもの
のほうが作り易く、生産性が向上するので、外部入力リ
ード５と外部出力リード８も高周波パッケージの同一辺
（中間出力リード６、中間入力リード７とは反対側の
辺）に設置し、互いに平行配置としている。
【００２２】次に本願発明の増幅器について説明する。
図５は本願発明の増幅器の第１の実施例を示す回路図で
ある。
図５は本願発明の増幅器の第１の実施例を示す回路図で
ある。
【００２３】抵抗Ｒ１に入力端子が接続され、Ｒ１は、
キャパシタＣ１及びＣ２に接続され、Ｃ１は他端が接地
されている。Ｃ２の他端は初段ＧａＡｓ ＦＥＴ２の外
部入力リード５、Ｒ２、及びＲ３と接続され、Ｒ３はＲ
４及びＣ３に接続されている。Ｒ３及びＣ３は並列にグ
ランド接地されている。Ｒ２は他端が、一端が接地され
たＣ７、一端が接点Ｄに接続されたＲ５及びＶＧＧと接
続されている。
キャパシタＣ１及びＣ２に接続され、Ｃ１は他端が接地
されている。Ｃ２の他端は初段ＧａＡｓ ＦＥＴ２の外
部入力リード５、Ｒ２、及びＲ３と接続され、Ｒ３はＲ
４及びＣ３に接続されている。Ｒ３及びＣ３は並列にグ
ランド接地されている。Ｒ２は他端が、一端が接地され
たＣ７、一端が接点Ｄに接続されたＲ５及びＶＧＧと接
続されている。
【００２４】Ｒ１〜Ｒ７は例えば、５．１Ω、１０００
Ω、５１０Ω、１５０Ω、１０００Ω、５１０Ω、１５
０Ωに設定され、Ｃ１〜Ｃ１４は６ｐＦ、１５ｐＦ、１
０００ｐＦ、２ｐＦ、８ｐＦ、１５ｐＦ、１０００ｐ
Ｆ、１０００ｐＦ、５６ｐＦ、１ｐＦ、１ｐＦ、１２ｐ
Ｆ、４ｐＦ、４ｐＦに設定される。
Ω、５１０Ω、１５０Ω、１０００Ω、５１０Ω、１５
０Ωに設定され、Ｃ１〜Ｃ１４は６ｐＦ、１５ｐＦ、１
０００ｐＦ、２ｐＦ、８ｐＦ、１５ｐＦ、１０００ｐ
Ｆ、１０００ｐＦ、５６ｐＦ、１ｐＦ、１ｐＦ、１２ｐ
Ｆ、４ｐＦ、４ｐＦに設定される。
【００２５】初段ＧａＡｓ ＦＥＴ２のソース端子は接
地され、中間出力リード６は接点Ａを通ってＣ５の一端
と接続されている。接点Ａにおいては、一方が接地され
たＣ４と接点Ｂとが更に中間出力リード６に接続されて
いる。接点Ｂには、一方が接地されたＣ３とＶＤＤ１と
が接続されている。
地され、中間出力リード６は接点Ａを通ってＣ５の一端
と接続されている。接点Ａにおいては、一方が接地され
たＣ４と接点Ｂとが更に中間出力リード６に接続されて
いる。接点Ｂには、一方が接地されたＣ３とＶＤＤ１と
が接続されている。
【００２６】Ｃ５の他端は接点Ｃ、接点Ｄを通り終段Ｇ
ａＡｓ ＦＥＴ３の中間入力リード７と接続されてる。
接点Ｃには、一端が接地されたＣ６が接続され、接点Ｄ
には、Ｒ６の一端が接続され、Ｒ６の他端はＲ７及びＣ
８の一端と接続されている。Ｒ７及びＣ８の他端はそれ
ぞれ接地されている。
ａＡｓ ＦＥＴ３の中間入力リード７と接続されてる。
接点Ｃには、一端が接地されたＣ６が接続され、接点Ｄ
には、Ｒ６の一端が接続され、Ｒ６の他端はＲ７及びＣ
８の一端と接続されている。Ｒ７及びＣ８の他端はそれ
ぞれ接地されている。
【００２７】終段ＧａＡｓ ＦＥＴ３のソース端子は接
地され、外部出力リード８は接点Ｅ、Ｆを通ってＣ１２
の一端と接続される。接点Ｅには一端が接地されたＣ１
０とＣ９の一端が接続され、Ｃ９の他端は接地電位及び
ＶＤＤ２に接続されている。接点Ｆには一端が接地され
たＣ１１が接続されている。
地され、外部出力リード８は接点Ｅ、Ｆを通ってＣ１２
の一端と接続される。接点Ｅには一端が接地されたＣ１
０とＣ９の一端が接続され、Ｃ９の他端は接地電位及び
ＶＤＤ２に接続されている。接点Ｆには一端が接地され
たＣ１１が接続されている。
【００２８】Ｃ１２の他端は接点Ｇ、Ｈを通り、出力端
子と接続され、接点Ｇには一端が接地されたＣ１３が接
続され、接点Ｈには一端が接地されたＣ１４が接続され
ている。
子と接続され、接点Ｇには一端が接地されたＣ１３が接
続され、接点Ｈには一端が接地されたＣ１４が接続され
ている。
【００２９】この時、破線で囲まれた初段ＧａＡｓ Ｆ
ＥＴおよび終段ＧａＡｓ ＦＥＴは同一のデバイス構造
からなり、同一のトランジスタ特性を有する。同一のト
ランジスタ特性を有するため、互いに干渉することが無
く、同一のパッケージに収納することが可能となった。
その結果、コストが低減し、パッケージ及び増幅器全体
の小型化が可能となる。
ＥＴおよび終段ＧａＡｓ ＦＥＴは同一のデバイス構造
からなり、同一のトランジスタ特性を有する。同一のト
ランジスタ特性を有するため、互いに干渉することが無
く、同一のパッケージに収納することが可能となった。
その結果、コストが低減し、パッケージ及び増幅器全体
の小型化が可能となる。
【００３０】即ち、多段構造の増幅器において、複数の
ＦＥＴを同一のパッケージに収納し、パッケージの外部
入力リードは増幅器の入力段と接続し、パッケージの中
間出力リード及び中間入力リード間には段間回路を接続
し、パッケージの外部出力リードには増幅器の出力段と
接続すれば、小型化が可能となる。この時、入力段、段
間回路、出力段をモジュール基板上に形成し、そこにＦ
ＥＴのパッケージを組み込めば、更に小型化が可能とな
る。
ＦＥＴを同一のパッケージに収納し、パッケージの外部
入力リードは増幅器の入力段と接続し、パッケージの中
間出力リード及び中間入力リード間には段間回路を接続
し、パッケージの外部出力リードには増幅器の出力段と
接続すれば、小型化が可能となる。この時、入力段、段
間回路、出力段をモジュール基板上に形成し、そこにＦ
ＥＴのパッケージを組み込めば、更に小型化が可能とな
る。
【００３１】図６（ａ）〜（ｃ）は、図１（ａ）〜
（ｃ）の構造を樹脂２０でモールドした後の構造を示し
ている。樹脂２０はエポキシその他の熱硬化性樹脂を用
いる。
（ｃ）の構造を樹脂２０でモールドした後の構造を示し
ている。樹脂２０はエポキシその他の熱硬化性樹脂を用
いる。
【００３２】高周波用パッケージにおける外部入力リー
ド５と外部出力リード８間のアイソレーションの周波数
特性を図４に示す。周波数０．５ＧＨｚ以上の高周波信
号ではアイソレーションは−３３ｄＢ以上となり、低出
力（０．１Ｗ以下程度）の増幅器では使用可能だが、携
帯電話の送信段に使用される様な高出力増幅器（１．５
Ｗ以上）では、外部入出力のアイソレーションは−３８
ｄＢ以下を確保しなければならず、それより大きいアイ
ソレーション２では出力リードから入力リードへの負帰
還が発生し、安定性は増すが、利得は低下する結果とな
る。従って周波数帯１．５ＧＨｚ付近を使用する国内デ
ジタル携帯電話システムの高出力増幅器には、あまり適
しているとは言えない。
ド５と外部出力リード８間のアイソレーションの周波数
特性を図４に示す。周波数０．５ＧＨｚ以上の高周波信
号ではアイソレーションは−３３ｄＢ以上となり、低出
力（０．１Ｗ以下程度）の増幅器では使用可能だが、携
帯電話の送信段に使用される様な高出力増幅器（１．５
Ｗ以上）では、外部入出力のアイソレーションは−３８
ｄＢ以下を確保しなければならず、それより大きいアイ
ソレーション２では出力リードから入力リードへの負帰
還が発生し、安定性は増すが、利得は低下する結果とな
る。従って周波数帯１．５ＧＨｚ付近を使用する国内デ
ジタル携帯電話システムの高出力増幅器には、あまり適
しているとは言えない。
【００３３】入出力リード間のアイソレーションが劣化
する原因は、外部入力リード５と外部出力リード８が相
対して平行に配置されている部分が長く、そこにそれぞ
れに伝幡方向が逆になった高周波信号が伝送線路を通過
する際発生する磁界同士て結合し易くなっているからで
ある。磁界結合が発生しなければアイソレーションの劣
化は生じない。磁界結合は入出力リード間の距離を大き
くとれば弱まるが、高周波用パッケージの小型化とは相
反する。
する原因は、外部入力リード５と外部出力リード８が相
対して平行に配置されている部分が長く、そこにそれぞ
れに伝幡方向が逆になった高周波信号が伝送線路を通過
する際発生する磁界同士て結合し易くなっているからで
ある。磁界結合が発生しなければアイソレーションの劣
化は生じない。磁界結合は入出力リード間の距離を大き
くとれば弱まるが、高周波用パッケージの小型化とは相
反する。
【００３４】次に、本発明の第２の実施の形態例につい
て図面を参照して詳細に説明する。図２は本発明の第２
の実施の形態例を表わしているプラスチックパッケージ
用のリードフレームである。初段、終段２つのＦＥＴを
１つのチップ上に配置したＧａＡｓ ＦＥＴチップ１０
をアイランド部１１に載せたリードフレームであり、ア
イランド部１１の下は放熱特性を良くするため銅等の導
電体からなるヒートシンク１３が設置されている。第２
の実施例の特徴は外部入力リード５と外部出力リード８
が相対して平行になる部分を極力小さくなる様に配置し
ていることである。すなわち、高周波用パッケージの外
形の一辺にその辺と平行になる様に外部入力リード５を
設置し、又同一辺に外部出力リード８をやはりその辺と
平行に配置している。これにより、入出力リードから発
生する磁界が結合する面積は最小となり、磁界結合によ
るアイソレーションの劣化は防止できる。入出力リード
の幅は０．２〜０．４ｍｍであり、１．５ｍｍ以上の距
離をおいて設置している。さらに外部入力リード５と外
部出力リード８に接続されたボンディング・ワイヤー９
同士の磁界結合を防止するために、外部入力リード５と
外部出力リード８の間に接地リード１２を設置してい
る。接地リード１２はアイランド部１１と電気的に接続
されており、ＧａＡｓ ＦＥＴチップ１０の２つのＦＥ
Ｔのソース端子はチップ側面、裏面のメタライズ層によ
ってアイランド部１１と接続しているため、接地リード
１２自体がソース端子となっている。接地リード１２の
幅は０．２〜０．４ｍｍで、リード５，８とは約０．５
ｍｍ離れている。図２のリードフレームでは、ＧａＡｓ
ＦＥＴチップ１０をマウント・ボンディングした後、
トランスファーモールディングによって最終的にプラス
チックパッケージとなる（図７（ａ）〜（ｃ））。
て図面を参照して詳細に説明する。図２は本発明の第２
の実施の形態例を表わしているプラスチックパッケージ
用のリードフレームである。初段、終段２つのＦＥＴを
１つのチップ上に配置したＧａＡｓ ＦＥＴチップ１０
をアイランド部１１に載せたリードフレームであり、ア
イランド部１１の下は放熱特性を良くするため銅等の導
電体からなるヒートシンク１３が設置されている。第２
の実施例の特徴は外部入力リード５と外部出力リード８
が相対して平行になる部分を極力小さくなる様に配置し
ていることである。すなわち、高周波用パッケージの外
形の一辺にその辺と平行になる様に外部入力リード５を
設置し、又同一辺に外部出力リード８をやはりその辺と
平行に配置している。これにより、入出力リードから発
生する磁界が結合する面積は最小となり、磁界結合によ
るアイソレーションの劣化は防止できる。入出力リード
の幅は０．２〜０．４ｍｍであり、１．５ｍｍ以上の距
離をおいて設置している。さらに外部入力リード５と外
部出力リード８に接続されたボンディング・ワイヤー９
同士の磁界結合を防止するために、外部入力リード５と
外部出力リード８の間に接地リード１２を設置してい
る。接地リード１２はアイランド部１１と電気的に接続
されており、ＧａＡｓ ＦＥＴチップ１０の２つのＦＥ
Ｔのソース端子はチップ側面、裏面のメタライズ層によ
ってアイランド部１１と接続しているため、接地リード
１２自体がソース端子となっている。接地リード１２の
幅は０．２〜０．４ｍｍで、リード５，８とは約０．５
ｍｍ離れている。図２のリードフレームでは、ＧａＡｓ
ＦＥＴチップ１０をマウント・ボンディングした後、
トランスファーモールディングによって最終的にプラス
チックパッケージとなる（図７（ａ）〜（ｃ））。
【００３５】数回の試行実験の結果、１．５ＧＨｚの高
周波信号を増幅する際、入出力間のアイソレーション−
４０ｄＢを確保するためには、外部入力リード５と外部
出力リード８の間の距離１４は１．５ｍｍ、ヒートシン
クの高さ１５は０．６ｍｍ以下であることが必要と判明
した。
周波信号を増幅する際、入出力間のアイソレーション−
４０ｄＢを確保するためには、外部入力リード５と外部
出力リード８の間の距離１４は１．５ｍｍ、ヒートシン
クの高さ１５は０．６ｍｍ以下であることが必要と判明
した。
【００３６】図２に示す本発明の第２の実施の形態例を
使用した高周波用パッケージにおいて、外部入力リード
５と外部出力リード８間のアイソレーションの周波数特
性を図４に示す。第２の実施の形態例では周波数１．５
ＧＨｚ以上で−４０ｄＢ程度のアイソレーションが確保
されている。１．５Ｗ以上の出力を有する高出力増幅器
では、入出力リード間のアイソレーションは−３８ｄＢ
以上あれば所望の利得（２０ｄＢ以上）が得られるた
め、本発明の第２の実施の形態例を使用すれば、充分実
用可能な高出力増幅器用の高周波用パッケージが形成可
能となる。
使用した高周波用パッケージにおいて、外部入力リード
５と外部出力リード８間のアイソレーションの周波数特
性を図４に示す。第２の実施の形態例では周波数１．５
ＧＨｚ以上で−４０ｄＢ程度のアイソレーションが確保
されている。１．５Ｗ以上の出力を有する高出力増幅器
では、入出力リード間のアイソレーションは−３８ｄＢ
以上あれば所望の利得（２０ｄＢ以上）が得られるた
め、本発明の第２の実施の形態例を使用すれば、充分実
用可能な高出力増幅器用の高周波用パッケージが形成可
能となる。
【００３７】なお、図２に示す第２の実施の形態例のア
イソレーション周波数特性は、ヒートシンク高さ１５が
０．６ｍｍの場合の結果であるが、このヒートシンク高
さ１５をさらに小さくすることでアイソレーションはよ
り向上することを確認している。その理由は、ヒートシ
ンク高さ１５を小さくすることで、接地面が近くなり、
ボンディング・ワイヤー９から発生する磁力線が接地面
で終端され易くなって、磁界結合が発生しにくくなるか
らである。
イソレーション周波数特性は、ヒートシンク高さ１５が
０．６ｍｍの場合の結果であるが、このヒートシンク高
さ１５をさらに小さくすることでアイソレーションはよ
り向上することを確認している。その理由は、ヒートシ
ンク高さ１５を小さくすることで、接地面が近くなり、
ボンディング・ワイヤー９から発生する磁力線が接地面
で終端され易くなって、磁界結合が発生しにくくなるか
らである。
【００３８】次に、本発明の第３の実施の形態例につい
て図面を参照して説明する。図３は本発明の第３の実施
の形態例を示すセラミックパッケージの構造図である。
初段、終段２つのＦＥＴを１つのチップ上に配置したＧ
ａＡｓ ＦＥＴチップ１０をマウントし、放熱するため
の銅ベース１上にその中心部分をくり抜いたセラミック
板（Ａｌ2 Ｏ3 ）１６，１７を設置し、そのセラミック
板１６上に入出力リード５〜８をロー付けしている。外
部入力リード５と外部出力リード８の配置は本発明の第
１の実施の形態例と同じで、セラミック板１６の一辺に
その辺と平行になる様に外部入力リード５を設置し、又
同一辺に外部出力リード８をやはりその辺と平行に配置
する。さらに外部入力リード５と外部出力リード８の間
に接地リード１２を設置している。接地リード１２はセ
ラミック板１６，１７に設けられたキャスタレーション
１８の側壁部の金メッキ部分を介して、銅ベース１と電
気的に接続されている。又セラミック板は厚さ０．２ｍ
ｍの上層１６と同じく０．２ｍｍの厚さの下層１７の２
層構造となっており、セラミック板上層１６と下層１７
の間には銀・銅ロー材１９を一面に塗布して接着してお
り、その銀・銅ロー材１９はキャスタレーション１８の
側面金メッキ部分を通して銅ベース１と電気的に接続さ
れている。
て図面を参照して説明する。図３は本発明の第３の実施
の形態例を示すセラミックパッケージの構造図である。
初段、終段２つのＦＥＴを１つのチップ上に配置したＧ
ａＡｓ ＦＥＴチップ１０をマウントし、放熱するため
の銅ベース１上にその中心部分をくり抜いたセラミック
板（Ａｌ2 Ｏ3 ）１６，１７を設置し、そのセラミック
板１６上に入出力リード５〜８をロー付けしている。外
部入力リード５と外部出力リード８の配置は本発明の第
１の実施の形態例と同じで、セラミック板１６の一辺に
その辺と平行になる様に外部入力リード５を設置し、又
同一辺に外部出力リード８をやはりその辺と平行に配置
する。さらに外部入力リード５と外部出力リード８の間
に接地リード１２を設置している。接地リード１２はセ
ラミック板１６，１７に設けられたキャスタレーション
１８の側壁部の金メッキ部分を介して、銅ベース１と電
気的に接続されている。又セラミック板は厚さ０．２ｍ
ｍの上層１６と同じく０．２ｍｍの厚さの下層１７の２
層構造となっており、セラミック板上層１６と下層１７
の間には銀・銅ロー材１９を一面に塗布して接着してお
り、その銀・銅ロー材１９はキャスタレーション１８の
側面金メッキ部分を通して銅ベース１と電気的に接続さ
れている。
【００３９】図８（ａ）〜（ｃ）は図３（ａ）〜（ｃ）
の樹脂モールド後の構造を示す。樹脂２０はエポキシ等
の熱硬化性樹脂を用いる。
の樹脂モールド後の構造を示す。樹脂２０はエポキシ等
の熱硬化性樹脂を用いる。
【００４０】本例２ではキャスタレーション１８の側壁
が銅ベース１と電気的に接続されているため接地状態と
なっている。又セラミック板１６，１７の中間にやはり
銅ベース１と電気的に接続された銀・銅ロー材面１９が
あり、これも接地面となっている。これらにより、ボン
ディング・ワイヤー９及び外部入力リード５、外部出力
リード８から放出される磁力線は本発明の第１の実施の
形態例よりもさらに多く終端される。従って磁界結合も
より効果的に防止されるため、実施例１よりも入出力リ
ードのアイソレーションの劣化は抑止される。
が銅ベース１と電気的に接続されているため接地状態と
なっている。又セラミック板１６，１７の中間にやはり
銅ベース１と電気的に接続された銀・銅ロー材面１９が
あり、これも接地面となっている。これらにより、ボン
ディング・ワイヤー９及び外部入力リード５、外部出力
リード８から放出される磁力線は本発明の第１の実施の
形態例よりもさらに多く終端される。従って磁界結合も
より効果的に防止されるため、実施例１よりも入出力リ
ードのアイソレーションの劣化は抑止される。
【００４１】第３の実施の形態例を使用した高周波用パ
ッケージにおける入出力リード間のアイソレーション周
波数特性を図４に示す。周波数１．５ＧＨｚでアイソレ
ーション−５０ｄｂが得られており、第１の実施の形態
例よりもさらにアイソレーションは改善されている。
ッケージにおける入出力リード間のアイソレーション周
波数特性を図４に示す。周波数１．５ＧＨｚでアイソレ
ーション−５０ｄｂが得られており、第１の実施の形態
例よりもさらにアイソレーションは改善されている。
【００４２】図９（ａ），（ｂ）は本発明による高出力
アンプモジュールを示す平面図及び断面図である。端子
２２，２３（ＶGG），２４（ＶDD1 ），２５（ＶDD2
），２６が引き出され、放熱板２７がプリント回路基
板２８の裏面に形成されている。半導体パッケージ２９
には、本発明によるＧａＡｓ ＦＥＴパッケージが搭載
されている。
アンプモジュールを示す平面図及び断面図である。端子
２２，２３（ＶGG），２４（ＶDD1 ），２５（ＶDD2
），２６が引き出され、放熱板２７がプリント回路基
板２８の裏面に形成されている。半導体パッケージ２９
には、本発明によるＧａＡｓ ＦＥＴパッケージが搭載
されている。
【００４３】
【発明の効果】第１の効果は、半導体パッケージ及び増
幅器の小型化、低コスト化が可能となることである。
幅器の小型化、低コスト化が可能となることである。
【００４４】また、リード配置により、磁界結合による
入出力間のアイソレーションの劣化を防止することがで
きることである。これにより高出力増幅器の利得の低下
を抑止できるようになる。
入出力間のアイソレーションの劣化を防止することがで
きることである。これにより高出力増幅器の利得の低下
を抑止できるようになる。
【００４５】その理由は、外部入力リードと外部出力リ
ードが相対して平行になる部分を極力最小となる柾に、
リード配置を工夫しているからである。又、磁力線を終
端する様に、接地面、接地部分を設置している。
ードが相対して平行になる部分を極力最小となる柾に、
リード配置を工夫しているからである。又、磁力線を終
端する様に、接地面、接地部分を設置している。
【図１】本発明の第１の実施の形態例を示す構造図であ
り、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ′におけ
る断面図及びＢ−Ｂ′における側面図、（ｃ）は（ａ）
のＣ−Ｃ′における断面図及びＤ−Ｄ′における側面図
である。
り、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ′におけ
る断面図及びＢ−Ｂ′における側面図、（ｃ）は（ａ）
のＣ−Ｃ′における断面図及びＤ−Ｄ′における側面図
である。
【図２】本発明の第２の実施の形態例を示す構造図であ
り、（ａ）は平面図、（ｂ），（ｃ）はヒートシンク部
分のモデル断面図である。
り、（ａ）は平面図、（ｂ），（ｃ）はヒートシンク部
分のモデル断面図である。
【図３】本発明の第３の実施の形態例を示す構造図であ
り、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ′におけ
る断面図及びＢ−Ｂ′における側面図、（ｃ）は（ａ）
のＣ−Ｃ′における断面図及びＤ−Ｄ′における側面図
である。
り、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ′におけ
る断面図及びＢ−Ｂ′における側面図、（ｃ）は（ａ）
のＣ−Ｃ′における断面図及びＤ−Ｄ′における側面図
である。
【図４】本発明の第１，２，３の実施の形態例における
入出力アイソレーション周波数特性を示すグラフであ
る。
入出力アイソレーション周波数特性を示すグラフであ
る。
【図５】本発明の携帯電話送信段用高出力増幅器の回路
図である。
図である。
【図６】図１のパッケージを樹脂モールドした後の構造
を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ
−Ａ′における断面図及びＢ−Ｂ′における側面図、
（ｃ）は（ａ）のＣ−Ｃ′における断面図及びＤ−Ｄ′
における側面図である。
を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ
−Ａ′における断面図及びＢ−Ｂ′における側面図、
（ｃ）は（ａ）のＣ−Ｃ′における断面図及びＤ−Ｄ′
における側面図である。
【図７】図２のパッケージを樹脂モールドした後の構造
を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ
−Ａ′における断面図及びＢ−Ｂ′における側面図、
（ｃ）は（ａ）のＣ−Ｃ′における断面図及びＤ−Ｄ′
における側面図である。
を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ
−Ａ′における断面図及びＢ−Ｂ′における側面図、
（ｃ）は（ａ）のＣ−Ｃ′における断面図及びＤ−Ｄ′
における側面図である。
【図８】図３のパッケージを樹脂モールドした後の構造
を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ
−Ａ′における断面図及びＢ−Ｂ′における側面図、
（ｃ）は（ａ）のＣ−Ｃ′における断面図及びＤ−Ｄ′
における側面図である。
を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ
−Ａ′における断面図及びＢ−Ｂ′における側面図、
（ｃ）は（ａ）のＣ−Ｃ′における断面図及びＤ−Ｄ′
における側面図である。
【図９】本発明による高出力アンプモジュールを示す
（ａ）平面図、（ｂ）断面図である。
（ａ）平面図、（ｂ）断面図である。
【図１０】従来のＧａＡｓ ＦＥＴパッケージを示す平
面図である。
面図である。
１ 銅ベース ２ 初段ＧａＡｓ ＦＥＴチップ ３ 終段ＧａＡｓ ＦＥＴチップ ４ セラミック板 ５ 外部入力リード ６ 中間出力リード ７ 中間入力リード ８ 外部出力リード ９ ボンディング・ワイヤー １０ ＧａＡｓ ＦＥＴチップ １１ アイランド部 １２ 接地リード １３ ヒートシンク １４ 入出力リード間距離 １５ ヒートシンク高さ １６ 上層セラミック板 １７ 下層セラミック板 １８ キャスタレーション １９ 銀・銅ロー材 Ｒ１〜Ｒ７ 抵抗 Ｃ１〜Ｃ１４ コンデンサ Ａ〜Ｇ 接点
Claims (12)
- 【請求項１】 パッケージした複数の半導体素子を接続
して構成した回路をモジュール構造とする半導体パッケ
ージにおいて、前記半導体パッケージにデバイス構造が
同一の前記半導体素子が複数搭載されていることを特徴
とする半導体パッケージ。 - 【請求項２】 パッケージされた複数の半導体素子をカ
スケード接続して構成する増幅器において、前記複数の
半導体素子が同一の半導体パッケージに収納されている
ことを特徴とする増幅器。 - 【請求項３】 前記半導体素子がＧａＡｓ ＦＥＴであ
ることを特徴とする請求項１記載の半導体パッケージ。 - 【請求項４】 前記複数の半導体素子が共通の金属ベー
ス上に搭載されていることを特徴とする請求項１記載の
半導体パッケージ。 - 【請求項５】 前記半導体パッケージが、第１の半導体
素子の第１の入力リードと第１の出力リード、第２の半
導体素子の第２の入力リードと第２の出力リードを有
し、前記第１の入力リードと前記第２の出力リードとが
前記半導体パッケージの第１の側面側に配置され、前記
第１の出力リードと前記第２の入力リードとが前記第１
の側面と対向する前記半導体パッケージの第２の側面側
に配置されていることを特徴とする請求項１記載の半導
体パッケージ。 - 【請求項６】 前記第１の入力リードと前記第２の出力
リードとが前記第１の側面と平行に設置されていること
を特徴とする請求項５記載の半導体パッケージ。 - 【請求項７】 前記第１の入力リードと前記第２の出力
リードとの間及び前記第１の出力リードと前記第２の入
力リードとの間に、接地リードをそれぞれ有することを
特徴とする請求項５記載の半導体パッケージ。 - 【請求項８】 金属ベース上で前記複数の半導体素子の
外周部に絶縁体を有し、前記絶縁体上に前記第１の入力
リード、前記第１の出力リード、前記第２の入力リー
ド、前記第２の出力リード、前記設置リードを有し、前
記第１の入力リードと前記第１の出力リードはボンディ
ング・ワイヤーにより前記第１の半導体素子に接続さ
れ、前記第２の入力リードと前記第２の出力リードはボ
ンディング・ワイヤーにより前記第２の半導体素子に接
続され、前記絶縁体の内側の側壁にキャスタレーション
を有し、前記キャスタレーションに金属メッキが施さ
れ、前記設置リードと前記金属ベースとが前記金属メッ
キにより接続されていることを特徴とする請求項５記載
の半導体パッケージ。 - 【請求項９】 前記金属ベース上で前記複数の半導体素
子の外周部に第１の絶縁体を有し、前記第１の絶縁体上
に金属層を有し、前記金属層上に第２の絶縁体を有し、
前記第２の絶縁体上に前記第１の入力リード、前記第１
の出力リード、前記第２の入力リード、前記第２の出力
リード、前記第１の入力リードと前記第１の出力リード
はボンディング・ワイヤーにより前記第１の半導体素子
に接続され、前記第２の入力リードと前記第２の出力リ
ードはボンディング・ワイヤーにより前記第２の半導体
素子に接続され、前記金属層は前記金属ベースに接続さ
れていることを特徴とする請求項４記載の半導体パッケ
ージ。 - 【請求項１０】 前記半導体パッケージは外部入力リー
ド、外部出力リード、中間入力リード及び中間出力リー
ドを有し、前記外部入力リードは第１の半導体素子の第
１の電極が接続され、前記中間入力リードは前記第１の
半導体素子の第２の電極が接続され、前記中間出力リー
ドは第２の半導体素子の第１の電極が接続され、前記外
部出力リードは前記第２の半導体素子の第２の電極が接
続され、前記半導体パッケージ外において前記外部入力
リードは増幅器の入力段に接続され、前記中間出力リー
ドと前記中間入力リードとは段間回路を介して接続さ
れ、前記外部出力リードは増幅器の出力段に接続されて
いることを特徴とする請求項２記載の増幅器。 - 【請求項１１】 前記入力段、段間回路及び出力段はモ
ジュール基板上に有し、前記半導体パッケージは前記モ
ジュール基板上に搭載されていることを特徴とする請求
項１０記載の増幅器。 - 【請求項１２】 前記第１の半導体素子の第３の電極及
び前記第２の半導体素子の第３の電極は共通接地され、
前記第１及び第２の半導体素子の前記第１及び第２の電
極は前記半導体パッケージ内においてはそれぞれ電気的
に接続されていないことを特徴とする請求項１０記載の
増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33403296A JP2839023B2 (ja) | 1995-12-14 | 1996-12-13 | 半導体パッケージ及びそれを用いた増幅器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32532695 | 1995-12-14 | ||
| JP7-325326 | 1995-12-14 | ||
| JP33403296A JP2839023B2 (ja) | 1995-12-14 | 1996-12-13 | 半導体パッケージ及びそれを用いた増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09223773A true JPH09223773A (ja) | 1997-08-26 |
| JP2839023B2 JP2839023B2 (ja) | 1998-12-16 |
Family
ID=26571790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33403296A Expired - Fee Related JP2839023B2 (ja) | 1995-12-14 | 1996-12-13 | 半導体パッケージ及びそれを用いた増幅器 |
Country Status (1)
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|---|---|
| JP (1) | JP2839023B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015139207A (ja) * | 2014-01-24 | 2015-07-30 | 住友電工デバイス・イノベーション株式会社 | 増幅装置 |
-
1996
- 1996-12-13 JP JP33403296A patent/JP2839023B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015139207A (ja) * | 2014-01-24 | 2015-07-30 | 住友電工デバイス・イノベーション株式会社 | 増幅装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2839023B2 (ja) | 1998-12-16 |
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