JPH09223564A - ギャップ式サージ吸収素子 - Google Patents
ギャップ式サージ吸収素子Info
- Publication number
- JPH09223564A JPH09223564A JP6506096A JP6506096A JPH09223564A JP H09223564 A JPH09223564 A JP H09223564A JP 6506096 A JP6506096 A JP 6506096A JP 6506096 A JP6506096 A JP 6506096A JP H09223564 A JPH09223564 A JP H09223564A
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- JP
- Japan
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- electrode
- gap
- substrate
- cap
- insulation film
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Abstract
(57)【要約】
【目的】 放電ギャップ加工精度が高く、且つ生産の容
易な、サージ吸収素子を提供すること。 【構成】 本発明は基板３１の一平面に金属膜３２ａ絶
縁膜３４更に金属膜３２ｂを積層被着し、金属膜３２ｂ
と絶縁膜３４の除去部周縁に於いて、放電ギャップを形
成せしめ、該放電ギャップ部を含むようにしてキャップ
３５又は蓋により気密に封止した構成を有するギャップ
式サージ吸収素子に関するものである。
易な、サージ吸収素子を提供すること。 【構成】 本発明は基板３１の一平面に金属膜３２ａ絶
縁膜３４更に金属膜３２ｂを積層被着し、金属膜３２ｂ
と絶縁膜３４の除去部周縁に於いて、放電ギャップを形
成せしめ、該放電ギャップ部を含むようにしてキャップ
３５又は蓋により気密に封止した構成を有するギャップ
式サージ吸収素子に関するものである。
Description
【発明の詳細な説明】 ［産業上の利用分野］本発明は、ギャップ幅制御に優
れ、且つ生産性の高いギャップ式サージ吸収素子に関す
る。
れ、且つ生産性の高いギャップ式サージ吸収素子に関す
る。
［従来の技術］電話機、ファクシミリ等通信機器をサー
ジから保護するためのサージ吸収素子は、従来第１図に
示すように、ギャップ２を形成する一対の電極１ａ、１
ｂが円柱状の碍子表面に設けられ、碍子上の一対の電極
１ａ、１ｂ夫れ夫れにリード線付きキャップ電極３ａ、
３ｂを取り付け、ガラス管５で、気密に封止され、内部
は減圧された構造である。又これら従来のサージ吸収素
子は、円柱状の碍子表面の円周に沿ったギャップ形成の
加工工程があるため、生産性を上げるための障害とな
り、原価を引き下げるための足かせとなっていた。本発
明は、ギャップ幅制御に優れ、且つ生産性の高いギャッ
プ式サージ吸収素子に関する。
ジから保護するためのサージ吸収素子は、従来第１図に
示すように、ギャップ２を形成する一対の電極１ａ、１
ｂが円柱状の碍子表面に設けられ、碍子上の一対の電極
１ａ、１ｂ夫れ夫れにリード線付きキャップ電極３ａ、
３ｂを取り付け、ガラス管５で、気密に封止され、内部
は減圧された構造である。又これら従来のサージ吸収素
子は、円柱状の碍子表面の円周に沿ったギャップ形成の
加工工程があるため、生産性を上げるための障害とな
り、原価を引き下げるための足かせとなっていた。本発
明は、ギャップ幅制御に優れ、且つ生産性の高いギャッ
プ式サージ吸収素子に関する。
［問題点を解決するための手段］本発明の要旨とするも
のは、基板の一平面上に、絶縁膜によって電気的に絶縁
され、ギャップを形成するように配置され、対向電極
と、ギャップ及びギャップ周辺前記対向電極を含み前記
基板の前記一平面を覆う気密キャップ又は蓋とを有する
ことを特徴とするギャップ式サージ吸収素子である。本
発明では、従来円柱状碍子表面に設けられて、ギャップ
を形成するように配置されていた一対の電極を、絶縁膜
を介しての平面基板上への配置とし、電極とギャップを
覆うようにして設けた、気密キャップにより放電空間を
形成させることにより、ギヤップ式サージ吸収素子主要
部を構成させることにより、高精度のギャップ幅制御を
可能にならしめると共に、生産性の高いプロセスを提供
することにある。次に本発明のサージ吸収素子を具体例
によって説明するが、本発明は、その説明に限定される
ものではない。
のは、基板の一平面上に、絶縁膜によって電気的に絶縁
され、ギャップを形成するように配置され、対向電極
と、ギャップ及びギャップ周辺前記対向電極を含み前記
基板の前記一平面を覆う気密キャップ又は蓋とを有する
ことを特徴とするギャップ式サージ吸収素子である。本
発明では、従来円柱状碍子表面に設けられて、ギャップ
を形成するように配置されていた一対の電極を、絶縁膜
を介しての平面基板上への配置とし、電極とギャップを
覆うようにして設けた、気密キャップにより放電空間を
形成させることにより、ギヤップ式サージ吸収素子主要
部を構成させることにより、高精度のギャップ幅制御を
可能にならしめると共に、生産性の高いプロセスを提供
することにある。次に本発明のサージ吸収素子を具体例
によって説明するが、本発明は、その説明に限定される
ものではない。
［実施例１］第２図は、本発明にかかるサージ吸収素子
の一例示し、第２Ａ図は平面図、第２Ｂ図はａ−ｂ部の
断面略図である。コバール、銅、アルミニウム等の金属
基板２１主表面に絶縁膜２４更にその表面に電極２２を
設けたものであり、２３は絶縁膜２４と電極２２の除去
部であり、除去部２３の周縁において、電極２２は金属
基板２１に絶縁膜の厚さをギャップ幅として対向するこ
ととなる。かかる電極２２の金属基板２１に対向する部
分を含み気密キャップ２５が設けられ電極を有する基板
との間に密閉空間２６を形成している。気密キャップ２
５の封着は、半田により行われ、半田により電極２２と
キャップ２５は電気的に接続されることとなる。また封
着用半田としては、サージ吸収素子のプリント基板等へ
の実装のときの半田熔融温度に於いて、熔融しない高温
半田を用いることが望ましい。更に気密キャップ封着時
は、真空排気し、その状態で或いはアルゴンガス等で一
部置換したのち所定の圧力下において加熱し、半田によ
って封着する。以上説明した本発明にかかるサージ吸収
素子は、スクリーン印刷等厚膜技術更には薄膜被着技術
により生産が可能であり、一基板に数十から数千個の素
子が形成出来る基板単位での生産は、素子生産性を大幅
に向上させることが可能である。一方素子動作は、サー
ジ発生時に除去部周縁のギャップ部先ず放電が開始し放
電は直ちに電極上を伸展し、キャップに達し基板２１と
キャップ間でも放電が起こり、サージが吸収される。ギ
ャップ２３近傍の電極２２を高抵抗電極としておくと、
ギャップへの放電電流は流れにくくなり、ギャップ部に
放電が集せず、ギャップ部で対向する電極の放電による
劣化を防止出来る。さらに基板２１全面と、基板に被着
した電極とを経由して放熱が容易となり、これによって
サージ吸収素子の劣化の大きな問題である、熱から素子
を守ることが可能となり、素子の長寿命化が達成でき
る。この場合は、高い電気抵抗をもたせるため、電極２
２を印刷・焼成所謂厚膜技術による抵抗膜により形成す
る方法、更にこれら電極の形成方法として、薄膜技術を
適用しても有効である。即ち電極２２の形成方法とし
て、電子ビーム蒸着方法、スパッ タリング法、ＣＶＤ
法（ケミカルベーバーデポジション）法、イオンプレー
ティング法等によって、タングステン、モリブデン、タ
ンタル等高融点で且つ抵抗の高い材料によって、電極２
２形成することによって、本発明が実現できる。かかる
薄膜を用いた場合、ギャップ２３の形成には、レーザー
カット法とフォトエッチング法が有効である。特にフォ
トエッチング法の場合、１ミクロン前後の高精度のギャ
ップ幅制御が可能なメリットがある。更に薄膜の場合
は、実施例１で述べた厚膜の場合の１０数ミクロンから
数十ミクロンの厚膜に比較し、膜の厚さが数ミクロン程
度以下と薄いため、電極部と基板表面との段差が少な
く、気密封止作業が容易となるメリットがある。前記の
ように絶縁膜の厚さにより、ギャップ幅を制御する本発
明技術は、従来比較的精度の良いレーザーカット法に於
いて、代表的制御精度が５０μｍ±１０％であるに対し
て、本発明の場合薄膜技術の場合、数Åの範囲での制御
が可能であり、比較的制御性の低い厚膜の場合でも２〜
３μもの精度で制御可能であり、制御性の面でも大幅に
向上させることが可能である。更に重要なことは、これ
までのギャップ幅制御技術では、数十μ以下のギャップ
幅の実現は困難であったが、本発明によれば、１μｍ以
下の制御も容易であり、これまでの技術では達成不可能
な範囲でのサージ吸収素子生産が可能となる。なお本発
明を実現するために好適な材料として、厚膜技術の場合
電極材料として、ＳｎＯ２・Ｔａ２Ｏ５系抵抗体、Ｒｕ
Ｏ２系抵抗、Ｔａ／ガラス系抵抗体等がｐｔ系導体等が
有効であり、絶縁体としてはガラスペーストを焼成した
ものが有効である。加工工程としては、スクリーン印刷
・焼成とレーザーカッティングによる方法が有効であ
る。一方薄膜技術の場合は、電極材料としてモリブデ
ン、タングステン、タンタル等が融点も高く、 熱安定
性に優れているため有効であり、絶縁体としてはＳｉＯ
２、Ｓｉ３Ｎ４等有効である。又加工工程としては、電
子ビーム蒸着方法、スパッ タリング法、Ｃ ＶＤ法
（ケミカルベーバーデポジション）法、イオンプレーテ
ィング法等が有効である。
の一例示し、第２Ａ図は平面図、第２Ｂ図はａ−ｂ部の
断面略図である。コバール、銅、アルミニウム等の金属
基板２１主表面に絶縁膜２４更にその表面に電極２２を
設けたものであり、２３は絶縁膜２４と電極２２の除去
部であり、除去部２３の周縁において、電極２２は金属
基板２１に絶縁膜の厚さをギャップ幅として対向するこ
ととなる。かかる電極２２の金属基板２１に対向する部
分を含み気密キャップ２５が設けられ電極を有する基板
との間に密閉空間２６を形成している。気密キャップ２
５の封着は、半田により行われ、半田により電極２２と
キャップ２５は電気的に接続されることとなる。また封
着用半田としては、サージ吸収素子のプリント基板等へ
の実装のときの半田熔融温度に於いて、熔融しない高温
半田を用いることが望ましい。更に気密キャップ封着時
は、真空排気し、その状態で或いはアルゴンガス等で一
部置換したのち所定の圧力下において加熱し、半田によ
って封着する。以上説明した本発明にかかるサージ吸収
素子は、スクリーン印刷等厚膜技術更には薄膜被着技術
により生産が可能であり、一基板に数十から数千個の素
子が形成出来る基板単位での生産は、素子生産性を大幅
に向上させることが可能である。一方素子動作は、サー
ジ発生時に除去部周縁のギャップ部先ず放電が開始し放
電は直ちに電極上を伸展し、キャップに達し基板２１と
キャップ間でも放電が起こり、サージが吸収される。ギ
ャップ２３近傍の電極２２を高抵抗電極としておくと、
ギャップへの放電電流は流れにくくなり、ギャップ部に
放電が集せず、ギャップ部で対向する電極の放電による
劣化を防止出来る。さらに基板２１全面と、基板に被着
した電極とを経由して放熱が容易となり、これによって
サージ吸収素子の劣化の大きな問題である、熱から素子
を守ることが可能となり、素子の長寿命化が達成でき
る。この場合は、高い電気抵抗をもたせるため、電極２
２を印刷・焼成所謂厚膜技術による抵抗膜により形成す
る方法、更にこれら電極の形成方法として、薄膜技術を
適用しても有効である。即ち電極２２の形成方法とし
て、電子ビーム蒸着方法、スパッ タリング法、ＣＶＤ
法（ケミカルベーバーデポジション）法、イオンプレー
ティング法等によって、タングステン、モリブデン、タ
ンタル等高融点で且つ抵抗の高い材料によって、電極２
２形成することによって、本発明が実現できる。かかる
薄膜を用いた場合、ギャップ２３の形成には、レーザー
カット法とフォトエッチング法が有効である。特にフォ
トエッチング法の場合、１ミクロン前後の高精度のギャ
ップ幅制御が可能なメリットがある。更に薄膜の場合
は、実施例１で述べた厚膜の場合の１０数ミクロンから
数十ミクロンの厚膜に比較し、膜の厚さが数ミクロン程
度以下と薄いため、電極部と基板表面との段差が少な
く、気密封止作業が容易となるメリットがある。前記の
ように絶縁膜の厚さにより、ギャップ幅を制御する本発
明技術は、従来比較的精度の良いレーザーカット法に於
いて、代表的制御精度が５０μｍ±１０％であるに対し
て、本発明の場合薄膜技術の場合、数Åの範囲での制御
が可能であり、比較的制御性の低い厚膜の場合でも２〜
３μもの精度で制御可能であり、制御性の面でも大幅に
向上させることが可能である。更に重要なことは、これ
までのギャップ幅制御技術では、数十μ以下のギャップ
幅の実現は困難であったが、本発明によれば、１μｍ以
下の制御も容易であり、これまでの技術では達成不可能
な範囲でのサージ吸収素子生産が可能となる。なお本発
明を実現するために好適な材料として、厚膜技術の場合
電極材料として、ＳｎＯ２・Ｔａ２Ｏ５系抵抗体、Ｒｕ
Ｏ２系抵抗、Ｔａ／ガラス系抵抗体等がｐｔ系導体等が
有効であり、絶縁体としてはガラスペーストを焼成した
ものが有効である。加工工程としては、スクリーン印刷
・焼成とレーザーカッティングによる方法が有効であ
る。一方薄膜技術の場合は、電極材料としてモリブデ
ン、タングステン、タンタル等が融点も高く、 熱安定
性に優れているため有効であり、絶縁体としてはＳｉＯ
２、Ｓｉ３Ｎ４等有効である。又加工工程としては、電
子ビーム蒸着方法、スパッ タリング法、Ｃ ＶＤ法
（ケミカルベーバーデポジション）法、イオンプレーテ
ィング法等が有効である。
［実施例２］前記実施例では基板に金属を用いたが、セ
ラミック基板を用いても本発明の効果は発揮できる。第
３図の本発明による他の実施例を示す断面略図によって
説明する。図において、３１はアルミナ、ムライト等セ
ラミック基板であり、第２図と異なる所は、基板として
絶縁体とを用いたため、膜状電極３２ｂの対向電極とし
て膜状の電極３２ａを形成したことにある。かかる構成
によれば、実施例１と同等の性能を得ることが可能であ
る。なお図において、３３は絶縁膜３４と電極膜３２ｂ
の除去部であり、除去部周縁において電極３２ａと電極
３２ｂは対向する。更に図において、３５はキャップ、
３６は密閉空間、３７ａと３７ｂは、外部接続端子であ
り、３８はキャップ封着用材料で半田が好適である。本
実施例によれば、本発明のギャップ式サージ吸収素子
を、容易に面実装型の所謂サーフェスマウント型素子と
して得られる。
ラミック基板を用いても本発明の効果は発揮できる。第
３図の本発明による他の実施例を示す断面略図によって
説明する。図において、３１はアルミナ、ムライト等セ
ラミック基板であり、第２図と異なる所は、基板として
絶縁体とを用いたため、膜状電極３２ｂの対向電極とし
て膜状の電極３２ａを形成したことにある。かかる構成
によれば、実施例１と同等の性能を得ることが可能であ
る。なお図において、３３は絶縁膜３４と電極膜３２ｂ
の除去部であり、除去部周縁において電極３２ａと電極
３２ｂは対向する。更に図において、３５はキャップ、
３６は密閉空間、３７ａと３７ｂは、外部接続端子であ
り、３８はキャップ封着用材料で半田が好適である。本
実施例によれば、本発明のギャップ式サージ吸収素子
を、容易に面実装型の所謂サーフェスマウント型素子と
して得られる。
［実施例３］第４Ａ図の本発明による他の実施例を示す
平面図、第４Ｂ図に第４Ａ図ａ−ｂ部の断面略図を示し
た。図において、４１はアルミナ、ムライト等セラミッ
ク基板であり、第３図と異なる所は、基板として用いた
絶縁体に貫通孔４９の導体によって電極４２ａと４２ｂ
を、裏面電極４７ａと４７ｂに夫れ夫れ接続し、面実装
用の電極を取り出した点と、キャップ４５に対向する電
極を実施例２とは反対側の電極、即ち第３図では、下部
の電極３２ａを上部に位置させた点にあり、これまで放
電が伸展しキャップ３５と電極３２ａ間での放電時、両
者の対向面が除去部３３に制限されていたが、本実施例
によれば、キャ ップ４５と対向する電極４２ｂは上面
に構成されているため、より対向面積が大きく取れるメ
リットがある。更に封着部も、封着部を通して外部引き
出し電極を取っていないため、電極と基板の段差が無
く、封着作業が容易となる。なお図において、４３は除
去部、４５はキャップであり更に４６は密閉空間であ
る。以上実施例によって説明したが、本発明は実施例に
限定されるものではない。即ち実施例２に於いて、実施
例３のように貫通孔４９を設けて裏面電極接続する方
法、又逆に実施例３のような電極構成で実施例２のよう
な外部電極３７ａ、３７ｂを設けるなど、本発明の趣旨
を逸脱しない範囲での改変は可能であり、本発明はこれ
らを包含するものである。
平面図、第４Ｂ図に第４Ａ図ａ−ｂ部の断面略図を示し
た。図において、４１はアルミナ、ムライト等セラミッ
ク基板であり、第３図と異なる所は、基板として用いた
絶縁体に貫通孔４９の導体によって電極４２ａと４２ｂ
を、裏面電極４７ａと４７ｂに夫れ夫れ接続し、面実装
用の電極を取り出した点と、キャップ４５に対向する電
極を実施例２とは反対側の電極、即ち第３図では、下部
の電極３２ａを上部に位置させた点にあり、これまで放
電が伸展しキャップ３５と電極３２ａ間での放電時、両
者の対向面が除去部３３に制限されていたが、本実施例
によれば、キャ ップ４５と対向する電極４２ｂは上面
に構成されているため、より対向面積が大きく取れるメ
リットがある。更に封着部も、封着部を通して外部引き
出し電極を取っていないため、電極と基板の段差が無
く、封着作業が容易となる。なお図において、４３は除
去部、４５はキャップであり更に４６は密閉空間であ
る。以上実施例によって説明したが、本発明は実施例に
限定されるものではない。即ち実施例２に於いて、実施
例３のように貫通孔４９を設けて裏面電極接続する方
法、又逆に実施例３のような電極構成で実施例２のよう
な外部電極３７ａ、３７ｂを設けるなど、本発明の趣旨
を逸脱しない範囲での改変は可能であり、本発明はこれ
らを包含するものである。
［発明の効果］本発明のギャップ式サージ吸収素子は、
ギャップ制御方式に絶縁膜の厚さを用いたものであり、
従来の方式に比較して格段の制御精度が得られること
と、 これまで実現できなかった、微細ギャップ例えば
ギャップ幅１μｍの実現も容易となった。しかもこれら
優れた素子が、多数個取の基板を加工することにより、
数十〜数千個の一括処理が可能となり、大幅な生産性の
向上が可能となる。極形成が可能となり、更に多面取り
基板上での相互の素子の位置関係は正確であるため、キ
ャップとか蓋の装着の時部品が簡単な治具によって整列
しやすく、自動化も容易となり、設備投資の低減と生産
性の向上、それに基づくコストダウンが可能となった。
ギャップ制御方式に絶縁膜の厚さを用いたものであり、
従来の方式に比較して格段の制御精度が得られること
と、 これまで実現できなかった、微細ギャップ例えば
ギャップ幅１μｍの実現も容易となった。しかもこれら
優れた素子が、多数個取の基板を加工することにより、
数十〜数千個の一括処理が可能となり、大幅な生産性の
向上が可能となる。極形成が可能となり、更に多面取り
基板上での相互の素子の位置関係は正確であるため、キ
ャップとか蓋の装着の時部品が簡単な治具によって整列
しやすく、自動化も容易となり、設備投資の低減と生産
性の向上、それに基づくコストダウンが可能となった。
【第１図】従来技術によるサージ吸収素子の断面略図、
図中１ａ、１ｂは一対の電極、２はギャップ、５はガラ
ス管である。
図中１ａ、１ｂは一対の電極、２はギャップ、５はガラ
ス管である。
【第２図】第２Ａ図は本発明にかかるサージ吸収素子の
実施例を示す平面図、第２Ａ図はａ−ｂ部の断面略図で
ある。 図中２１は基板、２２は電極、２３は絶縁膜２
４と電極膜２２の除去部、２５は キャップ、更に２６
は密閉空間である。
実施例を示す平面図、第２Ａ図はａ−ｂ部の断面略図で
ある。 図中２１は基板、２２は電極、２３は絶縁膜２
４と電極膜２２の除去部、２５は キャップ、更に２６
は密閉空間である。
【第３図】本発明にかかる他の実施例を示す断面略図で
あり、図中３１は基板、３２ａ、３２ｂは一対電極、３
３は電極３２ｂと絶縁膜３４の除去部、３５はキャップ
３６は密閉空間、更に３７ａ、３７ｂ夫れ夫れ電極３２
ａと３２ｂに接続され外部端子である。
あり、図中３１は基板、３２ａ、３２ｂは一対電極、３
３は電極３２ｂと絶縁膜３４の除去部、３５はキャップ
３６は密閉空間、更に３７ａ、３７ｂ夫れ夫れ電極３２
ａと３２ｂに接続され外部端子である。
【第４図】本発明にかかる他の実施例を示し、第４Ａ図
は平面図、第４Ｂ図はａ−ｂに沿った断面略図であり、
図中４１は基板、４２ａ、４２ｂ一対の電極、４３は電
極４２ｂと絶縁膜４４の除去部、４５はキャップ、４６
は密閉空間、更に４７は電極４２ａと４２ｂとに貫通孔
４９ａと４９ｂによって接続された外部電極である。
は平面図、第４Ｂ図はａ−ｂに沿った断面略図であり、
図中４１は基板、４２ａ、４２ｂ一対の電極、４３は電
極４２ｂと絶縁膜４４の除去部、４５はキャップ、４６
は密閉空間、更に４７は電極４２ａと４２ｂとに貫通孔
４９ａと４９ｂによって接続された外部電極である。
Claims (1)
- 【請求項１】 基板の一平面上に、絶縁膜によって電気
的に絶縁され、ギャップを形成するように配置され、対
向電極と、ギャップ及びギャップ周辺前記対向電極を含
み前記基板の前記一平面を覆う気密キャップ又は蓋とを
有することを特徴とするギャップ式サージ吸収素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6506096A JPH09223564A (ja) | 1996-02-16 | 1996-02-16 | ギャップ式サージ吸収素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6506096A JPH09223564A (ja) | 1996-02-16 | 1996-02-16 | ギャップ式サージ吸収素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09223564A true JPH09223564A (ja) | 1997-08-26 |
Family
ID=13276041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6506096A Pending JPH09223564A (ja) | 1996-02-16 | 1996-02-16 | ギャップ式サージ吸収素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09223564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6606230B2 (en) * | 2000-06-30 | 2003-08-12 | Mitsubishi Materials Corporation | Chip-type surge absorber and method for producing the same |
-
1996
- 1996-02-16 JP JP6506096A patent/JPH09223564A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6606230B2 (en) * | 2000-06-30 | 2003-08-12 | Mitsubishi Materials Corporation | Chip-type surge absorber and method for producing the same |
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