JPH09219407A

JPH09219407A - バイポーラトランジスタおよびその製造方法

Info

Publication number: JPH09219407A
Application number: JP2634196A
Authority: JP
Inventors: Hiroyuki Miwa; 浩之三輪
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-02-14
Filing date: 1996-02-14
Publication date: 1997-08-19

Abstract

(57)【要約】【課題】開口部内にエピタキシャル成長させてベース
層を形成すると、開口部端部におけるエピタキシャル層
の結晶性が悪化し接合リークを起こす。それを避けるた
め、熱処理を行う浅い接合のベース層の形成ができな
い。【解決手段】ｎ型のエピタキシャル層13上に形成した
ベース開口部18の端部近傍におけるｐ型のエピタキシャ
ル層19およびｎ型のエピタキシャル層13の上層ににｐ⁺
型のグラフトベース層28を形成することで、ｐ型のエピ
タキシャル層19の結晶性が悪化している部分にｐｎ接合
部を配置するのを避けた構造のバイポーラトランジスタ
1 である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイポーラトラン
ジスタとその製造方法に関するものである。

【０００２】

【従来の技術】近年、ＬＳＩのさらなる大規模化、高性
能化が要求され、その中でバイポーラトランジスタのさ
らなる高性能化が要求されている。このことは、ベース
幅の縮小化によるベース走行時間の短縮と、ベース抵抗
の削減、ベース・コレクタ間容量に代表される寄生容量
の削減により達成される。

【０００３】ここで従来の高速バイポーラトランジスタ
として、素子分離領域に側方を囲まれた素子形成領域
に、ポリシリコンのような半導体層からの不純物拡散に
よってグラフトベース層を形成するとともに、エミッタ
開口部に形成された側壁絶縁膜（いわゆるサイドウォー
ル絶縁膜）によって上記半導体層と分離されるエミッタ
取り出し電極を有する構造のものが知られている。その
構造の一例を図５によって説明する。

【０００４】図５に示すように、従来のバイポーラトラ
ンジスタ１００は、以下のような構成を成す。すなわ
ち、ｐ型のシリコン基板１１１上にｎ型のエピタキシャ
ル層１１２を形成し、その間の一部分にコレクタの取り
出しのための埋め込み層１１３を形成してなる半導体基
板１１０の表面側にはポリシリコン層からなるベース取
り出し電極１２１が形成されている。このベース取り出
し電極１２１から半導体基板１１０への不純物拡散によ
ってグラフトベース層１２２が形成されている。ここで
ベース取り出し電極１２１のベース層側のパターニング
は、開口部１２３の形成によって行われる。開口部１２
３の側壁にはサイドウォール絶縁膜１２４が形成されて
いる。そのサイドウォール絶縁膜１２４上には半導体基
板１１０に接続するポリシリコン層１２５が形成されて
いる。このポリシリコン層１２５から半導体基板１１０
への拡散により真性ベース層１２６とエミッタ層１２７
とが形成されている。また真性ベース層１２６とグラフ
トベース層１２２との間にはそれぞれに接続する高濃度
の接続用ベース層１２８が形成されている。さらに上記
埋め込み層１１３に接続するコレクタ取り出し拡散層１
１４が形成されている。

【０００５】上記構造のバイポーラトランジスタ１００
では、ポリシリコン層１２５からなるエミッタ取り出し
電極とベース取り出し電極１２１とをサイドウォール絶
縁膜１２４により分離することで、ベース抵抗、ベース
・コレクタ間容量を低減している。

【０００６】また、ベース走行時間の短縮を図るため
に、低エネルギーイオン注入技術によって、ベースの浅
い接合化を図り、ベース幅の縮小化を実現している。さ
らに近年では、ベース幅の縮小とベース抵抗の削減とを
同時に実現する技術として、エピタキシャル技術によっ
てベース層を形成する技術（いわゆるEpi Base技術）が
提案されている。

【０００７】ここで、特開平２−１５９７２６号公報に
開示されているダブルポリシリコン構造のバイポーラト
ランジスタにEpi Base技術を適用した例の概略を、図６
によって簡単に説明する。

【０００８】図６の（１）に示すように、ｐ型のシリコ
ン基板２１１の上層にｎ⁺型の埋め込み層２１２を形成
し、さらに上記ｐ型のシリコン基板２１１上にｎ型のエ
ピタキシャル層２１３を形成する。そして選択的な異方
性エッチングおよび絶縁膜の埋め込み技術によって、上
記ｎ型のエピタキシャル層２１３にいわゆるトレンチ構
造の素子分離領域２１４を形成する。この素子分離領域
２１４によって素子形成領域２１５が分離される。な
お、深い素子分離領域２１４は、図示したように、その
内部をポリシリコン層２１６を埋め込む状態に形成され
ている。またｎ⁺型の埋め込み層２１２に接続するｎ⁺
型のコレクタ取り出し拡散層２４１を形成する。

【０００９】次に化学的気相成長（以下ＣＶＤという、
ＣＶＤはChemical Vapour Depositionの略）法によっ
て、上記ｎ型のエピタキシャル層２１３の全面に酸化シ
リコン膜２１７を形成する。次いでリソグラフィー技術
とエッチング技術とによって、素子形成領域２１５上の
酸化シリコン膜２１７を除去して第１開口部２１８を形
成する。なお、リソグラフィー技術で形成したレジスト
マスク（図示省略）は、エッチングが終了した後に除去
する。以下、同様の工程では、エッチングが終了した後
にレジストマスクを除去するものとする。

【００１０】次いで選択的なエピタキシャル成長法によ
って、上記第１開口部２１８の内部にｐ型の半導体層と
なるエピタキシャル層２１９を形成する。このエピタキ
シャル層２１９は、例えば、ホウ素（Ｂ）のようなｐ型
の不純物を導入したシリコン（Ｓｉ）、ゲルマニウム
（Ｇｅ）、シリコンゲルマニウム（Ｓｉ_1-XＧｅ_X）等
を用いる。なお、絶縁膜として酸化シリコンを用いた場
合には、エピタキシャル成長時に酸化シリコン膜上にエ
ピタキシャル成長することなくｎ型のエピタキシャル層
２１３上のみに選択的に形成することで、ｐ型のエピタ
キシャル層２１９の表面と酸化シリコン膜２１７の表面
とをほぼ平坦な面に形成できる。一方、酸化シリコン膜
２１７上にもｐ型のエピタキシャル層２１９の形成を行
う場合には、ｎ型のエピタキシャル層２１３上には単結
晶層、酸化シリコン膜２７上には多結晶層が形成され
る。本図では単結晶層を形成した場合を示した。

【００１１】その後、図６の（２）に示すように、ＣＶ
Ｄ法によって、全面に酸化シリコン膜からなる絶縁膜２
２０を形成する。そして、リソグラフィー技術とエッチ
ング技術とによって、上記絶縁膜２２０に、ｐ型のエピ
タキシャル層２１９にかかる状態の第２開口部２２１を
形成する。したがって、この第２開口部２２１の底部に
は、上記ｐ型のエピタキシャル層２１９の端部側が幅Ｌ
₁だけ露出される。また第２開口部２２１は、基板面上
方からみて、素子分離領域２１４とその一部が重なる状
態に形成される。したがって、上記第２開口部２２１の
底部では、ｐ型のエピタキシャル層２１９の表面が幅Ｌ
₁だけ露出することになる。

【００１２】次いで、ＣＶＤ法によって、全面にｐ型の
ポリシリコン層２２２を形成する。このポリシリコン層
２２２は、ベース取り出し電極として機能するもので、
上記第２開口部２２１が形成された絶縁膜２２０上を被
覆し、特に上記第２開口部２２１の底部ではｐ型のエピ
タキシャル層２１９の表面に接続する。なお、ポリシリ
コン層２２２へのドーピングはイオン注入によって行う
ことも可能である。

【００１３】その後、リソグラフィー技術によるレジス
トマスクの形成およびそのレジストマスクを用いたドラ
イエッチング技術によって上記ポリシリコン層２２２を
パターニングする。上記パターニングを行った後、全面
に酸化シリコン層２２３を形成する。そして、リソグラ
フィー技術により、レジスト層２２５を形成し、そのレ
ジスト層２２５に開口部２２６を形成する。上記開口部
２２６は、上記ｐ型のエピタキシャル層２１９上の絶縁
膜２２０の内側上方に存在するようなパターンに形成さ
れ、例えば幅Ｌ₂だけ第２開口部２２１の端部から内側
に形成される。

【００１４】次に図６の（３）に示すように、上記レジ
スト層（２２５）をマスクにした反応性イオンエッチン
グによる異方性エッチングによって、上記絶縁膜２２
３、ポリシリコン層２２２および絶縁膜２２０を貫通す
る第３開口部２２４を形成する。この第３開口部２２４
は、上記開口部（２２６）の形状を転写する状態で形成
される。

【００１５】その後、イオン注入法によって、ｐ型のエ
ピタキシャル層２１９の下方のｎ型の埋め込み層２１２
とｎ型のエピタキシャル層２１３との界面近傍にｎ⁺型
の深い不純物領域２４２を形成する。

【００１６】次いでＣＶＤ法によって、全面にサイドウ
ォール絶縁膜を形成するための酸化シリコン膜を被着す
る。続いて、その酸化シリコン膜をエッチバックして、
上記第３開口部２２４の側壁に側壁絶縁膜になるサイド
ウォール絶縁膜２２７を形成する。

【００１７】次いで図６の（４）に示すように、例えば
ＣＶＤ法によって、サイドウォール絶縁膜２２７の側壁
に薄いポリシリコン層２２８を形成する。続いてイオン
注入法によって、上記ポリシリコン層２２８にｎ型の不
純物をイオン注入する。そして上記ポリシリコン層２２
８からの拡散によって、エミッタ層２３０を形成する。
このときの熱処理によって、同時にポリシリコン２２２
層からの拡散によってグラフトベース層２２９が形成さ
れる。なお、ポリシリコン層２２８はエミッタ取り出し
電極として機能する。

【００１８】以下の工程は図示を省略して説明する。ま
ず、コレクタおよびベースの取り出しのためのコンタク
トホールを形成し、ベース電極、エミッタ電極、コレク
タ電極を形成して、バイポーラトランジスタが完成され
る。

【００１９】

【発明が解決しようとする課題】しかしながら、上記説
明した従来の技術では、バイポーラトランジスタの性能
の向上を妨げる課題が存在している。以下、前記従来の
技術の図６によって説明した構成部品の符号を付して説
明する。すなわち、エピタキシャル成長技術を用いてベ
ース層となるｐ型のエピタキシャル層（２１９）を形成
する際に、そのエピタキシャル層（２１９）の結晶性が
問題になる。選択的にエピタキシャル成長させたエピタ
キシャル層（２１９）は第１開口部（２１８）の端部に
おいて結晶性が悪化する。そのため、この部分に形成さ
れたｐｎ接合は漏れ電流が大きくなる。したがって、ｐ
ｎ接合がエピタキシャル層（２１９）の端部にかからな
いようにする必要があるため、それが素子形成時の制約
になる。

【００２０】具体的には、グラフトベース層（２２９）
の形成に際し、グラフトベース層（２２９）とコレクタ
領域になるｎ型のエピタキシャル層（２１３）との接合
部分と、第１開口部（２１８）端部との距離を確保する
必要があり、これを実現するためには、グラフトベース
層（２１９）の拡散深さをｐ型のエピタキシャル層（２
１９）の膜厚よりも増大させる必要があった。ところ
が、グラフトベース層（２２９）はポリシリコン層（２
２２）からの拡散によって形成するため、ｐ型のエピタ
キシャル層（２１９）の膜厚よりも深い拡散層に形成す
るためには、高温の熱処理が必要であった。例えば、ｐ
型のエピタキシャル層（２１９）の膜厚が５０ｎｍ〜１
００ｎｍの範囲であるとして、１００ｎｍ〜２００ｎｍ
程度の拡散深さを有するグラフトベース層（２２９）を
実現するためには、９００℃で１０分〜３０分の熱処理
が必要となる。しかしながら、このような熱処理を施す
ことによって、同時にベース層〔ｐ型のエピタキシャル
層（２１９）〕の不純物が拡散する。そのため、エピタ
キシャル成長技術で形成した浅い接合のベース形成の利
点が損なわれるという課題があった。

【００２１】本発明は、エピタキシャル成長技術によっ
て形成した浅い接合のベース層の形成を妨げることな
く、エピタキシャル層の結晶性を改善して、接合リーク
を防止して、特性に優れた高性能なバイポーラトランジ
スタおよびその製造方法を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされたバイポーラトランジスタおよびそ
の製造方法である。

【００２３】すなわち、バイポーラトランジスタは、コ
レクタになる第１導電型の第１半導体層上にベース開口
部を設けた第１絶縁膜が形成されている。このベース開
口部にはベース層が形成される第２導電型のエピタキシ
ャル層が形成されている。またベース開口部の端部から
所定距離を置いた上記エピタキシャル層上にはオフセッ
ト絶縁膜パターンが形成され、さらにこのオフセット絶
縁膜パターンの側部のエピタキシャル層に接続する状態
に第２導電型の第２半導体層が形成されている。そして
上記ベース開口部の端部近傍におけるエピタキシャル層
と第１半導体層とにはグラフトベース層が形成されてい
る。さらに上記第２半導体層を覆う状態に第２絶縁膜が
形成され、第２絶縁膜と第２半導体層とオフセット絶縁
膜パターンとを貫通してエピタキシャル層表面に達する
エミッタ開口部が形成されている。このエミッタ開口部
の側壁にはサイドウォール絶縁膜が形成され、さらにエ
ピタキシャル層に接続する第１導電型のエミッタ電極が
形成されている。このエミッタ電極が接続されるエピタ
キシャル層の上層には第１導電型のエミッタ層が形成さ
れているものである。

【００２４】上記構成のバイポーラトランジスタでは、
グラフトベース層がベース開口部の端部近傍におけるエ
ピタキシャル層と第１半導体層とに形成されていること
から、エピタキシャル層の結晶性が悪化するベース開口
部の端部近傍はグラフトベース層になる。したがって、
エピタキシャル層の結晶性が悪化する部分にｐｎ接合部
を配置することが避けられる。その結果、エピタキシャ
ル層の結晶性がよい領域にｐｎ接合は配置されることに
なる。

【００２５】第１の製造方法は、第１工程で、コレクタ
になる第１導電型の第１半導体層上に第１絶縁膜を形成
し、次いで第１半導体層上の第１絶縁膜にベース開口部
を形成した後、このベース開口部に第２導電型のエピタ
キシャル層を形成する。次いで第２工程で、ベース開口
部の端部から所定距離を置いたエピタキシャル層上にオ
フセット絶縁膜パターンを形成した後、少なくともオフ
セット絶縁膜パターンの側部のエピタキシャル層に接続
する状態に第２導電型の第２半導体層を形成する。続い
て第３工程で、オフセット絶縁膜パターンをマスクに用
いたイオン注入法によって、第２半導体層とエピタキシ
ャル層、もしくは第２半導体層とエピタキシャル層とそ
のエピタキシャル層下部の第１半導体層とに第２導電型
の不純物を導入する。その後第４工程で、第２半導体層
を覆う状態に第２絶縁膜を形成した後、該第２絶縁膜と
第２半導体層とオフセット絶縁膜パターンとを貫通して
エピタキシャル層表面に達するエミッタ開口部を形成
し、次いでエミッタ開口部の側壁にサイドウォール絶縁
膜を形成する。そして第５工程で、エミッタ開口部に第
１導電型の不純物を含む導電層を形成した後、拡散処理
によってこの導電層からエピタキシャル層の上層に第１
導電型の不純物を拡散してエミッタ層を形成するととも
に、エピタキシャル層に導入した第２導電型に不純物を
さらにその下部の第１半導体層に拡散してグラフトベー
ス層を形成する、もしくはエピタキシャル層とこのエピ
タキシャル層下部の第１半導体層に導入した第２導電型
の不純物を活性化させてグラフトベース層を形成すると
いう製造方法である。

【００２６】上記第１の製造方法では、オフセット絶縁
膜パターンをマスクに用いたイオン注入法によって、第
２半導体層とエピタキシャル層とに第２導電型の不純物
を導入し、さらにエピタキシャル層にイオン注入した第
２導電型に不純物をさらにその下部の第１半導体層に拡
散する等によりグラフトベース層を形成することから、
グラフトベース層はベース開口部の端部近傍におけるエ
ピタキシャル層と第１半導体層とに形成されることにな
る。そのため、エピタキシャル層の結晶性が悪化するベ
ース開口部の端部近傍はグラフトベース層になる。した
がって、結晶性のよい状態のエピタキシャル層の部分に
エミッタ層とのｐｎ接合が形成されることになる。

【００２７】第２の製造方法は、第１工程で、コレクタ
になる第１導電型の第１半導体層上に第２導電型の不純
物を含む第１絶縁膜を形成し、次いで第１半導体層上の
第１絶縁膜にベース開口部を形成した後、そのベース開
口部に第２導電型のエピタキシャル層を形成し、かつ第
１絶縁膜からの固相拡散によってベース開口部の端部近
傍におけるエピタキシャル層と第１半導体層とに第２導
電型の不純物を拡散してグラフトベース層を形成する。
次いで第２工程で、ベース開口部の端部から所定距離を
置いたエピタキシャル層上にオフセット絶縁膜パターン
を形成した後、少なくともオフセット絶縁膜パターンの
側部のエピタキシャル層に接続する状態に第２導電型の
第２半導体層を形成する。続いて第３工程で、第２半導
体層を覆う状態に第２絶縁膜を形成した後、第２絶縁膜
と第２半導体層とオフセット絶縁膜パターンとを貫通し
てエピタキシャル層表面に達するエミッタ開口部を形成
し、次いでエミッタ開口部の側壁にサイドウォール絶縁
膜を形成する。そして第４工程で、エミッタ開口部に第
１導電型の不純物を含む導電層を形成した後、拡散処理
によって導電層からエピタキシャル層の上層に第１導電
型の不純物を拡散してエミッタ層を形成するという製造
方法である。または、第１工程でのグラフトベース層
を、コレクタになる第１導電型の第１半導体層上に第２
導電型の不純物を含む第１絶縁膜を形成し、次いで第１
半導体層上の第１絶縁膜にベース開口部を形成した後、
このベース開口部に第２導電型のエピタキシャル層を形
成する。そして、ベース開口部の端部近傍上に開口部を
有するマスクを形成し、このマスクを用いて、ベース開
口部の端部近傍におけるエピタキシャル層と第１半導体
層とに第２導電型の不純物をイオン注入することにより
グラフトベース層を形成してもよい。

【００２８】上記第２の製造方法では、第２導電型の不
純物を含む第１絶縁膜からの固相拡散によってベース開
口部の端部近傍におけるエピタキシャル層と第１半導体
層とに第２導電型の不純物を拡散してグラフトベース層
を形成する、またはベース開口部の端部近傍上に開口部
を有するマスクを形成し、このマスクを用いて、ベース
開口部の端部近傍におけるエピタキシャル層と第１半導
体層とに第２導電型の不純物をイオン注入してグラフト
ベース層を形成することから、グラフトベース層はベー
ス開口部の端部近傍におけるエピタキシャル層と第１半
導体層とに形成されることになる。そのため、エピタキ
シャル層の結晶性が悪化するベース開口部の近傍はグラ
フトベース層になる。したがって、結晶性のよい状態の
エピタキシャル層の部分にエミッタ層とのｐｎ接合が形
成されることになる。

【００２９】

【発明の実施の形態】本発明の実施形態の一例を、図１
の概略構成断面図によって説明する。また、以下の説明
では、第１導電型をｎ型、第２導電型をｐ型として説明
する。

【００３０】図１に示すように、第２導電型（以下、ｐ
型とする）のシリコン基板１１の上層には第１導電型
（以下、ｎ⁺型とする、⁺は高濃度であることを示す）
の埋め込み層１２が形成されている。さらに上記ｐ型の
シリコン基板１１上には第１導電型の第１半導体層とし
てｎ型のエピタキシャル層１３が形成されている。この
ｎ型のエピタキシャル層１３は、コレクタ層として機能
する。そしてｎ型のエピタキシャル層１３の下層側には
上記ｎ⁺型の埋め込み層１２が若干拡散されている。こ
のようにして、ｐ型のシリコン基板１１とｎ型のエピタ
キシャル層１３からなる半導体基板１０が形成されてい
る。

【００３１】また、上記ｎ型のエピタキシャル層１３に
は、例えばトレンチ構造の素子分離領域１４が形成され
ている。この素子分離領域１４によって素子形成領域１
５が分離される。なお、深い素子分離領域１４には、図
示したように、その内部をポリシリコン層１６を埋め込
む状態に形成されている。さらに上記ｎ⁺型の埋め込み
層１２に接続するｎ⁺型のコレクタ取り出し拡散層４１
が形成されている。

【００３２】上記ｎ型のエピタキシャル層１３上には、
第１絶縁膜１７が例えば酸化シリコン膜で形成されてい
る。この第１絶縁膜１７は、例えば熱酸化により形成し
た酸化シリコン膜とＣＶＤ法により形成した酸化シリコ
ン膜とを積層した膜、熱酸化による酸化シリコン膜とＣ
ＶＤ法により形成したポリシリコン膜とを積層した膜等
で形成することも可能である。

【００３３】上記素子形成領域１５上の第１絶縁膜１７
には、ベース開口部１８が形成されている。

【００３４】上記ベース開口部１８には、第２導電型
（ｐ型）のエピタキシャル層１９が形成されている。こ
のｐ型のエピタキシャル層１９は、例えば、ホウ素
（Ｂ）のようなｐ型の不純物を導入したシリコン（Ｓ
ｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム
（Ｓｉ_1-XＧｅ_X）等で形成されている。このように、
ｐ型のエピタキシャル層１９を形成することによって、
低抵抗な薄いベース層が形成されるのでバイポーラトラ
ンジスタの高性能化が実現できる。さらに、ゲルマニウ
ム、シリコンゲルマニウム等を採用した場合には、ナロ
ーバンドギャップベースが実現できるため、エミッタ注
入効率の向上、ベース抵抗の低減が図れる。

【００３５】さらに上記ｐ型のエピタキシャル層１９を
覆う状態に、全面には酸化シリコン膜からなる絶縁膜２
０が形成されている。上記絶縁膜２０には接続用開口部
２１が形成されている。この接続用開口部２１は、素子
分離領域１４とその一部が重なる状態に形成され、ベー
ス開口部１８の端部から素子形成領域１５側に幅Ｌ₁だ
け拡がる状態に形成される。したがって、素子形成領域
１５上に絶縁膜２０からなるオフセット絶縁膜パターン
２０ａが形成され、上記接続用開口部２１の底部ではｐ
型のエピタキシャル層１９の表面が幅Ｌ₁で出現するこ
とになる。

【００３６】また、上記絶縁膜２０を覆う状態に第２導
電型の第２半導体層としてｐ型のポリシリコン層２２が
形成されている。このｐ型のポリシリコン層２２は、上
記接続用開口部２１の内部で上記ｐ型のエピタキシャル
層１９に接続している。

【００３７】さらに上記ｐ型のポリシリコン層２２を覆
う状態に第２絶縁膜２３が、例えば酸化シリコン膜で形
成されている。そして、上記第２絶縁膜２３、ｐ型のポ
リシリコン層２２およびオフセット絶縁膜パターン２０
ａを貫通してｐ型のエピタキシャル層１９の表面に達す
る状態にエミッタ開口部２４が形成されている。このエ
ミッタ開口部２４は、上記素子形成領域１５上のオフセ
ット絶縁膜パターン２０ａの内側上方に存在するような
パターンで形成され、例えば幅Ｌ₂だけオフセット絶縁
膜パターン２０ａの端部から内側に形成されている。し
たがって、オフセット絶縁膜パターン２０ａの一部分が
幅Ｌ₂を有して残存している。

【００３８】またｐ型のベース層２６になるｐ型のエピ
タキシャル層１９の下方におけるｎ ⁺型の埋め込み層１
２とｎ型のエピタキシャル層１３との界面近傍にｎ⁺型
の深い不純物領域４２が形成されている。上記エミッタ
開口部２４の側壁にはサイドウォール絶縁膜２５が形成
され、さらにエミッタ開口部２４の内部にはエミッタ取
り出し電極になるｎ⁺型のポリシリコン層２７が形成さ
れている。またｐ型のポリシリコン層２２からの不純物
拡散によって、このポリシリコン層２２とｐ型のエピタ
キシャル層１９とが接続される領域下方に向けて、かつ
ｐ型のエピタキシャル層１９からｎ型のエピタキシャル
層１３の上層までの領域に、ｐ⁺型のグラフトベース層
２８が形成されている。また、上記ｎ⁺型のポリシリコ
ン層２７に接続しかつｐ型のエピタキシャル層の上層に
は、上記ｐ⁺型のグラフトベース層２８と離間された状
態にｎ⁺型のエミッタ層２９が形成されている。

【００３９】上記構成のバイポーラトランジスタ１で
は、ポリシリコン層２２とｐ型のエピタキシャル層１９
とが接続される領域下方に向けて、かつｐ型のエピタキ
シャル層１９からｎ型のエピタキシャル層１３の上層ま
での領域に、ｐ⁺型のグラフトベース層２８が形成され
ていることから、ｐ⁺型のグラフトベース層２８とコレ
クタ領域になるｎ型のエピタキシャル層１３との接合部
分をベース開口部１８の端部から離間した状態になる。
そして、ベース開口部１８の端部におけるｐ型のエピタ
キシャル層１９の結晶性が悪化する領域、すなわち、ベ
ース開口部１８の端部近傍におけるｐ型のエピタキシャ
ル１９の部分には、ｐｎ接合部が配置されなくなる。し
たがって、この領域にｐｎ接合は存在しないので、結晶
性の悪化による接合リークが無くなる。

【００４０】また、オフセット絶縁膜パターン２０ａが
幅Ｌ₂を有してｐ型のエピタキシャル層１９上に設けら
れているため、ｎ⁺型のエミッタ層２９とｐ⁺型のグラ
フトベース層２８との距離が十分に保たれる。そのた
め、ベース取り出し電極となるポリシリコン層２２とｎ
⁺型のエミッタ層２９との間の耐圧が十分に確保される
ことになる。

【００４１】次に本発明の第１の製造方法に係わる実施
形態の一例を、図２の製造工程図によって説明する。図
では、一例として、縦型ｎｐｎバイポーラトランジスタ
の製造方法を説明する。

【００４２】図２の（１）に示すように、第１の工程で
は、例えば固相拡散によって、第２導電型（以下、ｐ型
とする）のシリコン基板１１の上層に第１導電型（以
下、ｎ ⁺型とする、⁺は高濃度であることを示す）の埋
め込み層１２を形成する。さらにエピタキシャル成長法
によって、上記ｐ型のシリコン基板１１上にｎ型のエピ
タキシャル層１３を形成する。このとき、ｎ型のエピタ
キシャル層１３の下層側に上記ｎ⁺型の埋め込み層１２
が若干拡散される。こおようにして、ｐ型のシリコン基
板１１とｎ型のエピタキシャル層１３からなる半導体基
板１０が形成される。

【００４３】そして選択的な異方性エッチングおよび絶
縁膜の埋め込み技術によって、上記ｎ型のエピタキシャ
ル層１３に例えばいわゆるトレンチ構造の素子分離領域
１４を形成する。この素子分離領域１４によって素子形
成領域１５が分離される。なお、深い素子分離領域１４
には、図示したように、その内部をポリシリコン層１６
を埋め込む状態に形成してもよい。さらに選択的なイオ
ン注入法によって、上記ｎ⁺型の埋め込み層１２に接続
するｎ⁺型のコレクタ取り出し拡散層４１を形成する。

【００４４】次に化学的気相成長（以下ＣＶＤという、
ＣＶＤはChemical Vapour Depositionの略）法によっ
て、上記エピタキシャル層１３の全面に第１絶縁膜１７
を、例えば酸化シリコン膜で形成する。この第１絶縁膜
１７のかわりに、例えば熱酸化による酸化シリコン膜と
ＣＶＤ法により形成した酸化シリコン膜とを積層したも
の、熱酸化による酸化シリコン膜とＣＶＤ法により形成
したポリシリコン膜とを積層したもの等を形成すること
も可能である。

【００４５】次いで、リソグラフィー技術によって素子
形成領域１５上に開口部を有するレジストパターン（図
示省略）を形成した後、そのレジストパターンをマスク
に用いたエッチングによって、素子形成領域１５上の第
１絶縁膜１７にベース開口部１８を形成する。その後、
上記レジストマスクを除去する。以下、エッチングマス
クとして形成したレジストマスクは、エッチング工程を
終了した後に除去するものとする。

【００４６】次いで、選択的なエピタキシャル成長法に
よって、上記ベース開口部１８の内部にｐ型のエピタキ
シャル層１９を形成する。このｐ型のエピタキシャル層
１９は、例えば、ホウ素（Ｂ）のようなｐ型の不純物を
導入したシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シ
リコンゲルマニウム（Ｓｉ_1-XＧｅ_X）等で形成されて
いる。このように、エピタキシャル成長技術を用いるこ
とによって、薄いベース層が低抵抗かつ制御性良く形成
され、高性能化が実現できる。さらに、ゲルマニウム、
シリコンゲルマニウム等を採用した場合には、ナローバ
ンドギャップベースが実現できるため、エミッタ注入効
率の向上、ベース抵抗の低減が図れる。

【００４７】なお、第１絶縁膜１７を酸化シリコン膜で
形成した場合には、酸化シリコン膜上にはエピタキシャ
ル成長されずにｎ型のエピタキシャル層１３上のみに選
択的に成長する。そのため、第１絶縁膜１７の表面とｐ
型のエピタキシャル層１９の表面とがほぼ同等の高さの
表面になる。すなわち、平坦化が実現できる。

【００４８】その後、図２の（２）に示すように、第２
の工程を行う。この工程では、ＣＶＤ法によって、全面
に酸化シリコン膜からなる絶縁膜２０を形成する。この
絶縁膜２０は、上記酸化シリコン膜に限定されることは
なく、熱酸化法による薄い酸化シリコン膜とＣＶＤ法に
よる酸化シリコン膜を積層したものでもよい。

【００４９】そして、リソグラフィー技術によりエッチ
ングマスクになるレジストパターン（図示省略）を形成
した後、そのレジストパターンをマスク用いたエッチン
グによって、上記絶縁膜２０に、ｐ型のエピタキシャル
層１９にかかる状態の接続用開口部２１を形成する。こ
のとき、ｐ型のエピタキシャル層１９上に絶縁膜２０か
らなるオフセット絶縁膜パターン２０ａが形成される。
上記接続用開口部２１は、上記ベース開口部１８の端部
からｐ型のエピタキシャル層１９側に幅Ｌ₁だけ拡がる
状態に形成される。この幅Ｌ₁はリソグラフィーのマス
ク合わせ精度に依存して決定され、例えばおよそ０．２
μｍ程度の幅になる。したがって、オフセット絶縁膜パ
ターン２０ａの側部、すなわち上記接続用開口部２１の
底部には、ｐ型のエピタキシャル層１９の表面が幅Ｌ₁
で露出することになる。

【００５０】その後、上記レジストパターンを除去す
る。以下、エッチングマスクまたはイオン注入マスクと
して形成したレジストパターンはそれぞれの工程が終了
した後、除去するものとする。

【００５１】次いで、例えばＣＶＤ法によって、全面に
ポリシリコン層２２を形成する。このポリシリコン層２
２は、ベース取り出し電極として機能するもので、上記
接続用開口部２１が形成された絶縁膜２０上を被覆し、
上記接続用開口部２１の底部ではｐ型のエピタキシャル
層１９の表面に接続する。したがって、接続用開口部２
１とベース開口部１８との距離Ｌ₁でポリシリコン層２
２とベース領域となるｐ型のエピタキシャル層１９との
接続面積が規定される。

【００５２】次いで第３の工程を行う。この工程では、
イオン注入法によって、ポリシリコン層２２にｐ型の不
純物をイオン注入する。その際、イオン注入条件を最適
化することにより、同時に距離Ｌ₁で規定された領域の
ｐ型のエピタキシャル層１９にもｐ型の不純物を深くイ
オン注入する。上記イオン注入では、絶縁膜２０がマス
クとなるため、絶縁膜２０に覆われている領域のｐ型の
エピタキシャル層１９には不純物は導入されない。その
ため、エピタキシャル成長技術で形成されたｐ型のエピ
タキシャル層１９の不純物分布は維持される。その後、
リソグラフィー技術によるエッチングマスクになるレジ
ストパターンの形成およびそのレジストパターンをマス
クに用いたドライエッチング技術によって上記ｐ型のポ
リシリコン層２２をパターニングする。

【００５３】次いで第４の工程を行う。この工程では、
ＣＶＤ法によって、全面に酸化シリコン膜からなる第２
絶縁膜２３を形成する。そして、リソグラフィー技術に
より、レジスト膜６１を形成し、そのレジスト膜６１に
開口部６２を形成する。上記開口部６２は、上記ｐ型の
エピタキシャル層１９上のオフセット絶縁膜パターン２
０ａの内側上方に存在するようなパターンに形成され、
例えば幅Ｌ₂だけオフセット絶縁膜パターン２０ａの端
部から内側に形成される。

【００５４】次に図２の（３）に示すように、上記レジ
スト膜（６１）をマスクにした反応性イオンエッチング
による異方性エッチングによって、上記第２絶縁膜２
３、ポリシリコン層２２およびオフセット絶縁膜パター
ン２０ａを貫通してｐ型のエピタキシャル層１９の表面
に達する状態にエミッタ開口部２４を形成する。このエ
ミッタ開口部２４は、上記開口部（６２）の形状を転写
する状態で形成される。したがって、上記エミッタ開口
部２４は、上記素子形成領域１５上のオフセット絶縁膜
パターン２０ａの内側上方に存在するようなパターンで
形成され、例えば幅Ｌ₂だけオフセット絶縁膜パターン
２０ａの端部から内側に形成されている。したがって、
オフセット絶縁膜パターン２０ａの一部分が幅Ｌ₂を有
して残存している。またこのエッチングでは、微細加工
が可能であり、さらにオフセット絶縁膜パターン２０ａ
とその下地のｐ型のエピタキシャル層１９とはエッチン
グ選択性を有するため、ベース層となるｐ型のエピタキ
シャル層１９が余分にエッチングされることはない。そ
のため、ｐ型のエピタキシャル層１９からなる浅いベー
ス層を安定して形成することが可能になる。

【００５５】その後、イオン注入法によって、ベース層
となるｐ型のエピタキシャル層１９の下方のｎ型の埋め
込み層１２とｎ型のエピタキシャル層１３との界面近傍
にｎ ⁺型の深い不純物領域４２を形成する。

【００５６】次いで第５工程を行う。この工程では、Ｃ
ＶＤ法によって、全面にサイドウォール絶縁膜を形成す
るための酸化シリコン膜を被着する。続いて、その酸化
シリコン膜をエッチバックして、上記エミッタ開口部２
４の側壁に側壁絶縁膜になるサイドウォール絶縁膜２５
を形成する。

【００５７】次いで図２の（４）に示すように、例えば
ＣＶＤ法によって、少なくとも上記エミッタ開口部２４
の内部にポリシリコン層２７を形成する。続いてイオン
注入法によって、上記ポリシリコン層２７にｎ型の不純
物をイオン注入する。そして熱処理を施すことによっ
て、上記ｎ型のポリシリコン層２７からの拡散によっ
て、ｎ⁺型のエミッタ層２９を形成する。同時にｐ⁺型
のグラフトベース層２８の不純物がｎ型のエピタキシャ
ル層１３の上層にさらに深く拡散する。上記熱処理は、
一例として、急速加熱処理〔ＲＴＡ（Rapid Thermal An
nealing ）〕によって行い、その条件は、例えば加熱温
度を９００℃〜１１００℃の範囲に設定し、加熱時間を
数秒〜数十秒間に設定した。上記熱処理を実現する方法
としては、例えばランプアニーリング、エキシマレーザ
アニーリング等の光照射によるアニーリングがある。

【００５８】以下の工程は図示を省略して説明する。ま
ず、コレクタおよびベースの取り出しのためのコンタク
トホールを形成し、ベース電極、エミッタ電極、コレク
タ電極を形成して、バイポーラトランジスタが完成され
る。

【００５９】なお、上記ポリシリコン層２７の形成にお
いて、ポリシリコン層２７をＣＶＤによるドーピングポ
リシリコンで形成することにより、拡散温度の低温化が
可能になる。その際、ｐ⁺型のグラフトベース層２８
は、先にイオン注入によって形成されるため、低温拡散
条件であっても深いｐ⁺型のグラフトベース層２８が実
現される。

【００６０】上記第１の製造方法では、ポリシリコン層
２２へのイオン注入およびポリシリコン層２２からの拡
散によって、ｐ⁺型のグラフトベース層２８をｎ型のエ
ピタキシャル１３の上層まで深く形成することから、ｐ
⁺型のグラフトベース層２８とコレクタ領域になるｎ型
のエピタキシャル層１３との接合部分をベース開口部１
８の端部から離間させることが可能になり、ベース開口
部１８の端部におけるｐ型のエピタキシャル層１９の結
晶性が悪化する領域には、ｐｎ接合部が配置されない。
そのため、結晶性の悪化による接合リークが無くなる。
また、ｐ型のエピタキシャル層１９を形成した後は、過
度の熱処理は行われないので、ｐ型のエピタキシャル層
１９中の不純物がｎ型のエピタキシャル層１３中に拡散
して、ｐ型領域が拡がることはない。そのため、ｐ型の
エピタキシャル層１９で浅い接合のｐ型のベース層２６
の形成が可能になる。その結果、高性能なバイポーラト
ランジスタを実現することが可能になる。

【００６１】次に、本発明の第２の製造方法に係わる実
施形態の一例を、図３の製造工程図によって説明する。
なお、図では、前記図２によって説明した構成部品と同
様のものには同一の符号を付す。

【００６２】前記図２の（１）によって説明したのと同
様にして、図３の（１）に示すように、第１工程で、ｐ
型のシリコン基板１１の上層にｎ⁺型の埋め込み層１２
を形成する。さらに上記ｐ型のシリコン基板１１上にｎ
型のエピタキシャル層１３を形成する。そして上記ｎ型
のエピタキシャル層１３に、選択的な異方性エッチング
および絶縁膜の埋め込みによって素子分離領域１４を形
成する。そしてこの素子分離領域１４に側周を囲まれて
素子形成領域１５が存在する。なお、深い素子分離領域
１４には、図示したように、その内部をポリシリコン層
１６を埋め込む状態に形成してもよい。

【００６３】次に化学的気相成長（以下ＣＶＤという、
ＣＶＤはChemical Vapour Depositionの略）法によっ
て、上記エピタキシャル層１３の全面に、絶縁膜の機能
とｐ型不純物の拡散源の機能を有する第１絶縁膜１７を
形成する。この第１絶縁膜１７は、例えばホウ素（Ｂ）
をドーピングした酸化シリコン膜で形成される。または
ホウ素をドーピングした酸化シリコン膜と不純物をドー
ピングしていない酸化シリコン膜とを積層したものを用
いることも可能である。特にベース層となるエピタキシ
ャル層を形成する際に、ホウ素をドーピングした酸化シ
リコン膜からホウ素の外方拡散を防止する点で、不純物
をドーピングしていない酸化シリコン膜または窒化シリ
コン（Ｓｉ₃Ｎ₄）膜で覆った構造とすることが望まし
い。

【００６４】次いで前記図２の（１）によって説明した
のと同様にして、素子形成領域１５上に第１絶縁膜１７
を除去してベース開口部１８を形成する。次いで選択的
なエピタキシャル成長法によって、上記ベース開口部１
８の内部にｐ型のエピタキシャル層１９を形成する。こ
のｐ型のエピタキシャル層１９は、例えば、ホウ素
（Ｂ）のようなｐ型の不純物を導入したシリコン（Ｓ
ｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム
（Ｓｉ_1-XＧｅ_X）等により形成する。このように、エ
ピタキシャル技術を用いることによって、薄いベース層
が低抵抗かつ制御性良く形成され、高性能化が実現でき
る。さらに、ゲルマニウム、シリコンゲルマニウム等を
採用した場合には、ナローバンドギャップベースが実現
できるため、エミッタ注入効率の向上、ベース抵抗の低
減が図れる。

【００６５】そしてエピタキシャル成長時に、上記ホウ
素をドーピングした第１絶縁膜（１７）からの不純物拡
散によって、ベース開口部１８の端部近傍におけるｐ型
のエピタキシャル層１９およびｎ型のエピタキシャル層
１３の上層にｐ⁺型のグラフトベース層２８を形成す
る。あるいは、必要に応じて、ｐ型のエピタキシャル層
１９を形成する前に予め熱処理を施すことによって、ベ
ース開口部１８の端部近傍におけるｎ型のエピタキシャ
ル層１３の上層にｐ⁺型のグラフトベース層２８を形成
してもよい。

【００６６】なお、第１絶縁膜１７として酸化膜を形成
した場合には、エピタキシャル成長時にエピタキシャル
層が成長することなくｎ型のエピタキシャル層１３上の
みに選択的に形成される。そのため、平坦化が実現でき
る。

【００６７】その後、前記図２の（２）および（３）に
よって説明したのと同様の工程を行う。したがって、前
記図２で説明したのと同様のプロセスを行えばよい。す
なわち図３の（２）に示すように、第２の工程を行う。
この工程では、ＣＶＤ法によって、全面に絶縁膜２０を
形成する。そして、リソグラフィー技術とエッチング技
術とによって、上記絶縁膜２０に、ｐ型のエピタキシャ
ル層１９にかかる状態の接続用開口部２１を形成する。
このとき、ｐ型のエピタキシャル層１９上に絶縁膜２０
からなるオフセット絶縁膜パターン２０ａが形成され
る。上記接続用開口部２１は、上記ベース開口部１８の
端部からｐ型のエピタキシャル層１９側に幅Ｌ₁だけ拡
がる状態に形成される。

【００６８】次いで、例えばＣＶＤ法によって、全面に
ポリシリコン層２２を形成する。このポリシリコン層２
２は、ベース取り出し電極として機能するもので、上記
接続用開口部２１が形成された絶縁膜２０上を被覆し、
上記接続用開口部２１の底部ではｐ型のエピタキシャル
層１９の表面に接続する。

【００６９】次いで第３の工程を行う。この工程では、
イオン注入法によって、ポリシリコン層２２にｐ型の不
純物をイオン注入する。その際、イオン注入条件を最適
化することにより、同時に距離Ｌ₁で規定された領域の
ｐ型のエピタキシャル層１９にもｐ型の不純物を深くイ
オン注入してもよい。上記イオン注入では、オフセット
絶縁膜パターン２０ａがマスクとなるため、絶縁膜２０
に覆われている領域のｐ型のエピタキシャル層１９には
不純物は導入されない。そのため、エピタキシャル成長
技術で形成されたｐ型のエピタキシャル層１９の不純物
分布は維持される。その後、リソグラフィー技術とドラ
イエッチング技術とによって上記ｐ型のポリシリコン層
２２をパターニングする。

【００７０】次いで第３の工程を行う。この工程では、
ＣＶＤ法によって、全面に酸化シリコン膜からなる第２
絶縁膜２３を形成する。そして、リソグラフィー技術に
より、レジスト膜２５を形成し、そのレジスト膜６１に
開口部６２を形成する。上記開口部２６は、上記ｐ型の
エピタキシャル層１９上のオフセット絶縁膜パターン２
０ａの内側上方に存在するようなパターンに形成され、
例えば幅Ｌ₂だけオフセット絶縁膜パターン２０ａの端
部から内側に形成される。

【００７１】次に図３の（３）に示すように、上記レジ
スト膜（６１）をマスクにした反応性イオンエッチング
による異方性エッチングによって、上記第２絶縁膜２
３、ポリシリコン層２２およびオフセット絶縁膜パター
ン２０ａを貫通するエミッタ開口部２４を形成する。こ
のエミッタ開口部２４は、上記開口部（６２）の形状を
転写する状態で形成される。またこのエッチングでは、
オフセット絶縁膜パターン２０ａとその下地のｐ型のエ
ピタキシャル層１９とはエッチング選択性を有するた
め、ベース層となるｐ型のエピタキシャル層１９が余分
にエッチングされることはない。そのため、ｐ型のエピ
タキシャル層１９からなる浅いベース層を安定して形成
することが可能になる。

【００７２】その後、イオン注入法によって、ベース層
となるｐ型のエピタキシャル層１９の下方のｎ型の埋め
込み層１２とｎ型のエピタキシャル層１３との界面近傍
にｎ ⁺型の深い不純物領域４２を形成する。

【００７３】次いで第４工程を行う。この工程では、Ｃ
ＶＤ法によって、全面にサイドウォール絶縁膜を形成す
るための酸化シリコン膜を被着する。続いて、その酸化
シリコン膜をエッチバックして、上記エミッタ開口部２
４の側壁に側壁絶縁膜になるサイドウォール絶縁膜２５
を形成する。

【００７４】次いで図３の（４）に示すように、例えば
ＣＶＤ法によって、少なくとも上記エミッタ開口部２４
の内部にポリシリコン層２７を形成する。続いてイオン
注入法によって、上記ポリシリコン層２７にｎ型の不純
物をイオン注入する。そして熱処理を施すことによっ
て、上記ｎ型のポリシリコン層２７からの拡散によっ
て、ｎ⁺型のエミッタ層２９を形成する。上記熱処理
は、一例として、急速加熱処理〔ＲＴＡ（Rapid Therma
l Annealing ）〕によって行い、その条件は、例えば加
熱温度を９００℃〜１１００℃の範囲に設定し、加熱時
間を数秒〜数十秒間に設定した。上記熱処理を実現する
方法としては、例えばランプアニーリング、エキシマレ
ーザアニーリング等の光照射によるアニーリングがあ
る。

【００７５】以下の工程は図示を省略して説明する。ま
ず、コレクタおよびベースの取り出しのためのコンタク
トホールを形成し、ベース電極、エミッタ電極、コレク
タ電極を形成して、バイポーラトランジスタが完成され
る。

【００７６】上記第２の製造方法では、第１絶縁膜１７
からの固相拡散によって、ベース開口部１８の端部近傍
におけるｐ型のエピタキシャル層１９およびｎ型のエピ
タキシャル１３の上層まで深くにｐ⁺型のグラフトベー
ス層２８を形成することから、第１の製造方法と同様
に、ｐ⁺型のグラフトベース層２８とコレクタ領域にな
るｎ型のエピタキシャル層１３との接合部分をベース開
口部１８の端部から離間させることが可能になり、ベー
ス開口部１８の端部におけるｐ型のエピタキシャル層１
９の結晶性が悪化する領域には、ｐｎ接合部が配置され
ない。そのため、結晶性の悪化による接合リークが無く
なる。また、ｐ型のエピタキシャル層１９を形成した後
は、過度の熱処理は行われないので、ｐ型のエピタキシ
ャル層１９中の不純物がｎ型のエピタキシャル層１３中
に拡散して、ｐ型領域が拡がることはない。そのため、
ｐ型のエピタキシャル層１９で浅い接合のｐ型のベース
層２６の形成が可能になる。その結果、高性能なバイポ
ーラトランジスタを実現することが可能になる。

【００７７】なお、上記各実施形態において、上記ポリ
シリコン層２７の形成において、ポリシリコン層２７を
ＣＶＤによるドーピングポリシリコンで形成することに
より、拡散温度の低温化が可能になる。その際、ｐ⁺型
のグラフトベース層２８は、先にイオン注入によって形
成されるため、低温拡散条件であっても深いｐ⁺型のグ
ラフトベース層２８が実現される。したがって、ｐ⁺型
のグラフトベース層２８とコレクタ領域となるｎ型のエ
ピタキシャル層１３との接合部分をベース開口部１８端
部から離間させることが可能になり、ベース開口部１８
端部におけるエピタキシャル層１９の結晶性の悪化にと
もなう接合リークを防止するとともに、浅い接合のｐ型
のベース層２６（ｐ型のエピタキシャル層１９）の形成
が可能になる。その結果、高性能なバイポーラトランジ
スタ１を実現することが可能になる。

【００７８】次に、前記第２の製造方法に係わる変形例
の一例を、図４によって説明する。なお、図では、前記
図３によって説明した構成部品と同様のものには同一の
符号を付す。

【００７９】図４に示すように、前記ベース開口部１８
にｐ型のエピタキシャル層１９を形成した後、既知のリ
ソグラフィー技術によって、上記ベース開口部１８の端
部近傍上に開口部５１を有するマスク５２を形成する。
そしてこのマスク５２を用いてｐ型の不純物をイオン注
入することにより、ｐ型のエピタキシャル層１９および
その下方にｎ型のエピタキシャル層１３に上層に、ｐ⁺
型のグラフトベース層２８を形成する。このように、イ
オン注入法によっても第２の製造方法と同様のｐ⁺型の
グラフトベース層２８を形成することができる。

【００８０】

【発明の効果】以上、説明したように、請求項１の発明
によれば、グラフトベース層をベース開口部の端部近傍
におけるエピタキシャル層と第１半導体層とに形成した
ので、エピタキシャル層の結晶性が悪化するベース開口
部の端部近傍はグラフトベース層になる。したがって、
エピタキシャル層の結晶性が悪化する領域には、ｐｎ接
合部が配置されなくなるので、結晶性の悪化による接合
リークを無くすことができる。よって、高性能なバイポ
ーラトランジスタを実現することが可能になる。

【００８１】請求項２の発明によれば、オフセット絶縁
膜パターンをマスクに用いて、第２半導体層とエピタキ
シャル層とに第２導電型の不純物をイオン注入し、さら
にエピタキシャル層中の第２導電型に不純物をさらにそ
の下部の第１半導体層に拡散してグラフトベース層を形
成するので、グラフトベース層はベース開口部の端部近
傍におけるエピタキシャル層と第１半導体層とに形成で
きる。そのため、エピタキシャル層の結晶性が悪化する
ベース開口部の端部近傍はグラフトベース層になり、エ
ピタキシャル層の結晶性が悪化する領域にはｐｎ接合部
は配置されない。そのため、結晶性の悪化による接合リ
ークを無くすことができる。

【００８２】請求項３の発明によれば、第２導電型の不
純物を含む第１絶縁膜からの固相拡散によってベース開
口部の端部近傍におけるエピタキシャル層とその下部の
第１半導体層とに第２導電型の不純物を拡散してグラフ
トベース層を形成するので、グラフトベース層はベース
開口部の端部近傍におけるエピタキシャル層と第１半導
体層とに形成できる。また請求項４の発明によれば、ベ
ース開口部の端部近傍上に開口部を有するマスクを形成
し、そのマスクを用いて、ベース開口部の端部近傍にお
けるエピタキシャル層とその下部の第１半導体層とに第
２導電型の不純物をイオン注入することによりグラフト
ベース層を形成するので、グラフトベース層はベース開
口部の端部近傍におけるエピタキシャル層と第１半導体
層とに形成できる。そのため、エピタキシャル層の結晶
性が悪化するベース開口部の端部近傍はグラフトベース
層になり、エピタキシャル層の結晶性が悪化する領域に
はｐｎ接合部は配置されない。そのため、結晶性の悪化
による接合リークを無くすことができる。

【００８３】また、上記いずれの製造方法も、エピタキ
シャル層を形成した後、過度の熱処理を必要としないの
で、そのエピタキシャル層で浅い接合のベース層を形成
することができる。よって、高性能なバイポーラトラン
ジスタを実現することが可能になる。

【図面の簡単な説明】

【図１】本発明に係わる実施形態の概略構成断面図であ
る。

【図２】本発明の第１の製造方法に係わる実施形態の製
造工程図である。

【図３】本発明の第２の製造方法に係わる実施形態の製
造工程図である。

【図４】第２の製造方法に係わる変形例の説明図であ
る。

【図５】従来の技術の説明図である。

【図６】従来の技術の製造方法に係わる製造工程図であ
る。

【符号の説明】

１バイポーラトランジスタ１３ｎ型のエピタキ
シャル層１７第１絶縁膜１８ベース開口部１９ｐ型のエピタキシャル層２０ａオフセット
絶縁膜パターン２２ｐ型のポリシリコン層２３第２絶縁膜２４エミッタ開口部２５サイドウォール絶縁膜２６ｐ型のベース層２７ｎ⁺型のポリシリコン
層２８ｐ⁺型のグラフトベース層２９ｎ⁺型のエ
ミッタ層

Claims

【特許請求の範囲】

【請求項１】コレクタになる第１導電型の第１半導体
層と、前記第１半導体層上に形成したものでベースが形成され
る領域にベース開口部を形成した第１絶縁膜と、ベース層が形成されるもので少なくとも前記ベース開口
部に形成した第２導電型のエピタキシャル層と、前記ベース開口部の端部から所定距離を置いた前記エピ
タキシャル層上に形成したオフセット絶縁膜パターン
と、少なくとも前記オフセット絶縁膜パターンの側部の前記
エピタキシャル層に接続する状態に形成した第２導電型
の第２半導体層と、前記ベース開口部の端部近傍における前記エピタキシャ
ル層と前記第１半導体層とに形成したグラフトベース層
と、前記第２半導体層を覆う状態に形成した第２絶縁膜と、前記第２絶縁膜と前記第２半導体層と前記オフセット絶
縁膜パターンとを貫通して前記エピタキシャル層表面に
達する状態に形成したエミッタ開口部と、前記エミッタ開口部の側壁に形成したサイドウォール絶
縁膜と、前記エピタキシャル層に接続するもので前記エミッタ開
口部に形成した第１導電型のエミッタ電極と、前記エミッタ電極が接続される前記エピタキシャル層の
上層に形成した第１導電型のエミッタ層とを備えたこと
を特徴とするバイポーラトランジスタ。
【請求項２】コレクタになる第１導電型の第１半導体
層上に第１絶縁膜を形成し、次いで該第１半導体層上の
該第１絶縁膜にベース開口部を形成した後、該ベース開
口部に第２導電型のエピタキシャル層を形成する第１工
程と、前記ベース開口部の端部から所定距離を置いた前記エピ
タキシャル層上にオフセット絶縁膜パターンを形成した
後、少なくとも該オフセット絶縁膜パターンの側部の前
記エピタキシャル層に接続する状態に第２導電型の第２
半導体層を形成する第２工程と、前記オフセット絶縁膜パターンをマスクに用いたイオン
注入法によって、前記第２半導体層と前記エピタキシャ
ル層とに、もしくは前記第２半導体層と前記エピタキシ
ャル層と該エピタキシャル層下部の前記第１半導体層と
に、第２導電型の不純物を導入する第３工程と、前記第２半導体層を覆う状態に第２絶縁膜を形成した
後、該第２絶縁膜と該第２半導体層と前記オフセット絶
縁膜パターンとを貫通して前記エピタキシャル層表面に
達するエミッタ開口部を形成し、次いで該エミッタ開口
部の側壁にサイドウォール絶縁膜を形成する第４工程
と、前記エミッタ開口部に第１導電型の不純物を含む導電層
を形成した後、拡散処理によって該導電層から前記エピ
タキシャル層の上層に該第１導電型の不純物を拡散して
エミッタ層を形成するとともに、前記エピタキシャル層
に導入した第２導電型の不純物をさらにその下部の第１
半導体層に拡散してグラフトベース層を形成する、もし
くは前記エピタキシャル層と該エピタキシャル層下部の
第１半導体層に導入した第２導電型の不純物を活性化さ
せてグラフトベース層を形成する第５工程とを備えたこ
とを特徴とするバイポーラトランジスタの製造方法。
【請求項３】コレクタになる第１導電型の第１半導体
層上に第２導電型の不純物を含む第１絶縁膜を形成し、
次いで該第１半導体層上の該第１絶縁膜にベース開口部
を形成した後、該ベース開口部に第２導電型のエピタキ
シャル層を形成し、かつ該第１絶縁膜からの固相拡散に
よって該ベース開口部の端部近傍における該エピタキシ
ャル層と該第１半導体層とに第２導電型の不純物を拡散
してグラフトベース層を形成する第１工程と、前記ベース開口部の端部から所定距離を置いた前記エピ
タキシャル層上にオフセット絶縁膜パターンを形成した
後、少なくとも該オフセット絶縁膜パターンの側部の前
記エピタキシャル層に接続する状態に第２導電型の第２
半導体層を形成する第２工程と、前記第２半導体層を覆う状態に第２絶縁膜を形成した
後、該第２絶縁膜と該第２半導体層と前記オフセット絶
縁膜パターンとを貫通して前記エピタキシャル層表面に
達するエミッタ開口部を形成し、次いで該エミッタ開口
部の側壁にサイドウォール絶縁膜を形成する第３工程
と、前記エミッタ開口部に第１導電型の不純物を含む導電層
を形成した後、拡散処理によって該導電層から前記エピ
タキシャル層の上層に該第１導電型の不純物を拡散して
エミッタ層を形成する第４工程とを備えたことを特徴と
するバイポーラトランジスタの製造方法。
【請求項４】コレクタになる第１導電型の第１半導体
層上に第２導電型の不純物を含む第１絶縁膜を形成し、
次いで該第１半導体層上の該第１絶縁膜にベース開口部
を形成した後、該ベース開口部に第２導電型のエピタキ
シャル層を形成し、かつ該ベース開口部の端部近傍上に
開口部を有するマスクを形成し、該マスクを用いて、該
ベース開口部の端部近傍における該エピタキシャル層と
該エピタキシャル層下部の第１半導体層とに第２導電型
の不純物をイオン注入することによりグラフトベース層
を形成する第１工程と、前記ベース開口部の端部から所定距離を置いた前記エピ
タキシャル層上にオフセット絶縁膜パターンを形成した
後、少なくとも該オフセット絶縁膜パターンの側部の前
記エピタキシャル層に接続する状態に第２導電型の第２
半導体層を形成する第２工程と、前記第２半導体層を覆う状態に第２絶縁膜を形成した
後、該第２絶縁膜と該第２半導体層と前記オフセット絶
縁膜パターンとを貫通して前記エピタキシャル層表面に
達するエミッタ開口部を形成し、次いで該エミッタ開口
部の側壁にサイドウォール絶縁膜を形成する第３工程
と、前記エミッタ開口部に第１導電型の不純物を含む導電層
を形成した後、拡散処理によって該導電層から前記エピ
タキシャル層の上層に該第１導電型の不純物を拡散して
エミッタ層を形成する第４工程とを備えたことを特徴と
するバイポーラトランジスタの製造方法。