JPH09213081A - データの書き込み又は読み出し方法、及び、書き込み又 は読み出し装置 - Google Patents
データの書き込み又は読み出し方法、及び、書き込み又 は読み出し装置Info
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- JPH09213081A JPH09213081A JP8016130A JP1613096A JPH09213081A JP H09213081 A JPH09213081 A JP H09213081A JP 8016130 A JP8016130 A JP 8016130A JP 1613096 A JP1613096 A JP 1613096A JP H09213081 A JPH09213081 A JP H09213081A
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Abstract
(57)【要約】
【課題】 複雑なアドレス変換を行うことなく、バイト
単位にアドレスが割り付けられたメモリに対して、バイ
ト単位以外のデータを書き込む。 【解決手段】 ６ビットデータ用アドレスの下位２ビッ
トを除く残余アドレスを乗算回路４で３倍し、下位２ビ
ットをデコード回路３でデコードし、そのデコード出力
に応じて、３倍したアドレスＡに０，１，２のいずれか
の値を加算回路５で加算する。更に、デコード出力に応
じて書き込み回数を変化させ、アドレス更新回路７で書
き込み回数に応じて加算回路５の出力アドレスを更新
し、その出力アドレスを８ビット単位にアドレスが割り
付けられたＲＡＭ１に供給する。又、データ変換回路２
で、デコード出力及び書き込み回数に応じて、入力され
る６ビットデータの一部もしくは全部を所定ビット位置
に配置して８ビットデータに変換し、これをＲＡＭ１に
供給して書き込みを行う。
単位にアドレスが割り付けられたメモリに対して、バイ
ト単位以外のデータを書き込む。 【解決手段】 ６ビットデータ用アドレスの下位２ビッ
トを除く残余アドレスを乗算回路４で３倍し、下位２ビ
ットをデコード回路３でデコードし、そのデコード出力
に応じて、３倍したアドレスＡに０，１，２のいずれか
の値を加算回路５で加算する。更に、デコード出力に応
じて書き込み回数を変化させ、アドレス更新回路７で書
き込み回数に応じて加算回路５の出力アドレスを更新
し、その出力アドレスを８ビット単位にアドレスが割り
付けられたＲＡＭ１に供給する。又、データ変換回路２
で、デコード出力及び書き込み回数に応じて、入力され
る６ビットデータの一部もしくは全部を所定ビット位置
に配置して８ビットデータに変換し、これをＲＡＭ１に
供給して書き込みを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ｎビット（ｎ：整
数）単位にアドレスが割り付けられたメモリに対して、
ｍビット（ｍ：ｍ＜ｎの整数）データを書き込み／読み
出す方法及び装置に関する。
数）単位にアドレスが割り付けられたメモリに対して、
ｍビット（ｍ：ｍ＜ｎの整数）データを書き込み／読み
出す方法及び装置に関する。
【０００２】
【従来の技術】一般に、ＲＡＭ等の半導体メモリに対し
てデータを読み書きする場合、メモリは８ビットや１６
ビット等のバイト単位でアドレスが割り付けられてい
る。従って、バイト単位にデータを読み書きするには非
常に都合がよい。ところで、近年、ＦＭ多重技術を利用
し、ＦＭラジオ信号中に文字や記号等のキャラクタデー
タを多重して送信し、ラジオ受信機上に設けられたＬＣ
Ｄ等の表示器に受信したキャラクタデータを表示する、
いわゆる「見えるラジオ」が実用化されている。そし
て、この種の表示に用いられるキャラクタデータとして
は、８×１２ドットのデータだけでなく、６×１０ドッ
トのデータも用いられている。
てデータを読み書きする場合、メモリは８ビットや１６
ビット等のバイト単位でアドレスが割り付けられてい
る。従って、バイト単位にデータを読み書きするには非
常に都合がよい。ところで、近年、ＦＭ多重技術を利用
し、ＦＭラジオ信号中に文字や記号等のキャラクタデー
タを多重して送信し、ラジオ受信機上に設けられたＬＣ
Ｄ等の表示器に受信したキャラクタデータを表示する、
いわゆる「見えるラジオ」が実用化されている。そし
て、この種の表示に用いられるキャラクタデータとして
は、８×１２ドットのデータだけでなく、６×１０ドッ
トのデータも用いられている。
【０００３】
【発明が解決しようとする課題】上述したように、キャ
ラクタデータが６ビット等のバイト単位以外のデータを
含む場合、通常のバイト単位にアドレスが割り付けられ
ているメモリに対して、これらのデータを書き込み及び
読み出すには、６ビットデータ用のアドレスを８ビット
用のアドレスに変換する必要があり、この際、従来は、
極めて複雑な処理を行わなくてはならない。
ラクタデータが６ビット等のバイト単位以外のデータを
含む場合、通常のバイト単位にアドレスが割り付けられ
ているメモリに対して、これらのデータを書き込み及び
読み出すには、６ビットデータ用のアドレスを８ビット
用のアドレスに変換する必要があり、この際、従来は、
極めて複雑な処理を行わなくてはならない。
【０００４】そこで、本発明は、６ビット等のバイト単
位以外のデータを、８ビット等のバイト単位にアドレス
が割り付けられているメモリに対して、容易に書き込み
／読み出しを行う方法及び装置を提供することを目的と
する。
位以外のデータを、８ビット等のバイト単位にアドレス
が割り付けられているメモリに対して、容易に書き込み
／読み出しを行う方法及び装置を提供することを目的と
する。
【０００５】
【課題を解決するための手段】本発明は、ｎビット
（ｎ：整数）単位にアドレスが割り付けられたメモリに
ｍビット（ｍ：ｍ＜ｎの整数）データを書き込む装置に
おいて、ｎとｍの最小公倍数をｋｎ（ｋ：整数）とする
とき、
（ｎ：整数）単位にアドレスが割り付けられたメモリに
ｍビット（ｍ：ｍ＜ｎの整数）データを書き込む装置に
おいて、ｎとｍの最小公倍数をｋｎ（ｋ：整数）とする
とき、
【０００６】
【数５】 上式を満足するｊを求め、入力されるｍビットデータ用
アドレスの特定位置のｊビットを除いたアドレスをｋ倍
する乗算回路と、該乗算回路でｋ倍されたアドレスＡに
前記ｊビットの内容に応じて、０，１，……，ｋ−１の
いずれかを加算もしくは減算する演算回路と、前記ｊビ
ットの内容に応じて書き込み回数が変化する書き込み制
御回路と、該書き込み回数に応じて前記演算回路の出力
アドレスを更新するアドレス更新回路と、前記ｊビット
の内容及び書き込み回数に応じて、入力されるｍビット
データの一部もしくは全部を所定ビット位置に配置して
ｎビットデータに変換するデータ変換回路とを備え、前
記メモリにおける前記アドレス更新回路の出力アドレス
に前記データ変換回路で変換されたｎビットデータを書
き込むようにしたことを特徴とする。
アドレスの特定位置のｊビットを除いたアドレスをｋ倍
する乗算回路と、該乗算回路でｋ倍されたアドレスＡに
前記ｊビットの内容に応じて、０，１，……，ｋ−１の
いずれかを加算もしくは減算する演算回路と、前記ｊビ
ットの内容に応じて書き込み回数が変化する書き込み制
御回路と、該書き込み回数に応じて前記演算回路の出力
アドレスを更新するアドレス更新回路と、前記ｊビット
の内容及び書き込み回数に応じて、入力されるｍビット
データの一部もしくは全部を所定ビット位置に配置して
ｎビットデータに変換するデータ変換回路とを備え、前
記メモリにおける前記アドレス更新回路の出力アドレス
に前記データ変換回路で変換されたｎビットデータを書
き込むようにしたことを特徴とする。
【０００７】更に、本発明では、書き込みに先立ち、前
記メモリにおける前記アドレス更新回路の出力アドレス
からｎビットデータを読み出し、前記データ変換回路
は、該読み出したｎビットデータに対して、前記ｊビッ
トの内容及び書き込み回数に応じて、入力されるｍビッ
トデータの一部もしくは全部を所定ビット位置に配置す
ることによりデータの置き換えを行ってｎビットデータ
に変換し、該変換されたｎビットデータを前記メモリに
おける前記アドレス更新回路の出力アドレスに書き込む
ようにしたことを特徴とする。
記メモリにおける前記アドレス更新回路の出力アドレス
からｎビットデータを読み出し、前記データ変換回路
は、該読み出したｎビットデータに対して、前記ｊビッ
トの内容及び書き込み回数に応じて、入力されるｍビッ
トデータの一部もしくは全部を所定ビット位置に配置す
ることによりデータの置き換えを行ってｎビットデータ
に変換し、該変換されたｎビットデータを前記メモリに
おける前記アドレス更新回路の出力アドレスに書き込む
ようにしたことを特徴とする。
【０００８】また、本発明は、ｎビット（ｎ：整数）単
位にアドレスが割り付けられたメモリからｍビット
（ｍ：ｍ＜ｎの整数）データを読み出す装置において、
ｎとｍの最小公倍数をｋｎ（ｋ：整数）とするとき、
位にアドレスが割り付けられたメモリからｍビット
（ｍ：ｍ＜ｎの整数）データを読み出す装置において、
ｎとｍの最小公倍数をｋｎ（ｋ：整数）とするとき、
【０００９】
【数６】 上式を満足するｊを求め、入力されるｍビットデータ用
アドレスの特定位置のｊビットを除いたアドレスをｋ倍
する乗算回路と、該乗算回路でｋ倍されたアドレスＡに
前記ｊビットの内容に応じて、０，１，……，ｋ−１の
いずれかを加算もしくは減算する演算回路と、前記ｊビ
ットの内容に応じて読み出し回数が変化する読み出し制
御回路と、該読み出し回数に応じて前記演算回路の出力
アドレスを更新し、その出力アドレスを前記メモリに供
給するアドレス更新回路と、前記メモリにおける前記ア
ドレス更新回路の出力アドレスから読み出されたｎビッ
トデータから、前記ｊビットの内容及び読み出し回数に
対応する所定ビット位置のデータを抽出してｍビットデ
ータに変換するデータ変換回路とを備え、該変換された
ｍビットデータを読み出しデータとして出力することを
特徴とする。
アドレスの特定位置のｊビットを除いたアドレスをｋ倍
する乗算回路と、該乗算回路でｋ倍されたアドレスＡに
前記ｊビットの内容に応じて、０，１，……，ｋ−１の
いずれかを加算もしくは減算する演算回路と、前記ｊビ
ットの内容に応じて読み出し回数が変化する読み出し制
御回路と、該読み出し回数に応じて前記演算回路の出力
アドレスを更新し、その出力アドレスを前記メモリに供
給するアドレス更新回路と、前記メモリにおける前記ア
ドレス更新回路の出力アドレスから読み出されたｎビッ
トデータから、前記ｊビットの内容及び読み出し回数に
対応する所定ビット位置のデータを抽出してｍビットデ
ータに変換するデータ変換回路とを備え、該変換された
ｍビットデータを読み出しデータとして出力することを
特徴とする。
【００１０】
【発明の実施の形態】図１は、本発明の実施の形態を示
すブロック図であり、８ビット（１バイト）単位にアド
レスが割り付けられているＲＡＭ１に対して、６ビット
のデータを書き込み／読み出す例を示す。まず、キャラ
クタデータである６ビットデータDSは、パラレルにデー
タ変換回路２に入力され、ここで８ビットデータDEに変
換されて書き込みデータとしてＲＡＭ１に供給される。
読み出しの際は、ＲＡＭ１から読み出された８ビットデ
ータDEがこのデータ変換回路２で６ビットデータDSに逆
変換され、この変換されたデータが読み出しデータとし
て出力される。
すブロック図であり、８ビット（１バイト）単位にアド
レスが割り付けられているＲＡＭ１に対して、６ビット
のデータを書き込み／読み出す例を示す。まず、キャラ
クタデータである６ビットデータDSは、パラレルにデー
タ変換回路２に入力され、ここで８ビットデータDEに変
換されて書き込みデータとしてＲＡＭ１に供給される。
読み出しの際は、ＲＡＭ１から読み出された８ビットデ
ータDEがこのデータ変換回路２で６ビットデータDSに逆
変換され、この変換されたデータが読み出しデータとし
て出力される。
【００１１】一方、６ビットデータDS用に６ビット単位
で与えられている６ビットデータ用アドレスADは、その
下位２ビットAD1,AD0がデコード回路３に入力され、下
位２ビットを除く残余アドレスADX〜AD2が乗算回路４に
入力される。デコード回路３は入力された下位２ビット
AD1,AD0をデコードしてその内容に応じたデコード出力D
ECを出力し、乗算回路４は入力された残余アドレスADX
〜AD2を３倍し、３倍した乗算アドレスAを後段の加算回
路５に出力する。加算回路５にはデコード出力DECが入
力されており、このデコード出力DECに応じて「０」，
「１」，「２」のいずれかの値を乗算アドレスAに加算
して演算アドレスACを生成する。
で与えられている６ビットデータ用アドレスADは、その
下位２ビットAD1,AD0がデコード回路３に入力され、下
位２ビットを除く残余アドレスADX〜AD2が乗算回路４に
入力される。デコード回路３は入力された下位２ビット
AD1,AD0をデコードしてその内容に応じたデコード出力D
ECを出力し、乗算回路４は入力された残余アドレスADX
〜AD2を３倍し、３倍した乗算アドレスAを後段の加算回
路５に出力する。加算回路５にはデコード出力DECが入
力されており、このデコード出力DECに応じて「０」，
「１」，「２」のいずれかの値を乗算アドレスAに加算
して演算アドレスACを生成する。
【００１２】更に、ライトリクエスト信号WREQ及びリー
ドリクエスト信号RREQの入力に応答して、各々、ＲＡＭ
１にライトイネーブル信号WE及びアウトプットイネーブ
ル信号OEを供給することにより、書き込み／読み出しを
制御するＲＡＭ制御信号発生回路６が設けられており、
この回路はデコード出力DECに応じて書き込み及び読み
出し回数を変更すると共に、書き込み及び読み出しを行
う毎にセットされるフラグFGを出力する。このフラグＦ
Ｇはアドレス更新回路７に入力され、アドレス更新回路
７は、このフラグがリセット状態「０」であれば加算回
路５からの演算アドレスACをそのまま出力し、セット状
態「１」であれば演算アドレスACを＋１だけ更新して出
力する。そして、このアドレス更新回路７の出力アドレ
スACCが書き込みもしくは読み出しアドレスとしてＲＡ
Ｍ１に供給される。
ドリクエスト信号RREQの入力に応答して、各々、ＲＡＭ
１にライトイネーブル信号WE及びアウトプットイネーブ
ル信号OEを供給することにより、書き込み／読み出しを
制御するＲＡＭ制御信号発生回路６が設けられており、
この回路はデコード出力DECに応じて書き込み及び読み
出し回数を変更すると共に、書き込み及び読み出しを行
う毎にセットされるフラグFGを出力する。このフラグＦ
Ｇはアドレス更新回路７に入力され、アドレス更新回路
７は、このフラグがリセット状態「０」であれば加算回
路５からの演算アドレスACをそのまま出力し、セット状
態「１」であれば演算アドレスACを＋１だけ更新して出
力する。そして、このアドレス更新回路７の出力アドレ
スACCが書き込みもしくは読み出しアドレスとしてＲＡ
Ｍ１に供給される。
【００１３】また、データ変換回路２は、デコード出力
DEC及びフラグFGを入力し、これらに基づいて、書き込
みの際には、入力される６ビットデータの一部もしくは
全部を所定ビット位置に配置して８ビットデータに変換
し、読み出しの際には、ＲＡＭ１から読み出した８ビッ
トデータから所定ビット位置のデータを抽出して６ビッ
トデータに変換する。
DEC及びフラグFGを入力し、これらに基づいて、書き込
みの際には、入力される６ビットデータの一部もしくは
全部を所定ビット位置に配置して８ビットデータに変換
し、読み出しの際には、ＲＡＭ１から読み出した８ビッ
トデータから所定ビット位置のデータを抽出して６ビッ
トデータに変換する。
【００１４】以下、図２を参照しながら動作を具体的に
説明する。まず、信号WREQに基づく書き込みモード動作
について説明する。６ビットデータDSとしてDS5〜DS0が
入力され、６ビットデータ用アドレスADとして「０００
１００」が入力されたとする。この場合、アドレスADの
下位２ビット「００」がデコード回路３でデコードさ
れ、デコード出力DECのうちDEC0のみが１レベルとな
り、残余アドレス「０００１」が乗算回路４で３倍され
て乗算アドレスAとして「００１１」が出力される。ま
た、加算回路５ではデコード出力DEC0が１レベルである
ので乗算アドレスAに「０」が加算され、演算アドレスA
Cとして「００１１」が出力される。
説明する。まず、信号WREQに基づく書き込みモード動作
について説明する。６ビットデータDSとしてDS5〜DS0が
入力され、６ビットデータ用アドレスADとして「０００
１００」が入力されたとする。この場合、アドレスADの
下位２ビット「００」がデコード回路３でデコードさ
れ、デコード出力DECのうちDEC0のみが１レベルとな
り、残余アドレス「０００１」が乗算回路４で３倍され
て乗算アドレスAとして「００１１」が出力される。ま
た、加算回路５ではデコード出力DEC0が１レベルである
ので乗算アドレスAに「０」が加算され、演算アドレスA
Cとして「００１１」が出力される。
【００１５】ここでは、書き込みが一回も行われていな
いので、フラグFGは「０」になっており、このため、ア
ドレス更新回路７は、演算アドレス「００１１」を出力
アドレスACCとしてそのままＲＡＭ１に供給する。そし
て、書き込みモード動作においては、実際のデータ書き
込みに先立ち、ＲＡＭ制御信号発生回路６が信号OEを出
力することにより、供給されたアドレスACC「００１
１」に記憶されている８ビットデータDE7〜DE0を読み出
し、データ変換回路２に出力する。
いので、フラグFGは「０」になっており、このため、ア
ドレス更新回路７は、演算アドレス「００１１」を出力
アドレスACCとしてそのままＲＡＭ１に供給する。そし
て、書き込みモード動作においては、実際のデータ書き
込みに先立ち、ＲＡＭ制御信号発生回路６が信号OEを出
力することにより、供給されたアドレスACC「００１
１」に記憶されている８ビットデータDE7〜DE0を読み出
し、データ変換回路２に出力する。
【００１６】データ変換回路２では、デコード出力DEC0
が１レベルであることに応答して、入力された６ビット
データDS5〜DS0を、８ビットデータDEの予め定められて
いる所定ビット位置のデータ、ここでは上位６ビットの
データと置き換えることにより８ビットデータDEへの変
換を行い、変換された８ビットデータDEをＲＡＭ1に供
給する。この後、ＲＡＭ制御信号発生回路６が信号WEを
出力するので、図２アに示すように、供給されているア
ドレスACC「００１１」に８ビットデータDS5〜DS0,DE1,
DE0が書き込まれる。ＲＡＭ制御信号発生回路６は、上
述したようにデコード出力DECに応じてその書き込み回
数が変化し、書き込み終了後にFGをリセットする構成で
あり、DEC0が１レベルのときは信号OE,WEを１回のみ出
力し、その書き込み終了後FGはリセットされる。
が１レベルであることに応答して、入力された６ビット
データDS5〜DS0を、８ビットデータDEの予め定められて
いる所定ビット位置のデータ、ここでは上位６ビットの
データと置き換えることにより８ビットデータDEへの変
換を行い、変換された８ビットデータDEをＲＡＭ1に供
給する。この後、ＲＡＭ制御信号発生回路６が信号WEを
出力するので、図２アに示すように、供給されているア
ドレスACC「００１１」に８ビットデータDS5〜DS0,DE1,
DE0が書き込まれる。ＲＡＭ制御信号発生回路６は、上
述したようにデコード出力DECに応じてその書き込み回
数が変化し、書き込み終了後にFGをリセットする構成で
あり、DEC0が１レベルのときは信号OE,WEを１回のみ出
力し、その書き込み終了後FGはリセットされる。
【００１７】次に、６ビットデータDS11〜DS6、及び、
６ビットデータ用アドレス「０００１０１」が入力され
ると、アドレスの下位２ビットが「０１」なのでデコー
ド回路３のデコード出力DEC1のみが１レベルとなる。残
余アドレスの値は変化していないので、乗算回路４から
は乗算アドレスAとして同一の「００１１」が出力さ
れ、加算回路５は、デコード出力DEC1が１レベルのとき
はDEC0のときと同様、乗算アドレスに「０」を加算する
ので、演算アドレスACは同一の「００１１」となる。
しかし、ＲＡＭ制御信号発生回路６は、デコード出力DE
C1が１レベルのとき信号OE,WEを２回発生する。最初は
フラグFGが「０」であるので、演算アドレス「００１
１」がそのままＲＡＭ１に供給され、前述と同様、ここ
で信号OEが発生するので、ＲＡＭ１のアドレス「００１
１」に記憶されている８ビットデータDS0〜DS5,DE1,DE0
がデータ変換回路２に読み出される。
６ビットデータ用アドレス「０００１０１」が入力され
ると、アドレスの下位２ビットが「０１」なのでデコー
ド回路３のデコード出力DEC1のみが１レベルとなる。残
余アドレスの値は変化していないので、乗算回路４から
は乗算アドレスAとして同一の「００１１」が出力さ
れ、加算回路５は、デコード出力DEC1が１レベルのとき
はDEC0のときと同様、乗算アドレスに「０」を加算する
ので、演算アドレスACは同一の「００１１」となる。
しかし、ＲＡＭ制御信号発生回路６は、デコード出力DE
C1が１レベルのとき信号OE,WEを２回発生する。最初は
フラグFGが「０」であるので、演算アドレス「００１
１」がそのままＲＡＭ１に供給され、前述と同様、ここ
で信号OEが発生するので、ＲＡＭ１のアドレス「００１
１」に記憶されている８ビットデータDS0〜DS5,DE1,DE0
がデータ変換回路２に読み出される。
【００１８】データ変換回路２は、デコード出力DEC1が
１レベルのとき、読み出された８ビットデータの下位２
ビットのデータDE1,DE0を、入力された６ビットデータD
S11〜DS6の上位２ビットのデータDS11,DS10に置き換え
て、この８ビットデータをＲＡＭ１に供給する。そし
て、ＲＡＭ制御信号発生回路６が信号WEを出力するの
で、図２イに示すように、供給されているアドレスACC
「００１１」に８ビットデータDS0〜DS5,DS11,DS10が書
き込まれる。この１回目の書き込みが終了すると、フラ
グFGは「１」にセットされるので、アドレス更新回路７
は演算アドレス「００１１」を＋１するので、次のアド
レス「０１００」がＲＡＭ１に供給される。ここで、２
回目の信号OEが出力され、アドレス「０１００」に記憶
されている８ビットデータDE15〜DE8がデータ変換回路
２に読み出される。データ変換回路２では、デコード出
力DEC1が１レベルで且つフラグFGが「１」なので、読み
出された８ビットデータの上位４ビットのデータDE15〜
DE12を、入力された６ビットデータDS11〜DS6の下位４
ビットのデータDS9〜DS6に置き換えて、この８ビットデ
ータをＲＡＭ１に供給する。そして、ＲＡＭ制御信号発
生回路６が２回目の信号WEを出力するので、図イに示す
ように、供給されているアドレス「０１００」に８ビッ
トデータDS9〜DS6,DE11〜DE8が書き込まれ、書き込み
後、フラグFGは「０」にリセットされる。
１レベルのとき、読み出された８ビットデータの下位２
ビットのデータDE1,DE0を、入力された６ビットデータD
S11〜DS6の上位２ビットのデータDS11,DS10に置き換え
て、この８ビットデータをＲＡＭ１に供給する。そし
て、ＲＡＭ制御信号発生回路６が信号WEを出力するの
で、図２イに示すように、供給されているアドレスACC
「００１１」に８ビットデータDS0〜DS5,DS11,DS10が書
き込まれる。この１回目の書き込みが終了すると、フラ
グFGは「１」にセットされるので、アドレス更新回路７
は演算アドレス「００１１」を＋１するので、次のアド
レス「０１００」がＲＡＭ１に供給される。ここで、２
回目の信号OEが出力され、アドレス「０１００」に記憶
されている８ビットデータDE15〜DE8がデータ変換回路
２に読み出される。データ変換回路２では、デコード出
力DEC1が１レベルで且つフラグFGが「１」なので、読み
出された８ビットデータの上位４ビットのデータDE15〜
DE12を、入力された６ビットデータDS11〜DS6の下位４
ビットのデータDS9〜DS6に置き換えて、この８ビットデ
ータをＲＡＭ１に供給する。そして、ＲＡＭ制御信号発
生回路６が２回目の信号WEを出力するので、図イに示す
ように、供給されているアドレス「０１００」に８ビッ
トデータDS9〜DS6,DE11〜DE8が書き込まれ、書き込み
後、フラグFGは「０」にリセットされる。
【００１９】続いて、６ビットデータDS17〜DS12、及
び、６ビットデータ用アドレス「０００１１０」が入力
されると、アドレスの下位２ビットが「１０」なのでデ
コード回路３のデコード出力DEC2のみが１レベルとな
る。残余アドレスの値は変化していないので、乗算回路
４からは乗算アドレスAとして同一の「００１１」が出
力されるが、今度は、デコード出力DEC2が１レベルであ
るので、加算回路５は乗算アドレスに「１」を加算し、
演算アドレスACは「０１００」となる。 また、ＲＡＭ
制御信号発生回路６は、デコード出力DEC2が１レベルの
とき信号OE,WEを２回発生する。フラグFGが「０」であ
る場合、演算アドレス「０１００」がそのままＲＡＭ１
に供給され、ここで信号OEが発生するので、ＲＡＭ１の
アドレス「０１００」に記憶されている８ビットデータ
DS9〜DS6,DE11〜DE8がデータ変換回路２に読み出され
る。
び、６ビットデータ用アドレス「０００１１０」が入力
されると、アドレスの下位２ビットが「１０」なのでデ
コード回路３のデコード出力DEC2のみが１レベルとな
る。残余アドレスの値は変化していないので、乗算回路
４からは乗算アドレスAとして同一の「００１１」が出
力されるが、今度は、デコード出力DEC2が１レベルであ
るので、加算回路５は乗算アドレスに「１」を加算し、
演算アドレスACは「０１００」となる。 また、ＲＡＭ
制御信号発生回路６は、デコード出力DEC2が１レベルの
とき信号OE,WEを２回発生する。フラグFGが「０」であ
る場合、演算アドレス「０１００」がそのままＲＡＭ１
に供給され、ここで信号OEが発生するので、ＲＡＭ１の
アドレス「０１００」に記憶されている８ビットデータ
DS9〜DS6,DE11〜DE8がデータ変換回路２に読み出され
る。
【００２０】データ変換回路２は、デコード出力DEC2が
１レベルのとき、読み出された８ビットデータの下位４
ビットのデータDE11〜DE8を、入力された６ビットデー
タの上位４ビットのデータDS17〜DS14に置き換えて、こ
の８ビットデータDS9〜DS6,DS17〜DS14をＲＡＭ１に供
給する。そして、ＲＡＭ制御信号発生回路６が信号WEを
出力するので、図ウに示すように、アドレス「０１０
０」にこの８ビットデータが書き込まれる。１回目の書
き込みが終了すると、前述と同様にフラグFGは「１」に
セットされるので、アドレス更新回路７は演算アドレス
「０１００」を＋１し、次のアドレス「０１０１」がＲ
ＡＭ１に供給される。ここで、２回目の信号OEが出力さ
れ、アドレス「０１０１」に記憶されている８ビットデ
ータDE23〜DE16がデータ変換回路２に読み出される。デ
ータ変換回路２では、デコード出力DEC2が１レベルで且
つフラグFGが「１」なので、読み出された８ビットデー
タの上位２ビットのデータDE23,DE22を、入力された６
ビットデータの下位２ビットのデータDS13,DS12に置き
換えて、この８ビットデータをＲＡＭ１に供給する。そ
して、ＲＡＭ制御信号発生回路６が２回目の信号WEを出
力するので、図ウに示すように、アドレス「０１０１」
に８ビットデータDS13,DS12,DE21〜DE16が書き込まれ、
書き込み後にフラグFGは「０」にリセットされる。
１レベルのとき、読み出された８ビットデータの下位４
ビットのデータDE11〜DE8を、入力された６ビットデー
タの上位４ビットのデータDS17〜DS14に置き換えて、こ
の８ビットデータDS9〜DS6,DS17〜DS14をＲＡＭ１に供
給する。そして、ＲＡＭ制御信号発生回路６が信号WEを
出力するので、図ウに示すように、アドレス「０１０
０」にこの８ビットデータが書き込まれる。１回目の書
き込みが終了すると、前述と同様にフラグFGは「１」に
セットされるので、アドレス更新回路７は演算アドレス
「０１００」を＋１し、次のアドレス「０１０１」がＲ
ＡＭ１に供給される。ここで、２回目の信号OEが出力さ
れ、アドレス「０１０１」に記憶されている８ビットデ
ータDE23〜DE16がデータ変換回路２に読み出される。デ
ータ変換回路２では、デコード出力DEC2が１レベルで且
つフラグFGが「１」なので、読み出された８ビットデー
タの上位２ビットのデータDE23,DE22を、入力された６
ビットデータの下位２ビットのデータDS13,DS12に置き
換えて、この８ビットデータをＲＡＭ１に供給する。そ
して、ＲＡＭ制御信号発生回路６が２回目の信号WEを出
力するので、図ウに示すように、アドレス「０１０１」
に８ビットデータDS13,DS12,DE21〜DE16が書き込まれ、
書き込み後にフラグFGは「０」にリセットされる。
【００２１】更に、６ビットデータDS23〜DS18、及び、
６ビットデータ用アドレス「０００１１１」が入力され
ると、アドレスの下位２ビットが「１１」なのでデコー
ド回路３のデコード出力DEC3のみが１レベルとなる。残
余アドレスの値は変化していないので、乗算回路４から
は乗算アドレスAとして同一の「００１１」が出力され
るが、デコード出力DEC3が１レベルであるので、加算回
路５は乗算アドレスに「２」を加算し、演算アドレスAC
は「０１０１」となる。ＲＡＭ制御信号発生回路６は、
デコード出力DEC3が１レベルのとき信号OE,WEを１回の
み発生する。フラグFGが「０」である場合、演算アドレ
ス「０１０１」がそのままＲＡＭ１に供給され、ここで
信号OEが発生するので、ＲＡＭ１のアドレス「０１０
１」に記憶されている８ビットデータDS13,DS12,DE21〜
DE16がデータ変換回路２に読み出される。
６ビットデータ用アドレス「０００１１１」が入力され
ると、アドレスの下位２ビットが「１１」なのでデコー
ド回路３のデコード出力DEC3のみが１レベルとなる。残
余アドレスの値は変化していないので、乗算回路４から
は乗算アドレスAとして同一の「００１１」が出力され
るが、デコード出力DEC3が１レベルであるので、加算回
路５は乗算アドレスに「２」を加算し、演算アドレスAC
は「０１０１」となる。ＲＡＭ制御信号発生回路６は、
デコード出力DEC3が１レベルのとき信号OE,WEを１回の
み発生する。フラグFGが「０」である場合、演算アドレ
ス「０１０１」がそのままＲＡＭ１に供給され、ここで
信号OEが発生するので、ＲＡＭ１のアドレス「０１０
１」に記憶されている８ビットデータDS13,DS12,DE21〜
DE16がデータ変換回路２に読み出される。
【００２２】データ変換回路２は、デコード出力DEC3が
１レベルのとき、読み出された８ビットデータの下位６
ビットのデータDE21〜DE16を、入力された６ビットデー
タDS23〜DS18に置き換えて、この８ビットデータDS13,D
S12,DS23〜DS18をＲＡＭ１に供給する。そして、ＲＡＭ
制御信号発生回路６が信号WEを出力するので、図エに示
すように、アドレス「０１０１」にこの８ビットデータ
が書き込まれる。
１レベルのとき、読み出された８ビットデータの下位６
ビットのデータDE21〜DE16を、入力された６ビットデー
タDS23〜DS18に置き換えて、この８ビットデータDS13,D
S12,DS23〜DS18をＲＡＭ１に供給する。そして、ＲＡＭ
制御信号発生回路６が信号WEを出力するので、図エに示
すように、アドレス「０１０１」にこの８ビットデータ
が書き込まれる。
【００２３】以上のように、ＲＡＭ１の３つのアドレス
「００１１」，「０１００」，「０１０１」に、４つの
６ビットデータが書き込まれることとなる。以下同様に
して、他のアドレスへのデータ書き込みも実行される。
次に、信号RREQに基づく読み出しモード動作について説
明する。このモードにおいて、６ビットデータ用アドレ
スをＲＡＭ１へのアドレスACCに変換する動作は、上述
した書き込みモード時と全く同一であり、異なる点は、
ＲＡＭ制御信号発生回路６が信号WEを出力せず信号OEの
みを出力し、且つ、信号OEに基づく読み出し動作を行う
毎にフラグFGがセットされる点と、データ変換回路５で
８ビットデータから６ビットデータへの逆変換が行われ
る点である。
「００１１」，「０１００」，「０１０１」に、４つの
６ビットデータが書き込まれることとなる。以下同様に
して、他のアドレスへのデータ書き込みも実行される。
次に、信号RREQに基づく読み出しモード動作について説
明する。このモードにおいて、６ビットデータ用アドレ
スをＲＡＭ１へのアドレスACCに変換する動作は、上述
した書き込みモード時と全く同一であり、異なる点は、
ＲＡＭ制御信号発生回路６が信号WEを出力せず信号OEの
みを出力し、且つ、信号OEに基づく読み出し動作を行う
毎にフラグFGがセットされる点と、データ変換回路５で
８ビットデータから６ビットデータへの逆変換が行われ
る点である。
【００２４】即ち、６ビットデータ用アドレスADとして
「０００１００」が与えられると、ＲＡＭ１にはアドレ
スACCとして「００１１」が供給され、そのアドレスに
記憶されている８ビットデータDS5〜DS0,DS11,DS10がデ
ータ変換回路２に読み出される。データ変換回路２は、
デコード出力DEC0が１レベルのとき、読み出した８ビッ
トデータの上位６ビットDS5〜DS0を抽出して、これを読
み出しデータとして出力する。
「０００１００」が与えられると、ＲＡＭ１にはアドレ
スACCとして「００１１」が供給され、そのアドレスに
記憶されている８ビットデータDS5〜DS0,DS11,DS10がデ
ータ変換回路２に読み出される。データ変換回路２は、
デコード出力DEC0が１レベルのとき、読み出した８ビッ
トデータの上位６ビットDS5〜DS0を抽出して、これを読
み出しデータとして出力する。
【００２５】次に、６ビットデータ用アドレスADとして
「０００１０１」が与えられると、ＲＡＭ１にはまず最
初にアドレスACCとして「００１１」が供給され、その
アドレスに記憶されている８ビットデータDS5〜DS0,DS1
1,DS10がデータ変換回路２に読み出される。データ変換
回路２は、デコード出力DEC1が１レベルでフラグFGが
「０」のとき、読み出した８ビットデータの下位２ビッ
トDS11,DS10を抽出し、これを一旦保持する。この場
合、１回目の読み出しによりフラグFGが「１」にセット
されて、次のアドレス「０１００」がＲＡＭ１に供給さ
れ、ここで２回目の信号OEが発生する。このため、ＲＡ
Ｍ１のアドレス「０１００」に記憶されている８ビット
データDS9〜DS6,DS17〜DS14が読み出される。
「０００１０１」が与えられると、ＲＡＭ１にはまず最
初にアドレスACCとして「００１１」が供給され、その
アドレスに記憶されている８ビットデータDS5〜DS0,DS1
1,DS10がデータ変換回路２に読み出される。データ変換
回路２は、デコード出力DEC1が１レベルでフラグFGが
「０」のとき、読み出した８ビットデータの下位２ビッ
トDS11,DS10を抽出し、これを一旦保持する。この場
合、１回目の読み出しによりフラグFGが「１」にセット
されて、次のアドレス「０１００」がＲＡＭ１に供給さ
れ、ここで２回目の信号OEが発生する。このため、ＲＡ
Ｍ１のアドレス「０１００」に記憶されている８ビット
データDS9〜DS6,DS17〜DS14が読み出される。
【００２６】データ変換回路２は、デコード出力DEC1が
１レベルでフラグFGが「１」のとき、読み出した８ビッ
トデータの上位４ビットDS9〜DS6を抽出する。そして、
保持しておいたデータDS11,DS10と抽出したデータDS9〜
DS6から６ビットデータDS11〜DS6を生成し、このデータ
を読み出しデータとして出力する。続いて、６ビットデ
ータ用アドレスADとして「０００１１０１」が与えられ
ると、ＲＡＭ１にはまず最初にアドレスACCとして「０
１００」が供給され、そのアドレスに記憶されている８
ビットデータDS9〜DS6,DS17〜DS14がデータ変換回路２
に読み出される。データ変換回路２は、デコード出力DE
C2が１レベルでフラグFGが「０」のとき、読み出した８
ビットデータの下位４ビットDS17〜DS14を抽出し、これ
を一旦保持する。そして、１回目の読み出しによりフラ
グFGが「１」にセットされて、次のアドレス「０１０
１」がＲＡＭ１に供給され、ここで２回目の信号OEが発
生する。このため、ＲＡＭ１のアドレス「０１０１」に
記憶されている８ビットデータDS13,S12,DS23〜DS18が
読み出される。
１レベルでフラグFGが「１」のとき、読み出した８ビッ
トデータの上位４ビットDS9〜DS6を抽出する。そして、
保持しておいたデータDS11,DS10と抽出したデータDS9〜
DS6から６ビットデータDS11〜DS6を生成し、このデータ
を読み出しデータとして出力する。続いて、６ビットデ
ータ用アドレスADとして「０００１１０１」が与えられ
ると、ＲＡＭ１にはまず最初にアドレスACCとして「０
１００」が供給され、そのアドレスに記憶されている８
ビットデータDS9〜DS6,DS17〜DS14がデータ変換回路２
に読み出される。データ変換回路２は、デコード出力DE
C2が１レベルでフラグFGが「０」のとき、読み出した８
ビットデータの下位４ビットDS17〜DS14を抽出し、これ
を一旦保持する。そして、１回目の読み出しによりフラ
グFGが「１」にセットされて、次のアドレス「０１０
１」がＲＡＭ１に供給され、ここで２回目の信号OEが発
生する。このため、ＲＡＭ１のアドレス「０１０１」に
記憶されている８ビットデータDS13,S12,DS23〜DS18が
読み出される。
【００２７】データ変換回路２は、デコード出力DEC2が
１レベルでフラグFGが「１」のとき、読み出した８ビッ
トデータの上位２ビットDS13,DS12を抽出する。そし
て、保持しておいたデータDS17〜DS14と抽出したデータ
DS13,DS12から６ビットデータDS17〜DS12を生成し、こ
のデータを読み出しデータとして出力する。更に、６ビ
ットデータ用アドレスADとして「０００１１１」が与え
られると、ＲＡＭ１にはアドレスACCとして「０１０
１」が供給され、そのアドレスに記憶されている８ビッ
トデータDS13,S12,DS23〜DS18がデータ変換回路２に読
み出される。データ変換回路２は、デコード出力DEC3が
１レベルのとき、読み出した８ビットデータの下位６ビ
ットDS23〜DS18を抽出して、これを読み出しデータとし
て出力する。以下、他のアドレスに対しても同様に読み
出しが行われる。
１レベルでフラグFGが「１」のとき、読み出した８ビッ
トデータの上位２ビットDS13,DS12を抽出する。そし
て、保持しておいたデータDS17〜DS14と抽出したデータ
DS13,DS12から６ビットデータDS17〜DS12を生成し、こ
のデータを読み出しデータとして出力する。更に、６ビ
ットデータ用アドレスADとして「０００１１１」が与え
られると、ＲＡＭ１にはアドレスACCとして「０１０
１」が供給され、そのアドレスに記憶されている８ビッ
トデータDS13,S12,DS23〜DS18がデータ変換回路２に読
み出される。データ変換回路２は、デコード出力DEC3が
１レベルのとき、読み出した８ビットデータの下位６ビ
ットDS23〜DS18を抽出して、これを読み出しデータとし
て出力する。以下、他のアドレスに対しても同様に読み
出しが行われる。
【００２８】このように、８ビット単位にアドレスが割
り付けられたメモリに、６ビットデータを書き込み／読
み出しするには、６ビットデータ用アドレスの下位２ビ
ットを除く残余アドレスを３倍して、下位２ビットの内
容に応じて、３倍したアドレスＡに０，１，２のいずれ
かの値を加算すればよい。ここで、８ビットの如きメモ
リのアドレスビット単位をｎ、６ビットの如き書き込み
／読み出すデータのビット数をｍ、ｎとｍの最小公倍数
をｋｎとすれば、
り付けられたメモリに、６ビットデータを書き込み／読
み出しするには、６ビットデータ用アドレスの下位２ビ
ットを除く残余アドレスを３倍して、下位２ビットの内
容に応じて、３倍したアドレスＡに０，１，２のいずれ
かの値を加算すればよい。ここで、８ビットの如きメモ
リのアドレスビット単位をｎ、６ビットの如き書き込み
／読み出すデータのビット数をｍ、ｎとｍの最小公倍数
をｋｎとすれば、
【００２９】
【数７】 下位２ビットの「２」という数は上式を満足するｊから
求められ、３倍の「３」という数はｋとして与えられ
る。そして、加算回路５で加算する値は、ｊビットの内
容に応じて、０，１，……，ｋ−１のいずれかの値を用
いればよい。よって、この式に基づけば、例えば、ｎ＝
８ビット単位にアドレスが割り付けられたメモリに、ｍ
＝５ビットデータを書き込み／読み出しするには、８と
５の最小公倍数が４０なので、５ビットデータ用アドレ
スの下位ｊ＝３ビットを除く残余アドレスを５倍して、
下位３ビットの内容に応じて、５倍したアドレスＡに
０，１，２，３，４のいずれかの値を加算すればよい。
また、ｎ＝１６ビット単位にアドレスが割り付けられた
メモリに、ｍ＝１２ビットデータを書き込み／読み出し
するには、１６と１２の最小公倍数が４８なので、１２
ビットデータ用アドレスの下位ｊ＝２ビットを除く残余
アドレスを３倍して、下位２ビットの内容に応じて、３
倍したアドレスＡに０，１，２のいずれかの値を加算す
ればよい。
求められ、３倍の「３」という数はｋとして与えられ
る。そして、加算回路５で加算する値は、ｊビットの内
容に応じて、０，１，……，ｋ−１のいずれかの値を用
いればよい。よって、この式に基づけば、例えば、ｎ＝
８ビット単位にアドレスが割り付けられたメモリに、ｍ
＝５ビットデータを書き込み／読み出しするには、８と
５の最小公倍数が４０なので、５ビットデータ用アドレ
スの下位ｊ＝３ビットを除く残余アドレスを５倍して、
下位３ビットの内容に応じて、５倍したアドレスＡに
０，１，２，３，４のいずれかの値を加算すればよい。
また、ｎ＝１６ビット単位にアドレスが割り付けられた
メモリに、ｍ＝１２ビットデータを書き込み／読み出し
するには、１６と１２の最小公倍数が４８なので、１２
ビットデータ用アドレスの下位ｊ＝２ビットを除く残余
アドレスを３倍して、下位２ビットの内容に応じて、３
倍したアドレスＡに０，１，２のいずれかの値を加算す
ればよい。
【００３０】更に、上述の実施例では、下位ｊビットを
用いたが他のビット位置のｊビットを用いたり、加算回
路５の代わりに減算回路を用いたり、アドレス更新回路
７で＋１の代わりに−１を用いるなど、種々の変更を行
っても同様の書き込み／読み出しが可能となる。
用いたが他のビット位置のｊビットを用いたり、加算回
路５の代わりに減算回路を用いたり、アドレス更新回路
７で＋１の代わりに−１を用いるなど、種々の変更を行
っても同様の書き込み／読み出しが可能となる。
【００３１】
【発明の効果】本発明によれば、複雑なアドレス変換を
行うことなく、アドレスが割り付けられたデータビット
数と異なるビット数のデータを、メモリに書き込み／読
み出しすることができるようになる。
行うことなく、アドレスが割り付けられたデータビット
数と異なるビット数のデータを、メモリに書き込み／読
み出しすることができるようになる。
【図１】本発明の実施の形態を示すブロック図である。
【図２】本発明の動作を説明するための説明図である。
１ ＲＡＭ ２ データ変換回路 ３ デコード回路 ４ 乗算回路 ５ 加算回路 ６ ＲＡＭ制御信号発生回路 ７ アドレス更新回路
Claims (6)
- 【請求項１】 ｎビット（ｎ：整数）単位にアドレスが
割り付けられたメモリにｍビット（ｍ：ｍ＜ｎの整数）
データを書き込む方法において、ｎとｍの最小公倍数を
ｋｎ（ｋ：整数）とするとき、 【数１】 上式を満足するｊを求め、入力されるｍビットデータ用
アドレスの特定位置のｊビットを除くアドレスをｋ倍し
たアドレスＡを算出し、前記ｊビットの内容に応じて前
記アドレスＡに０，１，……，ｋ−１のいずれかを加算
もしくは減算した演算アドレスを生成し、また、前記ｊ
ビットの内容に応じて前記メモリに対する書き込み回数
を変化させ、該書き込み回数に応じて前記演算アドレス
を更新すると共に、前記ｊビットの内容及び書き込み回
数に応じて、入力されるｍビットデータの一部もしくは
全部を所定ビット位置に配置してｎビットデータに変換
し、前記メモリにおける前記演算アドレス及びその更新
アドレスに前記変換されたｎビットデータを書き込むよ
うにしたことを特徴とするデータ書き込み方法。 - 【請求項２】 請求項１記載の書き込み方法において、
書き込みに先立ち、前記メモリにおける前記演算アドレ
ス及びその更新アドレスからｎビットデータを読み出
し、該読み出したｎビットデータに対して、前記ｊビッ
トの内容及び書き込み回数に応じて、入力されるｍビッ
トデータの一部もしくは全部を所定ビット位置に配置す
ることによりデータの置き換えを行ってｎビットデータ
に変換し、該変換されたｎビットデータを前記メモリに
おける前記演算アドレス及びその更新アドレスに書き込
むようにしたことを特徴とするデータ書き込み方法。 - 【請求項３】 ｎビット（ｎ：整数）単位にアドレスが
割り付けられたメモリにｍビット（ｍ：ｍ＜ｎの整数）
データを書き込む装置において、ｎとｍの最小公倍数を
ｋｎ（ｋ：整数）とするとき、 【数２】 上式を満足するｊを求め、入力されるｍビットデータ用
アドレスの特定位置のｊビットを除いたアドレスをｋ倍
する乗算回路と、該乗算回路でｋ倍されたアドレスＡに
前記ｊビットの内容に応じて、０，１，……，ｋ−１の
いずれかを加算もしくは減算する演算回路と、前記ｊビ
ットの内容に応じて書き込み回数が変化する書き込み制
御回路と、該書き込み回数に応じて前記演算回路の出力
アドレスを更新するアドレス更新回路と、前記ｊビット
の内容及び書き込み回数に応じて、入力されるｍビット
データの一部もしくは全部を所定ビット位置に配置して
ｎビットデータに変換するデータ変換回路とを備え、前
記メモリにおける前記アドレス更新回路の出力アドレス
に前記データ変換回路で変換されたｎビットデータを書
き込むようにしたことを特徴とするデータ書き込み装
置。 - 【請求項４】 請求項３記載の書き込み装置において、
書き込みに先立ち、前記メモリにおける前記アドレス更
新回路の出力アドレスからｎビットデータを読み出し、
前記データ変換回路は、該読み出したｎビットデータに
対して、前記ｊビットの内容及び書き込み回数に応じ
て、入力されるｍビットデータの一部もしくは全部を所
定ビット位置に配置することによりデータの置き換えを
行ってｎビットデータに変換し、該変換されたｎビット
データを前記メモリにおける前記アドレス更新回路の出
力アドレスに書き込むようにしたことを特徴とするデー
タ書き込み装置。 - 【請求項５】 ｎビット（ｎ：整数）単位にアドレスが
割り付けられたメモリからｍビット（ｍ：ｍ＜ｎの整
数）データを読み出す方法において、ｎとｍの最小公倍
数をｋｎ（ｋ：整数）とするとき、 【数３】 上式を満足するｊを求め、入力されるｍビットデータ用
アドレスの特定位置のｊビットを除くアドレスをｋ倍し
たアドレスＡを算出し、前記ｊビットの内容に応じて前
記アドレスＡに０，１，……，ｋ−１のいずれかを加算
もしくは減算して演算アドレスを生成し、また、前記ｊ
ビットの内容に応じて前記メモリに対する読み出し回数
を変化させ、該読み出し回数に応じて前記演算アドレス
を更新し、前記メモリにおける前記演算アドレス及びそ
の更新アドレスからｎビットデータを読み出すと共に、
読み出したｎビットデータから、前記特定位置のｊビッ
トの内容及び読み出し回数に対応する所定ビット位置の
データを抽出してｍビットデータに変換し、該変換され
たｍビットデータを読み出しデータとして出力すること
を特徴とするデータ読み出し方法。 - 【請求項６】 ｎビット（ｎ：整数）単位にアドレスが
割り付けられたメモリからｍビット（ｍ：ｍ＜ｎの整
数）データを読み出す装置において、ｎとｍの最小公倍
数をｋｎ（ｋ：整数）とするとき、 【数４】 上式を満足するｊを求め、入力されるｍビットデータ用
アドレスの特定位置のｊビットを除いたアドレスをｋ倍
する乗算回路と、該乗算回路でｋ倍されたアドレスＡに
前記ｊビットの内容に応じて、０，１，……，ｋ−１の
いずれかを加算もしくは減算する演算回路と、前記ｊビ
ットの内容に応じて読み出し回数が変化する読み出し制
御回路と、該読み出し回数に応じて前記演算回路の出力
アドレスを更新し、その出力アドレスを前記メモリに供
給するアドレス更新回路と、前記メモリにおける前記ア
ドレス更新回路の出力アドレスから読み出されたｎビッ
トデータから、前記ｊビットの内容及び読み出し回数に
対応する所定ビット位置のデータを抽出してｍビットデ
ータに変換するデータ変換回路とを備え、該変換された
ｍビットデータを読み出しデータとして出力することを
特徴とするデータ読み出し装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8016130A JPH09213081A (ja) | 1996-01-31 | 1996-01-31 | データの書き込み又は読み出し方法、及び、書き込み又 は読み出し装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8016130A JPH09213081A (ja) | 1996-01-31 | 1996-01-31 | データの書き込み又は読み出し方法、及び、書き込み又 は読み出し装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213081A true JPH09213081A (ja) | 1997-08-15 |
Family
ID=11907922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8016130A Pending JPH09213081A (ja) | 1996-01-31 | 1996-01-31 | データの書き込み又は読み出し方法、及び、書き込み又 は読み出し装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213081A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014002597A (ja) * | 2012-06-19 | 2014-01-09 | Denso Corp | 移動体用データ処理方法 |
| JP2015219544A (ja) * | 2014-05-14 | 2015-12-07 | ソニー株式会社 | データ処理装置、データ処理方法、プログラム、および記憶装置 |
-
1996
- 1996-01-31 JP JP8016130A patent/JPH09213081A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014002597A (ja) * | 2012-06-19 | 2014-01-09 | Denso Corp | 移動体用データ処理方法 |
| JP2015219544A (ja) * | 2014-05-14 | 2015-12-07 | ソニー株式会社 | データ処理装置、データ処理方法、プログラム、および記憶装置 |
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