JPH08214191A - 非線形処理回路 - Google Patents
非線形処理回路Info
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- JPH08214191A JPH08214191A JP7020063A JP2006395A JPH08214191A JP H08214191 A JPH08214191 A JP H08214191A JP 7020063 A JP7020063 A JP 7020063A JP 2006395 A JP2006395 A JP 2006395A JP H08214191 A JPH08214191 A JP H08214191A
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- signal
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- processing circuit
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Abstract
(57)【要約】
【目的】 アクセス速度の速いＲＯＭ不要とし、制御装
置を使用しないでパラメータデータの変更可能な、直線
近似方式の非線形処理回路を提供することを目的として
いる。 【構成】 入力するデータの所定数の上位ビットをデコ
ードするデコーダ１と、前記近似する直線式のパラメー
タデータを複数発生するパラメータ発生部２と、前記デ
コーダよりの所定の上位ビットをデコードしたデコード
信号により前記パラメータ発生部よりのパラメータデー
タを選択して出力するデータセレクタ部３と、前記入力
するデータに前記選択したパラメータデータの傾きデー
タを乗算する乗算器４と、該乗算器よりの乗算結果に前
記選択したパラメータデータのオフセットデータを加算
する加算器５と、該加算結果を所定のデータ範囲に制限
して出力するリミッタ部６とを備えた。
置を使用しないでパラメータデータの変更可能な、直線
近似方式の非線形処理回路を提供することを目的として
いる。 【構成】 入力するデータの所定数の上位ビットをデコ
ードするデコーダ１と、前記近似する直線式のパラメー
タデータを複数発生するパラメータ発生部２と、前記デ
コーダよりの所定の上位ビットをデコードしたデコード
信号により前記パラメータ発生部よりのパラメータデー
タを選択して出力するデータセレクタ部３と、前記入力
するデータに前記選択したパラメータデータの傾きデー
タを乗算する乗算器４と、該乗算器よりの乗算結果に前
記選択したパラメータデータのオフセットデータを加算
する加算器５と、該加算結果を所定のデータ範囲に制限
して出力するリミッタ部６とを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、非線形処理回路に係わ
り、特に、映像信号をデジタル信号処理するものに関す
る。
り、特に、映像信号をデジタル信号処理するものに関す
る。
【０００２】
【従来の技術】映像表示装置等の映像信号は、見かけ上
のコントラストの改善，ノイズ等の改善のため、図７に
示すようなガンマ補正等の非線形処理が行われている。
従来、この非線形処理を実現するための非線形処理回路
は、図８に示すように、予めＲＯＭ等に非線形特性を記
憶したルックアップテーブル８０を参照する方式が一般
的に採用されていた。しかし、この方式では、入力信号
をデジタル信号に変換し、このデジタル信号をＲＯＭの
アドレスとして入力し、ドットクロックに同期してＲＯ
Ｍのデータを読み出すため、ＲＯＭの性能は前記ドット
クロック周波数に依存し、ドットクロック周波数が高く
なるとＲＯＭのアクセス速度も高速にしなければなら
ず、ＲＯＭの性能が追いつかなかったり、ＲＯＭが高価
となり全体としてコストアップになったりするという問
題があった。そこで、図６に示すように、非線形特性を
複数の領域に分割し、各領域を直線で近似して演算して
出力する、図９に示すガンマ補正回路が考えられてい
る。しかし、この回路構成では、複数の領域の境界線を
書換え可能なデータ格納手段に格納しておき、該境界線
データと入力データとを比較してどの領域に属している
か判断しており、領域の判断のための回路が複雑なもの
になっていた。そこで、図１０に示す回路構成により、
入力するデータの所定数の上位ビットをデコードし、こ
のデコード信号により、予め制御部より入力して保持し
た近似する直線式のパラメータを選択し、該パラメータ
と前記入力するデータを乗算器および加算器で演算する
ことにより非線形補正し、演算結果を所定の範囲に制限
して出力する回路が考えられたが、この構成では、パラ
メータデータを設定または変更するに、制御部が必要と
なるため、コストアップとなるばかりか、ゲートアレイ
等の集積回路に実現するには不向きであった。
のコントラストの改善，ノイズ等の改善のため、図７に
示すようなガンマ補正等の非線形処理が行われている。
従来、この非線形処理を実現するための非線形処理回路
は、図８に示すように、予めＲＯＭ等に非線形特性を記
憶したルックアップテーブル８０を参照する方式が一般
的に採用されていた。しかし、この方式では、入力信号
をデジタル信号に変換し、このデジタル信号をＲＯＭの
アドレスとして入力し、ドットクロックに同期してＲＯ
Ｍのデータを読み出すため、ＲＯＭの性能は前記ドット
クロック周波数に依存し、ドットクロック周波数が高く
なるとＲＯＭのアクセス速度も高速にしなければなら
ず、ＲＯＭの性能が追いつかなかったり、ＲＯＭが高価
となり全体としてコストアップになったりするという問
題があった。そこで、図６に示すように、非線形特性を
複数の領域に分割し、各領域を直線で近似して演算して
出力する、図９に示すガンマ補正回路が考えられてい
る。しかし、この回路構成では、複数の領域の境界線を
書換え可能なデータ格納手段に格納しておき、該境界線
データと入力データとを比較してどの領域に属している
か判断しており、領域の判断のための回路が複雑なもの
になっていた。そこで、図１０に示す回路構成により、
入力するデータの所定数の上位ビットをデコードし、こ
のデコード信号により、予め制御部より入力して保持し
た近似する直線式のパラメータを選択し、該パラメータ
と前記入力するデータを乗算器および加算器で演算する
ことにより非線形補正し、演算結果を所定の範囲に制限
して出力する回路が考えられたが、この構成では、パラ
メータデータを設定または変更するに、制御部が必要と
なるため、コストアップとなるばかりか、ゲートアレイ
等の集積回路に実現するには不向きであった。
【０００３】
【発明が解決しようとする課題】本発明は以上述べた問
題点を解決し、アクセス速度の速いＲＯＭ不要とし、制
御部を使用しないでパラメータデータの変更可能な、直
線近似方式の非線形処理回路を提供することを目的とし
ている。
題点を解決し、アクセス速度の速いＲＯＭ不要とし、制
御部を使用しないでパラメータデータの変更可能な、直
線近似方式の非線形処理回路を提供することを目的とし
ている。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、非線形特性を複数の領域に分割し、各領域
を直線で近似し、入力するデータの非線形処理を行う非
線形処理回路において、前記入力するデータの所定数の
上位ビットをデコードするデコーダと、前記近似する直
線式のパラメータデータを複数発生するパラメータ発生
部と、前記デコーダよりの所定の上位ビットをデコード
したデコード信号により前記パラメータ発生部よりのパ
ラメータデータを選択して出力するデータセレクタ部
と、前記入力するデータに前記選択したパラメータデー
タの傾きデータを乗算する乗算器と、該乗算器よりの乗
算結果に前記選択したパラメータデータのオフセットデ
ータを加算する加算器と、該加算結果を所定のデータ範
囲に制限して出力するリミッタ部とを備えている。
決するため、非線形特性を複数の領域に分割し、各領域
を直線で近似し、入力するデータの非線形処理を行う非
線形処理回路において、前記入力するデータの所定数の
上位ビットをデコードするデコーダと、前記近似する直
線式のパラメータデータを複数発生するパラメータ発生
部と、前記デコーダよりの所定の上位ビットをデコード
したデコード信号により前記パラメータ発生部よりのパ
ラメータデータを選択して出力するデータセレクタ部
と、前記入力するデータに前記選択したパラメータデー
タの傾きデータを乗算する乗算器と、該乗算器よりの乗
算結果に前記選択したパラメータデータのオフセットデ
ータを加算する加算器と、該加算結果を所定のデータ範
囲に制限して出力するリミッタ部とを備えている。
【０００５】また、前記パラメータ発生部は、垂直同期
期間にＲＯＭのアドレス及びストローブ信号を発生する
ＲＯＭアドレッサ部と、前記ＲＯＭアドレッサ部よりの
アドレス及びストローブ信号からラッチタイミング信号
を生成するラッチタイミング生成部と、前記傾きデータ
及びオフセットデータを予め記憶する前記ＲＯＭと、該
ＲＯＭよりのパラメータデータを各々ラッチするデータ
ラッチ部とでなる。また、前記ＲＯＭアドレッサ部は、
同期信号よりクロック信号を生成するクロック生成部
と、垂直同期期間に、前記クロック信号を所定数（Ｎ）
カウントするＮ進カウンタと、該Ｎ進カウンタよりの出
力データの所定数（ｍ）データをデコードするｍデコー
ダと、該ｍデコード信号をラッチするラッチと、前記Ｎ
進カウンタよりのキャリー信号を垂直同期期間に１回、
所定値（ｊ）から所定数（Ｍ）カウントアップしてアド
レスデータを出力するＭ進カウンタとでなる。
期間にＲＯＭのアドレス及びストローブ信号を発生する
ＲＯＭアドレッサ部と、前記ＲＯＭアドレッサ部よりの
アドレス及びストローブ信号からラッチタイミング信号
を生成するラッチタイミング生成部と、前記傾きデータ
及びオフセットデータを予め記憶する前記ＲＯＭと、該
ＲＯＭよりのパラメータデータを各々ラッチするデータ
ラッチ部とでなる。また、前記ＲＯＭアドレッサ部は、
同期信号よりクロック信号を生成するクロック生成部
と、垂直同期期間に、前記クロック信号を所定数（Ｎ）
カウントするＮ進カウンタと、該Ｎ進カウンタよりの出
力データの所定数（ｍ）データをデコードするｍデコー
ダと、該ｍデコード信号をラッチするラッチと、前記Ｎ
進カウンタよりのキャリー信号を垂直同期期間に１回、
所定値（ｊ）から所定数（Ｍ）カウントアップしてアド
レスデータを出力するＭ進カウンタとでなる。
【０００６】
【作用】以上のように構成したので、本発明の非線形処
理回路によれば、入力するデータの所定数の上位ビット
をデコードし、このデコード信号により、予めＲＯＭよ
り読み出してラッチした、近似する直線式のパラメータ
を選択し、該パラメータと前記入力するデータを乗算器
および加算器で演算することにより非線型補正し、演算
結果を所定の範囲に制限して出力している。
理回路によれば、入力するデータの所定数の上位ビット
をデコードし、このデコード信号により、予めＲＯＭよ
り読み出してラッチした、近似する直線式のパラメータ
を選択し、該パラメータと前記入力するデータを乗算器
および加算器で演算することにより非線型補正し、演算
結果を所定の範囲に制限して出力している。
【０００７】
【実施例】以下、図面に基づいて本発明による非線形処
理回路を詳細に説明する。図１は本発明による非線形処
理回路の一実施例を示す回路ブロック図である。図にお
いて、１はデコーダで、本例では入力する８ビットの映
像データの上位２ビットをデコードし、４つの領域信号
を出力している。２はパラメータデータ発生部で、７ビ
ットの傾きデータおよび、１１ビットのオフセットデー
タを発生している。
理回路を詳細に説明する。図１は本発明による非線形処
理回路の一実施例を示す回路ブロック図である。図にお
いて、１はデコーダで、本例では入力する８ビットの映
像データの上位２ビットをデコードし、４つの領域信号
を出力している。２はパラメータデータ発生部で、７ビ
ットの傾きデータおよび、１１ビットのオフセットデー
タを発生している。
【０００８】３はデータセレクタ部で、傾きデータセレ
クタ部３ａと、オフセットデータセレクタ部３ｂとでな
り、前記パラメータデータ発生部２より発生したパラメ
ータデータから、前記デコーダ１でデコードした領域信
号により傾きデータおよびオフセットデータを選択して
出力している。４は乗算器で、前記入力するデータに、
傾きデータセレクタ部３ａで選択した傾きデータを乗算
している。５は加算器で、前記乗算器４で乗算した結果
に、前記オフセットデータセレクタ３ｂよりのオフセッ
トデータを加算している。６はリミッターで、前記加算
器５よりの加算結果を入力し、所定のレベル範囲（０〜
２５５）からはみ出したもの、例えば、負数は０に制限
し、また、２５５を超える数は２５５に制限して出力し
ている。
クタ部３ａと、オフセットデータセレクタ部３ｂとでな
り、前記パラメータデータ発生部２より発生したパラメ
ータデータから、前記デコーダ１でデコードした領域信
号により傾きデータおよびオフセットデータを選択して
出力している。４は乗算器で、前記入力するデータに、
傾きデータセレクタ部３ａで選択した傾きデータを乗算
している。５は加算器で、前記乗算器４で乗算した結果
に、前記オフセットデータセレクタ３ｂよりのオフセッ
トデータを加算している。６はリミッターで、前記加算
器５よりの加算結果を入力し、所定のレベル範囲（０〜
２５５）からはみ出したもの、例えば、負数は０に制限
し、また、２５５を超える数は２５５に制限して出力し
ている。
【０００９】前記パラメータデータ発生部２は、図２に
示すように、垂直同期信号に同期してＲＯＭのアドレス
及びストローブ信号を発生するＲＯＭアドレッサ部２１
と、前記ＲＯＭアドレッサ部２１よりのアドレス及びス
トローブ信号からラッチタイミング信号を生成するラッ
チタイミング生成部２２と、傾きデータ及びオフセット
データを予め記憶する前記ＲＯＭ２３と、該ＲＯＭ２３
よりの傾きデータ及びオフセットデータを各々ラッチす
る傾きデータラッチ部２４ａおよび、オフセットデータ
ラッチ部２４ｂとで構成している。尚、本例では、パラ
メータデータのビット数を、傾き０．０６２５〜３．９
３７５の近似直線で入力２５６ステップ，出力２５６ス
テップの特性全体を表現できる値としている。
示すように、垂直同期信号に同期してＲＯＭのアドレス
及びストローブ信号を発生するＲＯＭアドレッサ部２１
と、前記ＲＯＭアドレッサ部２１よりのアドレス及びス
トローブ信号からラッチタイミング信号を生成するラッ
チタイミング生成部２２と、傾きデータ及びオフセット
データを予め記憶する前記ＲＯＭ２３と、該ＲＯＭ２３
よりの傾きデータ及びオフセットデータを各々ラッチす
る傾きデータラッチ部２４ａおよび、オフセットデータ
ラッチ部２４ｂとで構成している。尚、本例では、パラ
メータデータのビット数を、傾き０．０６２５〜３．９
３７５の近似直線で入力２５６ステップ，出力２５６ス
テップの特性全体を表現できる値としている。
【００１０】図３は前記ＲＯＭアドレッサ部２１の詳細
回路図である。図において、２１０はクロック生成部
で、垂直同期信号（Ｖｓｙｎｃ）と水平同期信号（Ｈｓ
ｙｎｃ）を入力して、クロック信号（ＣＫ）を生成して
いる。２１１は２入力ＡＮＤ回路で、入力の一方には垂
直同期信号（Ｖｓｙｎｃ）を入力して、出力を１６進カ
ウンタ２１２のロードデータ（ＬＤ）端子に入力してい
る。２１２は前記１６進カウンタで、前記２入力ＡＮＤ
回路２１１よりの信号を入力すると、クロック信号（Ｃ
Ｋ）を０値から１６（Ｆ）値までカウントアップし、４
ビットデータを出力してＤ値デコーダ２１４に入力し、
また、そのキャリー信号（Ｓｃａ）を１２進カウンタ２
１６及び２入力ＮＡＮＤ回路２１３に入力している。２
１３は前記２入力ＮＡＮＤ回路で、前記１６進カウンタ
２１２よりのキャリー信号（Ｓｃａ）と１２進カウンタ
２１６のキャリー信号（Ｓｃｂ）の反転信号を入力し、
該２入力ＮＡＮＤ回路の出力を前記ＡＮＤ回路２１１の
他方の入力端子に入力している。２１４は前記Ｄ値デコ
ーダで、インバータ２１４ａと４入力ＮＡＮＤ回路２１
４ｂとで構成し、Ｄ値をデコードしている。２１５はＤ
フリップフロップで、前記Ｄ値デコーダ２１４よりのデ
コード信号（Ｓｄ）をデータ（Ｄ）端子に入力し、前記
クロック信号（ＣＫ）でラッチし、ストローブ信号（Ｓ
ｓｔ）を出力している。２１６は前記１２進カウンタ
で、前記１６進カウンタ２１２よりのキャリー信号（Ｓ
ｃａ）を４値よりＦ値までカウントし、４ビットデータ
を出力し、次ぎの垂直同期信号（Ｖｓｙｎｃ）まで待機
するようにしている。２１７は、インバータで、前記１
２進カウンタ２１６よりのキャリー信号（Ｓｃｂ）を反
転し、前記２入力ＮＡＮＤ回路２１３の入力端子，１２
進カウンタ２１６および１６進カウンタ２１２のイネー
ブル端子に入力している。
回路図である。図において、２１０はクロック生成部
で、垂直同期信号（Ｖｓｙｎｃ）と水平同期信号（Ｈｓ
ｙｎｃ）を入力して、クロック信号（ＣＫ）を生成して
いる。２１１は２入力ＡＮＤ回路で、入力の一方には垂
直同期信号（Ｖｓｙｎｃ）を入力して、出力を１６進カ
ウンタ２１２のロードデータ（ＬＤ）端子に入力してい
る。２１２は前記１６進カウンタで、前記２入力ＡＮＤ
回路２１１よりの信号を入力すると、クロック信号（Ｃ
Ｋ）を０値から１６（Ｆ）値までカウントアップし、４
ビットデータを出力してＤ値デコーダ２１４に入力し、
また、そのキャリー信号（Ｓｃａ）を１２進カウンタ２
１６及び２入力ＮＡＮＤ回路２１３に入力している。２
１３は前記２入力ＮＡＮＤ回路で、前記１６進カウンタ
２１２よりのキャリー信号（Ｓｃａ）と１２進カウンタ
２１６のキャリー信号（Ｓｃｂ）の反転信号を入力し、
該２入力ＮＡＮＤ回路の出力を前記ＡＮＤ回路２１１の
他方の入力端子に入力している。２１４は前記Ｄ値デコ
ーダで、インバータ２１４ａと４入力ＮＡＮＤ回路２１
４ｂとで構成し、Ｄ値をデコードしている。２１５はＤ
フリップフロップで、前記Ｄ値デコーダ２１４よりのデ
コード信号（Ｓｄ）をデータ（Ｄ）端子に入力し、前記
クロック信号（ＣＫ）でラッチし、ストローブ信号（Ｓ
ｓｔ）を出力している。２１６は前記１２進カウンタ
で、前記１６進カウンタ２１２よりのキャリー信号（Ｓ
ｃａ）を４値よりＦ値までカウントし、４ビットデータ
を出力し、次ぎの垂直同期信号（Ｖｓｙｎｃ）まで待機
するようにしている。２１７は、インバータで、前記１
２進カウンタ２１６よりのキャリー信号（Ｓｃｂ）を反
転し、前記２入力ＮＡＮＤ回路２１３の入力端子，１２
進カウンタ２１６および１６進カウンタ２１２のイネー
ブル端子に入力している。
【００１１】以上の構成において、つぎにその動作を説
明する。図６は入力データ階調０〜２５５の８ビットデ
ータを４領域に分割し、各領域毎に非線型特性を、直線
式Ｙｎ＝ａｎＸｎ＋ｂｎに近似した例を示している。本
例の場合、８ビットデータの上位２ビットをデコードす
ることにより４つの領域に分割することができる。即ち
０〜６３のデータ（００００００００〜００１１１１１
１）が第一領域，６４〜１２７のデータ（０１００００
００〜０１１１１１１１）が第２領域，１２８〜１９１
のデータ（１０００００００〜１０１１１１１１）が第
３領域，１９２〜２５５のデータ（１１００００００〜
１１１１１１１１）が第４領域として分割している。例
えば、第一領域の直線近似式はＹ１＝ａ１Ｘ１＋ｂ１と
なり、傾きデータ発生部の第１領域には傾きデータａ１
データを発生し、オフセットデータ発生部にはオフセッ
トデータｂ１を発生している。従って、第１領域のデー
タＸ１が入力されると、乗算器４ではＸ１にａ１を乗算
し、ａ１Ｘ１とし、加算器５でこれにｂ１を加算して処
理データＹ１＝ａ１Ｘ１＋ｂ１を出力している。リミッ
ター６では、この演算結果の処理データＹ１が０〜２５
５の範囲を超える場合、０〜２５５の８ビットデータに
制限して出力している。例えば、乗算結果に１１ビット
のオフセットデータを加算するため、加算結果の１２ビ
ット目が１で１１ビット目，１０ビット目，９ビット目
が０の場合は正数の２５５とし、１２ビット目が１で，
１１ビット目，１０ビット目，９ビット目のいずれかが
１の場合は負数であると定義して０として出力してい
る。
明する。図６は入力データ階調０〜２５５の８ビットデ
ータを４領域に分割し、各領域毎に非線型特性を、直線
式Ｙｎ＝ａｎＸｎ＋ｂｎに近似した例を示している。本
例の場合、８ビットデータの上位２ビットをデコードす
ることにより４つの領域に分割することができる。即ち
０〜６３のデータ（００００００００〜００１１１１１
１）が第一領域，６４〜１２７のデータ（０１００００
００〜０１１１１１１１）が第２領域，１２８〜１９１
のデータ（１０００００００〜１０１１１１１１）が第
３領域，１９２〜２５５のデータ（１１００００００〜
１１１１１１１１）が第４領域として分割している。例
えば、第一領域の直線近似式はＹ１＝ａ１Ｘ１＋ｂ１と
なり、傾きデータ発生部の第１領域には傾きデータａ１
データを発生し、オフセットデータ発生部にはオフセッ
トデータｂ１を発生している。従って、第１領域のデー
タＸ１が入力されると、乗算器４ではＸ１にａ１を乗算
し、ａ１Ｘ１とし、加算器５でこれにｂ１を加算して処
理データＹ１＝ａ１Ｘ１＋ｂ１を出力している。リミッ
ター６では、この演算結果の処理データＹ１が０〜２５
５の範囲を超える場合、０〜２５５の８ビットデータに
制限して出力している。例えば、乗算結果に１１ビット
のオフセットデータを加算するため、加算結果の１２ビ
ット目が１で１１ビット目，１０ビット目，９ビット目
が０の場合は正数の２５５とし、１２ビット目が１で，
１１ビット目，１０ビット目，９ビット目のいずれかが
１の場合は負数であると定義して０として出力してい
る。
【００１２】図４は前記パラメータデータ発生部２およ
びＲＯＭアドレッサ部２１の各部タイミングを示すタイ
ミング図である。以下図２に示すパラメータデータ発生
部２および図３に示すＲＯＭアドレッサ部２１の動作を
図４を参照して説明する。まず、１６進カウンタ２１２
のＬＤ端子に垂直同期信号（Ｖｓｙｎｃ）が入力してＬ
レベルになると、クロック生成部２１０で生成したクロ
ック信号（ＣＫ）をカウントし、４ビットのカウントデ
ータを出力する。１３クロックカウントするとＤ値デコ
ーダ２１４よりデコード信号（Ｓｄ）を出力し、Ｄフリ
ップロップ回路２１５で１クロック期間保持してストロ
ーブ信号（Ｓｓｔ）として出力し、ラッチタイミング生
成部２２に入力している。１６進カウンタ２１２が１６
クロックカウントすると、キャリー信号（Ｓｃａ）を出
力し、１２進カウンタ２１６に入力している。１２進カ
ウンタ２１６では、垂直同期信号（Ｖｓｙｎｃ）をＬＤ
端子に入力すると、４値を出力し、クロック信号のタイ
ミングで前記１６進カウンタ２１２のキャリー信号（Ｓ
ｃａ）を４値からカウントアップし、４ビットデータを
ＲＯＭ２３のアドレス信号（Ｓａｄ）として出力し、Ｒ
ＯＭ２３および、ラッチタイミング生成部２２に入力し
ている。１２進カウンタ２１６が１２カウントするとキ
ャリー信号を出力し、該１２進カウンタ２１６および、
前記１６進カウンタ２１２のカウントを停止している。
従って、前記１６進カウンタ２１２に垂直同期信号が１
個入力されると、ＲＯＭアドレッサ２１から１２パルス
のストローブ信号と、４〜Ｆまでの１２種類のアドレス
を出力し、次の垂直同期信号が入力するまで待機状態と
している。
びＲＯＭアドレッサ部２１の各部タイミングを示すタイ
ミング図である。以下図２に示すパラメータデータ発生
部２および図３に示すＲＯＭアドレッサ部２１の動作を
図４を参照して説明する。まず、１６進カウンタ２１２
のＬＤ端子に垂直同期信号（Ｖｓｙｎｃ）が入力してＬ
レベルになると、クロック生成部２１０で生成したクロ
ック信号（ＣＫ）をカウントし、４ビットのカウントデ
ータを出力する。１３クロックカウントするとＤ値デコ
ーダ２１４よりデコード信号（Ｓｄ）を出力し、Ｄフリ
ップロップ回路２１５で１クロック期間保持してストロ
ーブ信号（Ｓｓｔ）として出力し、ラッチタイミング生
成部２２に入力している。１６進カウンタ２１２が１６
クロックカウントすると、キャリー信号（Ｓｃａ）を出
力し、１２進カウンタ２１６に入力している。１２進カ
ウンタ２１６では、垂直同期信号（Ｖｓｙｎｃ）をＬＤ
端子に入力すると、４値を出力し、クロック信号のタイ
ミングで前記１６進カウンタ２１２のキャリー信号（Ｓ
ｃａ）を４値からカウントアップし、４ビットデータを
ＲＯＭ２３のアドレス信号（Ｓａｄ）として出力し、Ｒ
ＯＭ２３および、ラッチタイミング生成部２２に入力し
ている。１２進カウンタ２１６が１２カウントするとキ
ャリー信号を出力し、該１２進カウンタ２１６および、
前記１６進カウンタ２１２のカウントを停止している。
従って、前記１６進カウンタ２１２に垂直同期信号が１
個入力されると、ＲＯＭアドレッサ２１から１２パルス
のストローブ信号と、４〜Ｆまでの１２種類のアドレス
を出力し、次の垂直同期信号が入力するまで待機状態と
している。
【００１３】図５は前記ＲＯＭ２３に予め記憶するパラ
メータデータとそのアドレスを示すＲＯＭマッピング図
であり、前記ＲＯＭアドレッサ２１より入力するアドレ
スに対して、そのパラメータデータＤｐ（ａ１（ａ１６
〜ａ１０），ａ２（ａ２６〜ａ２０），・・・，ｂ１
（ｂ１１０〜ｂ１０，ｂ２１０〜ｂ２０），・・・）を
出力し、データラッチ２４のデータ（Ｄ）入力端子に入
力している。ラッチタイミング生成部２２では前記ＲＯ
Ｍアドレッサ２１からのアドレスとストローブ信号か
ら、各アドレスに対するラッチタイミング信号Ｓｌ（Ｓ
ｌａ１〜Ｓｌａ４，Ｓｌｂ１ｕ，Ｓｌｂ１ｄ，・・・Ｓ
ｌｂ４ｕ，Ｓｌｂ４ｄ）を生成し、データラッチ２４の
ラッチ（Ｇ）端子に各々入力している。データラッチ２
４では、前記ＲＯＭ２３よりのパラメータデータ（Ｄ
ｐ）を各々ラッチしている。 例えば、データラッチ２
４ａ１にはラッチタイミング信号（Ｓｌａ１）のタイミ
ングで７ビットの傾きデータａ１（ａ１６〜ａ１０）
を、データラッチ２４ｂ１にはラッチタイミング信号
（Ｓｌｂ１ｕ，Ｓｌｂ１ｄ）のタイミングで１１ビット
のオフセットデータｂ１（ｂ１１０〜ｂ１３，ｂ１２〜
ｂ１０）をラッチしている。
メータデータとそのアドレスを示すＲＯＭマッピング図
であり、前記ＲＯＭアドレッサ２１より入力するアドレ
スに対して、そのパラメータデータＤｐ（ａ１（ａ１６
〜ａ１０），ａ２（ａ２６〜ａ２０），・・・，ｂ１
（ｂ１１０〜ｂ１０，ｂ２１０〜ｂ２０），・・・）を
出力し、データラッチ２４のデータ（Ｄ）入力端子に入
力している。ラッチタイミング生成部２２では前記ＲＯ
Ｍアドレッサ２１からのアドレスとストローブ信号か
ら、各アドレスに対するラッチタイミング信号Ｓｌ（Ｓ
ｌａ１〜Ｓｌａ４，Ｓｌｂ１ｕ，Ｓｌｂ１ｄ，・・・Ｓ
ｌｂ４ｕ，Ｓｌｂ４ｄ）を生成し、データラッチ２４の
ラッチ（Ｇ）端子に各々入力している。データラッチ２
４では、前記ＲＯＭ２３よりのパラメータデータ（Ｄ
ｐ）を各々ラッチしている。 例えば、データラッチ２
４ａ１にはラッチタイミング信号（Ｓｌａ１）のタイミ
ングで７ビットの傾きデータａ１（ａ１６〜ａ１０）
を、データラッチ２４ｂ１にはラッチタイミング信号
（Ｓｌｂ１ｕ，Ｓｌｂ１ｄ）のタイミングで１１ビット
のオフセットデータｂ１（ｂ１１０〜ｂ１３，ｂ１２〜
ｂ１０）をラッチしている。
【００１４】本例では、８ビットデータをその上位２ビ
ットをデコードして４領域に分割したが、ｎビットデコ
ードしてｎの階乗の領域に分割することもできることは
理解できよう。また、パラメータデータは、制御装置よ
り、適時入力してラッチすることができるので、例え
ば、ビデオカメラで撮影する場合の照明が暗い場合、Ｓ
／Ｎの悪化があるので、これを改善するため、レベルの
低い領域のゲインを絞った、非線型特性に近似した直線
式のパラメータデータを制御装置より入力してパラメー
タデータ保持部にラッチすることも可能である。
ットをデコードして４領域に分割したが、ｎビットデコ
ードしてｎの階乗の領域に分割することもできることは
理解できよう。また、パラメータデータは、制御装置よ
り、適時入力してラッチすることができるので、例え
ば、ビデオカメラで撮影する場合の照明が暗い場合、Ｓ
／Ｎの悪化があるので、これを改善するため、レベルの
低い領域のゲインを絞った、非線型特性に近似した直線
式のパラメータデータを制御装置より入力してパラメー
タデータ保持部にラッチすることも可能である。
【００１５】
【発明の効果】以上説明したように、本発明による非線
形処理回路によれば、入力するデータの所定数の上位ビ
ットをデコードし、このデコード信号により、予めＲＯ
Ｍより読み出してラッチした、近似する直線式のパラメ
ータを選択し、該パラメータと前記入力するデータを乗
算器および加算器で演算することにより非線型補正し、
演算結果を所定の範囲に制限して出力しているので、ア
クセス速度の遅いＲＯＭをゲートアレイ等の集積回路の
外に交換可能なように配置することにより、制御部を使
用しないでパラメータデータの変更可能な、直線近似方
式の非線形処理回路を提供することができる。
形処理回路によれば、入力するデータの所定数の上位ビ
ットをデコードし、このデコード信号により、予めＲＯ
Ｍより読み出してラッチした、近似する直線式のパラメ
ータを選択し、該パラメータと前記入力するデータを乗
算器および加算器で演算することにより非線型補正し、
演算結果を所定の範囲に制限して出力しているので、ア
クセス速度の遅いＲＯＭをゲートアレイ等の集積回路の
外に交換可能なように配置することにより、制御部を使
用しないでパラメータデータの変更可能な、直線近似方
式の非線形処理回路を提供することができる。
【図１】本発明による非線形処理回路の一実施例を示す
図である。
図である。
【図２】本発明による非線形処理回路のパラメータデー
タ発生部の詳細回路ブロック図である。
タ発生部の詳細回路ブロック図である。
【図３】本発明による非線形処理回路のＲＯＭアドレッ
サ部の詳細回路ブロック図である。
サ部の詳細回路ブロック図である。
【図４】本発明による非線形処理回路の各部の信号タイ
ミング図である。
ミング図である。
【図５】本発明による非線形処理回路のＲＯＭマッピン
グ図である。
グ図である。
【図６】非線形特性を上位ビットのデコーダで分割する
領域毎に直線近似した例を示す図である。
領域毎に直線近似した例を示す図である。
【図７】非線形特性例を示す図である。
【図８】従来の非線形処理回路を示す図である。
【図９】従来の別の非線形処理回路を示す図である。
【図１０】従来の別の非線形処理回路を示す図である。
１ デコーダ ２ パラメータデータ発生部 ３ データセレクタ ４ 乗算器 ５ 加算器 ６ リミッタ ２１ ＲＯＭアドレッサ ２２ ラッチタイミング生成部 ２３ ＲＯＭ ２４ データラッチ部 ２１０ クロック信号生成部 ２１１ ２入力ＡＮＤ回路 ２１２ １６進カウンタ ２１３ ２入力ＮＡＮＤ回路 ２１４ Ｄ値デコーダ ２１４ａインバータ ２１４ｂ４入力ＮＡＮＤ回路 ２１５ Ｄフリップフロップ ２１６ １２進カウンタ ２１７ インバータ
Claims (5)
- 【請求項１】 非線形特性を複数の領域に分割し、各領
域を直線で近似し、入力するデータの非線形処理を行う
非線形処理回路において、前記入力するデータの所定数
の上位ビットをデコードするデコーダと、前記近似する
直線式のパラメータデータを複数発生するパラメータ発
生部と、前記デコーダよりの所定の上位ビットをデコー
ドしたデコード信号により前記パラメータ発生部よりの
パラメータデータを選択して出力するデータセレクタ部
と、前記入力するデータに前記選択したパラメータデー
タの傾きデータを乗算する乗算器と、該乗算器よりの乗
算結果に前記選択したパラメータデータのオフセットデ
ータを加算する加算器と、該加算結果を所定のデータ範
囲に制限して出力するリミッタ部とを備えたことを特徴
とする非線形処理回路。 - 【請求項２】 前記パラメータ発生部は、垂直同期期間
にＲＯＭのアドレス及びストローブ信号を発生するＲＯ
Ｍアドレッサ部と、前記ＲＯＭアドレッサ部よりのアド
レス及びストローブ信号からラッチタイミング信号を生
成するラッチタイミング生成部と、前記傾きデータ及び
オフセットデータを予め記憶する前記ＲＯＭと、該ＲＯ
Ｍよりのパラメータデータを各々ラッチするデータラッ
チ部とでなることを特徴とする請求項１記載の非線形処
理回路。 - 【請求項３】 前記ＲＯＭアドレッサ部は、同期信号よ
りクロック信号を生成するクロック生成部と、垂直同期
期間に、前記クロック信号を所定数（Ｎ）カウントする
Ｎ進カウンタと、該Ｎ進カウンタよりの出力データの所
定数（ｍ）データをデコードするｍデコーダと、該ｍデ
コード信号をラッチするラッチと、前記Ｎ進カウンタよ
りのキャリー信号を垂直同期期間に１回、所定値（ｊ）
から所定数（Ｍ）カウントアップしてアドレスデータを
出力するＭ進カウンタとでなることを特徴とする請求項
２記載の非線形処理回路。 - 【請求項４】 前記Ｎ進カウンタは、１６進カウンタで
なることを特徴とする請求項３記載の非線形処理回路。 - 【請求項５】 前記Ｍ進カウンタは、１２進カウンタで
なることを特徴とする請求項３記載の非線形処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7020063A JPH08214191A (ja) | 1995-02-08 | 1995-02-08 | 非線形処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7020063A JPH08214191A (ja) | 1995-02-08 | 1995-02-08 | 非線形処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08214191A true JPH08214191A (ja) | 1996-08-20 |
Family
ID=12016640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7020063A Pending JPH08214191A (ja) | 1995-02-08 | 1995-02-08 | 非線形処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08214191A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319878B1 (ko) * | 1996-10-04 | 2002-04-22 | 윤종용 | 비선형특성보정장치및방법 |
-
1995
- 1995-02-08 JP JP7020063A patent/JPH08214191A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319878B1 (ko) * | 1996-10-04 | 2002-04-22 | 윤종용 | 비선형특성보정장치및방법 |
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