JP2791215B2 - 画素密度変換装置 - Google Patents
画素密度変換装置Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ディザ画像の画素密度変換を高画質で行な
う画素密度変換装置に関する。
う画素密度変換装置に関する。
（従来の技術） 従来、ディザ画像における画素密度変換を高画質で行
なう方式としては、変換画像を構成する各画素、すなわ
ち変換画素に対応する原画像内の位置を求め、その位置
における局所的な濃度を予測し、その予測値をもとに再
ディザ処理を行なうというものがある。この方式を用い
ることにより、原画像の階調性を保存し、かつ、モアレ
の発生を防ぐことができる。
なう方式としては、変換画像を構成する各画素、すなわ
ち変換画素に対応する原画像内の位置を求め、その位置
における局所的な濃度を予測し、その予測値をもとに再
ディザ処理を行なうというものがある。この方式を用い
ることにより、原画像の階調性を保存し、かつ、モアレ
の発生を防ぐことができる。
しかし、この方式を用いた場合、次のような問題が生
じる。いま、たとえば８×８のディザマトリクスを用い
て疑似階調表現された画像を等倍のままで横８画素、縦
４画素分ずらしてコピーするという処理を考える。ま
た、この画像は濃度値が一様に「32」であるとする。デ
ィザ閾値の設定が第９図（Ａ）のようになっているとす
ると、この画像を表現するディザパターンは第９図
（Ｂ）のようになる。従来の技術では、変換画素を再デ
ィザ化によって求めることは、変換画像が書き込まれる
画像メモリのアドレス情報を用いずに行なわれるため、
変換画像の書き込みアドレスとは無関係に常にディザマ
トリクス内の一定の位置に設定されている閾値から参照
が開始され、例えば、ディザマトリクスの左上端の閾値
から参照するような場合には、その処理結果は第10図
（Ａ）のようになる。第10図（Ａ）を見ると、原画像と
それに上書きされた変換画像との境界部分においてディ
ザパターンの位相のずれが生じ、境界線が現れているこ
とが判る。しかるに、本来は第10図（Ｂ）に示すように
境界線は現れるべきではなく、第10図（Ａ）の結果は明
らかに画質低下を起こしているといえる。
じる。いま、たとえば８×８のディザマトリクスを用い
て疑似階調表現された画像を等倍のままで横８画素、縦
４画素分ずらしてコピーするという処理を考える。ま
た、この画像は濃度値が一様に「32」であるとする。デ
ィザ閾値の設定が第９図（Ａ）のようになっているとす
ると、この画像を表現するディザパターンは第９図
（Ｂ）のようになる。従来の技術では、変換画素を再デ
ィザ化によって求めることは、変換画像が書き込まれる
画像メモリのアドレス情報を用いずに行なわれるため、
変換画像の書き込みアドレスとは無関係に常にディザマ
トリクス内の一定の位置に設定されている閾値から参照
が開始され、例えば、ディザマトリクスの左上端の閾値
から参照するような場合には、その処理結果は第10図
（Ａ）のようになる。第10図（Ａ）を見ると、原画像と
それに上書きされた変換画像との境界部分においてディ
ザパターンの位相のずれが生じ、境界線が現れているこ
とが判る。しかるに、本来は第10図（Ｂ）に示すように
境界線は現れるべきではなく、第10図（Ａ）の結果は明
らかに画質低下を起こしているといえる。
（発明が解決しようとする課題） 上記したように、従来は、変換画素を再ディザ化によ
って求める場合、変換画像が書込まれる画像メモリのア
ドレス情報を用いずに行われるため、変換画像の書込み
アドレスとは無関係に常にディザマトリクス内の一定の
位置に設定されている閾値から参照が開始される。その
結果、原画像とそれに上書きされた変換画像との境界部
分においてディザパターンの位相のずれが生じて境界線
が現れ、画質低下を起こしてしまうという問題があっ
た。
って求める場合、変換画像が書込まれる画像メモリのア
ドレス情報を用いずに行われるため、変換画像の書込み
アドレスとは無関係に常にディザマトリクス内の一定の
位置に設定されている閾値から参照が開始される。その
結果、原画像とそれに上書きされた変換画像との境界部
分においてディザパターンの位相のずれが生じて境界線
が現れ、画質低下を起こしてしまうという問題があっ
た。
そこで、本発明は、ディザで表現された原画像に対し
て画素密度変換を行なった後、再ディザ処理を施して得
られる変換画像を書込む際の、境界におけるディザパタ
ーンの位相のずれをなくし、より高画質な処理結果が得
られる画素密度変換装置を提供することを目的とする。
て画素密度変換を行なった後、再ディザ処理を施して得
られる変換画像を書込む際の、境界におけるディザパタ
ーンの位相のずれをなくし、より高画質な処理結果が得
られる画素密度変換装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明の画素密度変換装置は、ディザ画像に対して画
素密度変換を行なう際に、変換画像の各画素に対応する
原画像内の位置における局所濃度を予測し、その予測値
とディナ閾値との比較結果を用いて再ディザ化を行なう
ことにより変換画素値を求める画素密度変換装置におい
て、変換画素の画像メモリへの書き込みアドレスから、
ディザ閾値が格納されているメモリのディザ閾値読み出
しアドレスを求めて出力するアドレス発生手段を具備し
ている。
素密度変換を行なう際に、変換画像の各画素に対応する
原画像内の位置における局所濃度を予測し、その予測値
とディナ閾値との比較結果を用いて再ディザ化を行なう
ことにより変換画素値を求める画素密度変換装置におい
て、変換画素の画像メモリへの書き込みアドレスから、
ディザ閾値が格納されているメモリのディザ閾値読み出
しアドレスを求めて出力するアドレス発生手段を具備し
ている。
（作用） 画像メモリの各アドレスに対してディザマトリクスの
１個の要素、すなわちディザ閾値が固有に割り当てら
れ、変換画素を書き込むアドレスに対応して適切なディ
ザ閾値を選択し、再ディザ化に用いることにより、原画
像とそれに上書きされた変換画像との境界部分における
ディザパターンの位相のずれが生じず、高画質なディザ
画像処理ができる。
１個の要素、すなわちディザ閾値が固有に割り当てら
れ、変換画素を書き込むアドレスに対応して適切なディ
ザ閾値を選択し、再ディザ化に用いることにより、原画
像とそれに上書きされた変換画像との境界部分における
ディザパターンの位相のずれが生じず、高画質なディザ
画像処理ができる。
（実施例） 以下、本発明の一実施例について図面を参照して説明
する。
する。
第１図は、本発明に係る画素密度変換装置全体の構成
を示すものである。すなわち、この画素密度変換装置
は、Srcアドレス発生回路１と、Dstアドレス発生回路２
と、マルチプレックスセレクタ（MUX）３と、画像メモ
リ４と、画素密度変換回路５とから構成されている。
を示すものである。すなわち、この画素密度変換装置
は、Srcアドレス発生回路１と、Dstアドレス発生回路２
と、マルチプレックスセレクタ（MUX）３と、画像メモ
リ４と、画素密度変換回路５とから構成されている。
Srcアドレス発生回路１は、画素密度変換後の画像に
おける各変換画素に対応する原画像内の位置（以下、変
換画素位置と記述する）を算出し、その位置に対応する
アドレス（以下、Srcアドレスと記述する）を出力す
る。Dstアドレス発生回路２は、変換画素を格納するメ
モリのアドレス（以下、Dstアドレスと記述する）を発
生する。なお、以下では、Srcアドレス、Dstアドレスお
よび後述のディザ閾値読出しアドレスは全てｘ方向成分
とｙ方向成分とからなる２次元アドレスとして説明す
る。
おける各変換画素に対応する原画像内の位置（以下、変
換画素位置と記述する）を算出し、その位置に対応する
アドレス（以下、Srcアドレスと記述する）を出力す
る。Dstアドレス発生回路２は、変換画素を格納するメ
モリのアドレス（以下、Dstアドレスと記述する）を発
生する。なお、以下では、Srcアドレス、Dstアドレスお
よび後述のディザ閾値読出しアドレスは全てｘ方向成分
とｙ方向成分とからなる２次元アドレスとして説明す
る。
画素密度変換回路５は、濃度予測器６、ディザ閾値を
格納した内部RAM7、再ディザ部８および内部アドレス発
生回路９から構成されている。濃度予測器６は、画像メ
モリ４のSrcアドレスおよびその周囲から読み出された
被参照原画素群をもとに変換画素位置における局所濃度
を予測する。内部アドレス発生回路９は、内部RAM7から
のディザ閾値読出しアドレスを発生するもので、Dstア
ドレス発生回路２と同等の回路構成をとる。再ディザ部
８には比較器が用いられ、読み出されたディザ閾値と、
濃度予測器６から出力された濃度予測値とを比較し、そ
の比較の結果、次のように変換画素値を出力する。
格納した内部RAM7、再ディザ部８および内部アドレス発
生回路９から構成されている。濃度予測器６は、画像メ
モリ４のSrcアドレスおよびその周囲から読み出された
被参照原画素群をもとに変換画素位置における局所濃度
を予測する。内部アドレス発生回路９は、内部RAM7から
のディザ閾値読出しアドレスを発生するもので、Dstア
ドレス発生回路２と同等の回路構成をとる。再ディザ部
８には比較器が用いられ、読み出されたディザ閾値と、
濃度予測器６から出力された濃度予測値とを比較し、そ
の比較の結果、次のように変換画素値を出力する。
濃度予測値＞閾値のとき、変換画素値＝「１」 濃度予測値≦閾値のとき、変換画素値＝「０」 変換画素は画像メモリ４のDstアドレスに書き込まれ
る。
る。
次に、第１図の各構成要素について詳細に説明する。
第２図は、前記Dstアドレス発生回路２を示すもので
ある。また、第３図は、変換画像が画像メモリ４に書き
込まれるときのスキャン模式図を示すものである。な
お、xiniはｘアドレス初期値、Δxmは主走査方向アドレ
スステップのｘ成分、Δxsは副走査方向アドレスステッ
プのｘ成分である。
ある。また、第３図は、変換画像が画像メモリ４に書き
込まれるときのスキャン模式図を示すものである。な
お、xiniはｘアドレス初期値、Δxmは主走査方向アドレ
スステップのｘ成分、Δxsは副走査方向アドレスステッ
プのｘ成分である。
第２図（Ａ）は、ｘ方向アドレス算出部である。すな
わち、加算器10は、現在のアドレスｘにΔxmを加え、フ
リップフロップ11は、画素更新クロックにより変換画素
更新の度に加算器10の出力をラッチする。セレクタ12で
は、主走査開始ステータス信号により主走査開始時のみ
主走査開始アドレスxmiが選択され、それ以外の時はフ
リップフロップ11のラッチ出力が選択され、更新後のア
ドレスｘとして出力される。加算器13は、現在の主走査
開始アドレスxmiにΔxsを加え、フリップフロップ14
は、ライン更新クロックにより主走査ライン更新の度に
加算器13の出力をラッチする。セレクタ15は、副走査開
始ステータス信号により副走査開始時のみアドレス初期
値xiniを選択し、それ以降はフリップフロップ14のラッ
チ出力を選択するようになっている。
わち、加算器10は、現在のアドレスｘにΔxmを加え、フ
リップフロップ11は、画素更新クロックにより変換画素
更新の度に加算器10の出力をラッチする。セレクタ12で
は、主走査開始ステータス信号により主走査開始時のみ
主走査開始アドレスxmiが選択され、それ以外の時はフ
リップフロップ11のラッチ出力が選択され、更新後のア
ドレスｘとして出力される。加算器13は、現在の主走査
開始アドレスxmiにΔxsを加え、フリップフロップ14
は、ライン更新クロックにより主走査ライン更新の度に
加算器13の出力をラッチする。セレクタ15は、副走査開
始ステータス信号により副走査開始時のみアドレス初期
値xiniを選択し、それ以降はフリップフロップ14のラッ
チ出力を選択するようになっている。
第２図（Ｂ）は、ｙ方向アドレス算出部である。すな
わち、加算器16は、現在のアドレスｙにΔymを加え、フ
リップフロップ17は、画素更新クロックにより変換画素
更新の度に加算器16の出力をラッチする。セレクタ18で
は、主走査開始ステータス信号により主走査開始時のみ
主走査開始アドレスymiが選択され、それ以外の時はフ
リップフロップ17のラッチ出力が選択され、更新後のア
ドレスｙとして出力される。加算器19は、現在の主走査
開始アドレスymiにΔysを加え、フリップフロップ20
は、ライン更新ロックにより主走査ライン更新の度に加
算器19の出力をラッチする。セレクタ21は、副走査開始
ステータス信号により副走査開始時のみアドレス初期値
yiniを選択し、それ以降はフリップフロップ20のラッチ
出力を選択するようになっている。
わち、加算器16は、現在のアドレスｙにΔymを加え、フ
リップフロップ17は、画素更新クロックにより変換画素
更新の度に加算器16の出力をラッチする。セレクタ18で
は、主走査開始ステータス信号により主走査開始時のみ
主走査開始アドレスymiが選択され、それ以外の時はフ
リップフロップ17のラッチ出力が選択され、更新後のア
ドレスｙとして出力される。加算器19は、現在の主走査
開始アドレスymiにΔysを加え、フリップフロップ20
は、ライン更新ロックにより主走査ライン更新の度に加
算器19の出力をラッチする。セレクタ21は、副走査開始
ステータス信号により副走査開始時のみアドレス初期値
yiniを選択し、それ以降はフリップフロップ20のラッチ
出力を選択するようになっている。
次に、画素密度変換回路５の各構成要素について説明
する。
する。
内部アドレス発生回路９は、第２図に示したDstアド
レス発生回路２と同等の回路構成をとり、Dstアドエス
の初期値とアドレスステップを用いて、Dstアドレスの
うちのｘ成分３ビットおよびｙ成分３ビットからなる計
６ビットのアドレスを閾値読出しアドレスとして発生す
る。ただし、内部アドレス発生回路９は、ディザマトリ
クスの行および列の数がそれぞれ2mおよび2nであると
き、ｙ方向ｍビット以上、ｘ方向ｎビット以上、計（ｍ
＋ｎ）以上の情報量のアドレスをDstアドレスに対応し
て発生できるものであればよい。
レス発生回路２と同等の回路構成をとり、Dstアドエス
の初期値とアドレスステップを用いて、Dstアドレスの
うちのｘ成分３ビットおよびｙ成分３ビットからなる計
６ビットのアドレスを閾値読出しアドレスとして発生す
る。ただし、内部アドレス発生回路９は、ディザマトリ
クスの行および列の数がそれぞれ2mおよび2nであると
き、ｙ方向ｍビット以上、ｘ方向ｎビット以上、計（ｍ
＋ｎ）以上の情報量のアドレスをDstアドレスに対応し
て発生できるものであればよい。
第４図は、ディザ閾値を格納する内部RAM7の構成を示
すものである。この内部RAM7は、2m×2nのディザマトリ
クスを用いる場合、（ｍ＋ｎ）ビット／ワード×2(m+n)
ワードの構成をとる。本実施例では、第４図（Ａ）に示
すように内部RAM7は、内部アドレス発生回路９が発生し
た６ビットのアドレスを入力し、そのアドレスに格納さ
れているディザ閾値を出力する。内部RAM7の構成は、第
４図（Ｂ）に示すように６ビット／ワード×64ワードと
なっている。
すものである。この内部RAM7は、2m×2nのディザマトリ
クスを用いる場合、（ｍ＋ｎ）ビット／ワード×2(m+n)
ワードの構成をとる。本実施例では、第４図（Ａ）に示
すように内部RAM7は、内部アドレス発生回路９が発生し
た６ビットのアドレスを入力し、そのアドレスに格納さ
れているディザ閾値を出力する。内部RAM7の構成は、第
４図（Ｂ）に示すように６ビット／ワード×64ワードと
なっている。
第５図は、濃度予測器６の構成を示すものである。こ
の濃度予測器６の濃度予測は、変換画素位置を中心とし
てディザマトリクスと同一の８×８の開口で囲まれた領
域の黒画素の数をカウントし、その値を予測値とする。
第６図は、このときの濃度予測の様子を示している。第
５図（Ａ）は、濃度予測器６の構成例であり、黒画素を
表現する値が「１」であるとすると、１段目のデコーダ
30〜37は，入力された８ビットの中の「１」の個数を出
力するロジック回路である。デコーダ30〜37の出力は、
２段目以降の加算器40〜46によって加算され、結局64ビ
ットの入力データの中の「１」のカウント値が出力され
る。
の濃度予測器６の濃度予測は、変換画素位置を中心とし
てディザマトリクスと同一の８×８の開口で囲まれた領
域の黒画素の数をカウントし、その値を予測値とする。
第６図は、このときの濃度予測の様子を示している。第
５図（Ａ）は、濃度予測器６の構成例であり、黒画素を
表現する値が「１」であるとすると、１段目のデコーダ
30〜37は，入力された８ビットの中の「１」の個数を出
力するロジック回路である。デコーダ30〜37の出力は、
２段目以降の加算器40〜46によって加算され、結局64ビ
ットの入力データの中の「１」のカウント値が出力され
る。
または、第５図（Ｃ）に示すように開口の移動に伴
い、開口に入る８画素中の黒画素数から開口の外に出る
８画素中の黒画素数を差し引いた値を増分として順次加
算していく方法を用いてもよい。この場合の回路構成は
第５図（Ｂ）に示すが、デコーダ50,51は第５図（Ａ）
と同じものである。減算器53からの出力が増分であり、
フリップフロップ54からの出力が濃度予測値である。フ
リップフロップ54へのクロックは開口の移動に伴って発
生するクロックである。
い、開口に入る８画素中の黒画素数から開口の外に出る
８画素中の黒画素数を差し引いた値を増分として順次加
算していく方法を用いてもよい。この場合の回路構成は
第５図（Ｂ）に示すが、デコーダ50,51は第５図（Ａ）
と同じものである。減算器53からの出力が増分であり、
フリップフロップ54からの出力が濃度予測値である。フ
リップフロップ54へのクロックは開口の移動に伴って発
生するクロックである。
次に、本発明の特徴を具体例を用いて説明する。本実
施例では、ディザマトリクスは８×８で、閾値の分布は
第９図（Ａ）の設定を用いている。また、変換率は１
（等倍）とする。
施例では、ディザマトリクスは８×８で、閾値の分布は
第９図（Ａ）の設定を用いている。また、変換率は１
（等倍）とする。
いま、濃度値が「32」で、一様な原画像を画素密度変
換し、第８図に示すように変換画像を原画像の位置から
ｘ方向に８画素、ｙ方向に４画素ずれた位置に上書きす
る場合を考える。まず、現在求めるようとしている変換
画素が原画像中のどの位置に対応するかをSrcアドレス
発生回路１によって求める。その際、原画素の並んでい
る間隔を「１」とすると、変換率がｒのとき変換画素は
1/rの間隔で原画像内に分布することを用いる。ここ
で、揚げている例では等倍、すなわちｒ＝１であるか
ら、変換画素も原画像中において間隔「１」で分布して
いることになる。
換し、第８図に示すように変換画像を原画像の位置から
ｘ方向に８画素、ｙ方向に４画素ずれた位置に上書きす
る場合を考える。まず、現在求めるようとしている変換
画素が原画像中のどの位置に対応するかをSrcアドレス
発生回路１によって求める。その際、原画素の並んでい
る間隔を「１」とすると、変換率がｒのとき変換画素は
1/rの間隔で原画像内に分布することを用いる。ここ
で、揚げている例では等倍、すなわちｒ＝１であるか
ら、変換画素も原画像中において間隔「１」で分布して
いることになる。
次に、求められたSrcアドレスおよびその周囲の被参
照原画素群から濃度予測器６を用いて変換画素位置にお
ける局所濃度値を予測する。本実施例では、原画像は一
様に濃度「32」となっているので、この方法によれば変
換画素の濃度予測値も「32」となる。
照原画素群から濃度予測器６を用いて変換画素位置にお
ける局所濃度値を予測する。本実施例では、原画像は一
様に濃度「32」となっているので、この方法によれば変
換画素の濃度予測値も「32」となる。
最後に、再ディザ化処理によって変換画素値を求め、
画像メモリ４のDstアドレス上に書き込む。再ディザ化
処理では、ディザマトリクス中の１つの閾値と濃度予測
値の大小を比較するが、その際、どの閾値を用いるかに
よって得られる画像が変わってくる。本実施例では、第
７図に示すように画像メモリ４内にディザマトリクスが
敷き詰められえいるものと考える。これは、画像メモリ
４のアドレスに対して固有にディザ閾値を割り当てるこ
とと等価である。さらに、本実施例では、８×８のディ
ザマトリクスを用いていることから、画像メモリ４のア
ドレス［ｘ、ｙ］に対応するディザ閾値は、ディザマト
リクス内のアドレス（ｘ ％ ８、ｙ ％ ８）に設定
された閾値である。ここで、（ｘ ％ ８）は、ｘを８
で割ったときの余りを表すものである。
画像メモリ４のDstアドレス上に書き込む。再ディザ化
処理では、ディザマトリクス中の１つの閾値と濃度予測
値の大小を比較するが、その際、どの閾値を用いるかに
よって得られる画像が変わってくる。本実施例では、第
７図に示すように画像メモリ４内にディザマトリクスが
敷き詰められえいるものと考える。これは、画像メモリ
４のアドレスに対して固有にディザ閾値を割り当てるこ
とと等価である。さらに、本実施例では、８×８のディ
ザマトリクスを用いていることから、画像メモリ４のア
ドレス［ｘ、ｙ］に対応するディザ閾値は、ディザマト
リクス内のアドレス（ｘ ％ ８、ｙ ％ ８）に設定
された閾値である。ここで、（ｘ ％ ８）は、ｘを８
で割ったときの余りを表すものである。
最初の変換画素値を求めるとき、原画像がアドレス
［０、０］から始まるものとすると、変換画像はアドレ
ス［８、４］から始まるので、濃度予測値「32」は、内
部アドレス発生回路９が出力した閾値読み出しアドレス
（８ ％ ８、４ ％ ８）＝（０、４）の閾値と比較
される。第９図（Ａ）により、ディザマトリクス内のア
ドレス（０、４）にある閾値は「38」であるから、比較
の結晶、最初の変換画素値として「０」が［８、４］に
書き込まれる。
［０、０］から始まるものとすると、変換画像はアドレ
ス［８、４］から始まるので、濃度予測値「32」は、内
部アドレス発生回路９が出力した閾値読み出しアドレス
（８ ％ ８、４ ％ ８）＝（０、４）の閾値と比較
される。第９図（Ａ）により、ディザマトリクス内のア
ドレス（０、４）にある閾値は「38」であるから、比較
の結晶、最初の変換画素値として「０」が［８、４］に
書き込まれる。
このようにして、変換画素が逐次求められ、画像メモ
リ４に書き込まれていき、最終的に第10図（Ｂ）に示し
た画像が得られる。
リ４に書き込まれていき、最終的に第10図（Ｂ）に示し
た画像が得られる。
以上説明したように上記実施例によれば、画像メモリ
のアドレスに対応してディザ閾値を選択し、再ディザ処
理に用いているので、原画像とそれに上書きされた変換
画像との境界部分におけるディザパターンの位相のずれ
が生じず、高画質なディザ画像処理結果が得られる。
のアドレスに対応してディザ閾値を選択し、再ディザ処
理に用いているので、原画像とそれに上書きされた変換
画像との境界部分におけるディザパターンの位相のずれ
が生じず、高画質なディザ画像処理結果が得られる。
［発明の効果］ 以上詳述したように本発明によれば、ディザで表現さ
れた原画像に対して画素密度変換を行なった後、再ディ
ザ処理を施して得られる変換画像を書込む際の、境界に
おけるディザパターンの位相のずれをなくし、より高画
質な処理結果が得られる画素密度変換装置を提供するこ
とができる。
れた原画像に対して画素密度変換を行なった後、再ディ
ザ処理を施して得られる変換画像を書込む際の、境界に
おけるディザパターンの位相のずれをなくし、より高画
質な処理結果が得られる画素密度変換装置を提供するこ
とができる。
図は本発明の一実施例を説明するためのもので、第１図
は全体的な構成を概略的に示すブロック図、第２図はDs
tアドレス発生回路の構成を示すブロック図、第３図は
変換画像が画像メモリに書き込まれる際のスキャン模式
図、第４図は内部RAMの構成を説明するための図、第５
図（Ａ），（Ｂ）はそれぞれ濃度予測器の構成例を示す
図、第５図（Ｃ）は第５図（Ｂ）の回路構成を説明する
ための図、第６図は濃度予測を説明するための模式図、
第７図は変換画像、原画像およびディザマトリクスの位
置関係を説明するための図、第８図は変換画像と原画像
との位置関係を説明するための図、第９図はディザ閾値
を説明するための図、第10図はディザパターンの位相ず
れによる画質劣化を説明するための図である。 １……Srcアドレス発生回路、２……Dstアドレス発生回
路、３……マルチプレックスセレクタ（MUX）、４……
画像メモリ、５……画素密度変換回路、６……濃度予測
器、７……内部RAM、８……再ディザ部、９……内部ア
ドレス発生回路。
は全体的な構成を概略的に示すブロック図、第２図はDs
tアドレス発生回路の構成を示すブロック図、第３図は
変換画像が画像メモリに書き込まれる際のスキャン模式
図、第４図は内部RAMの構成を説明するための図、第５
図（Ａ），（Ｂ）はそれぞれ濃度予測器の構成例を示す
図、第５図（Ｃ）は第５図（Ｂ）の回路構成を説明する
ための図、第６図は濃度予測を説明するための模式図、
第７図は変換画像、原画像およびディザマトリクスの位
置関係を説明するための図、第８図は変換画像と原画像
との位置関係を説明するための図、第９図はディザ閾値
を説明するための図、第10図はディザパターンの位相ず
れによる画質劣化を説明するための図である。 １……Srcアドレス発生回路、２……Dstアドレス発生回
路、３……マルチプレックスセレクタ（MUX）、４……
画像メモリ、５……画素密度変換回路、６……濃度予測
器、７……内部RAM、８……再ディザ部、９……内部ア
ドレス発生回路。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/66 355 G06F 15/68 320
Claims (2)
- 【請求項１】ディザ画像に対して画素密度変換を行なう
際に、変換画像の各画素に対応する原画像内の位置にお
ける局所濃度を予測し、その予測値とディザ閾値との比
較結果を用いて再ディザ化を行なうことにより変換画素
値を求める画素密度変換装置において、 変換画素の画像メモリへの書き込みアドレスから、ディ
ザ閾値が格納されているメモリのディザ閾値読み出しア
ドレスを求めて出力するアドレス発生手段を具備するこ
とを特徴とする画素密度変換装置。 - 【請求項２】前記アドレス発生手段は、ディザマトリク
スの行および列の数がそれぞれ2mおよび2nであるとき、
縦方向ｍビット以上、横方向ｎビット以上、計（ｍ＋
ｎ）ビット以上の情報量のアドレスを変換画素書き込み
アドレスから求めて出力することを特徴とする請求項１
記載の画素密度変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340397A JP2791215B2 (ja) | 1990-11-30 | 1990-11-30 | 画素密度変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340397A JP2791215B2 (ja) | 1990-11-30 | 1990-11-30 | 画素密度変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04205675A JPH04205675A (ja) | 1992-07-27 |
| JP2791215B2 true JP2791215B2 (ja) | 1998-08-27 |
Family
ID=18336564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340397A Expired - Lifetime JP2791215B2 (ja) | 1990-11-30 | 1990-11-30 | 画素密度変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2791215B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3221997B2 (ja) * | 1993-03-26 | 2001-10-22 | 株式会社東芝 | 画像処理装置 |
-
1990
- 1990-11-30 JP JP2340397A patent/JP2791215B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04205675A (ja) | 1992-07-27 |
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