JPH09199533A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH09199533A JPH09199533A JP545796A JP545796A JPH09199533A JP H09199533 A JPH09199533 A JP H09199533A JP 545796 A JP545796 A JP 545796A JP 545796 A JP545796 A JP 545796A JP H09199533 A JPH09199533 A JP H09199533A
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- JP
- Japan
- Prior art keywords
- film
- semiconductor substrate
- bumps
- electrode
- wirings
- Prior art date
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- Pending
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Abstract
(57)【要約】
【課題】 半導体装置のチップサイズの小型化を図る。
【解決手段】 半導体基板に、バンプを形成したフィル
ムを上に張り合わせる構造を持ち、バンプ間の所望の部
分に電気配線を設け、半導体基板の離れた素子間を接続
すること。かつ外部接続電極をバンプの接続で、すぐ上
または付近の部分に出すことにより、チップサイズを小
さくし、実装密度を増した。
ムを上に張り合わせる構造を持ち、バンプ間の所望の部
分に電気配線を設け、半導体基板の離れた素子間を接続
すること。かつ外部接続電極をバンプの接続で、すぐ上
または付近の部分に出すことにより、チップサイズを小
さくし、実装密度を増した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものである。
るものである。
【０００２】
【従来の技術】図３に従来例の断面図を示す。同図にお
いて、１は半導体基板、２はベース領域、３はエミッタ
領域、４は酸化膜、５はアルミニウム、６は電極配線、
７は電極パッド部、８はＣＶＤ保護膜である。
いて、１は半導体基板、２はベース領域、３はエミッタ
領域、４は酸化膜、５はアルミニウム、６は電極配線、
７は電極パッド部、８はＣＶＤ保護膜である。
【０００３】従来は、図３に示すように半導体基板１の
素子間はすべて、半導体の内部で直接電気的に接続され
ているかまたは、表面の電極配線６で接続されていた。
また、外部接続用の電極パッド７は、チップの外側周辺
に配置していた。
素子間はすべて、半導体の内部で直接電気的に接続され
ているかまたは、表面の電極配線６で接続されていた。
また、外部接続用の電極パッド７は、チップの外側周辺
に配置していた。
【０００４】
【発明が解決しようとする課題】上記の方法では、半導
体基板１の遠くの素子同士ではパターン設計をするため
の配線数が多く設計裕度が少ない欠点があった。また、
チップ外周に外部接続用の電極パッド７を配置するため
の配線６及び電極パッド７の分チップサイズを大きくす
る欠点があった。
体基板１の遠くの素子同士ではパターン設計をするため
の配線数が多く設計裕度が少ない欠点があった。また、
チップ外周に外部接続用の電極パッド７を配置するため
の配線６及び電極パッド７の分チップサイズを大きくす
る欠点があった。
【０００５】本発明は、この欠点を除去し、半導体基板
１に配線層フィルム９上配線層１３で増やすことで設計
裕度を増すこと、及び外部接続端子をバンプとして素子
の電極から直接あるいは付近の適切な箇所に設けたこと
で、チップサイズ及び実装時の専有面積を小さくするこ
とを目的とする。
１に配線層フィルム９上配線層１３で増やすことで設計
裕度を増すこと、及び外部接続端子をバンプとして素子
の電極から直接あるいは付近の適切な箇所に設けたこと
で、チップサイズ及び実装時の専有面積を小さくするこ
とを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、半導体基板の所定の素子間を接続するた
めに、縦方向に導電性を持つバンプと横方向の電気的配
線を持つように形成した絶縁性フィルムを用意し、半導
体基板の素子の接続用に形成した電極パッドに対応する
バンプを接着剤や圧着等で接続するようにしたものであ
る。
達成するため、半導体基板の所定の素子間を接続するた
めに、縦方向に導電性を持つバンプと横方向の電気的配
線を持つように形成した絶縁性フィルムを用意し、半導
体基板の素子の接続用に形成した電極パッドに対応する
バンプを接着剤や圧着等で接続するようにしたものであ
る。
【０００７】本発明では、半導体基板の素子と素子を半
導体基板の中で接続する、または半導体基板上で電極配
線する以外に、素子間を配線するためのフィルムがある
ことにより、パターン設計の裕度が増し、半導体装置の
面積をより小さくすることができる。また、同時に形成
したバンプを外部接続用に使用することにより、チップ
周辺に電極パッドを配する必要がなく母基板に実装する
サイズも小さくすることができる。
導体基板の中で接続する、または半導体基板上で電極配
線する以外に、素子間を配線するためのフィルムがある
ことにより、パターン設計の裕度が増し、半導体装置の
面積をより小さくすることができる。また、同時に形成
したバンプを外部接続用に使用することにより、チップ
周辺に電極パッドを配する必要がなく母基板に実装する
サイズも小さくすることができる。
【０００８】
【発明の実施の形態】以下本発明の実施例を図１、図２
により説明する。両図において、図３と同一物には同一
符号を付す。９は樹脂フィルム、１０はニッケル、１１
は導電性接着剤、１２は金、１３は配線を示す。
により説明する。両図において、図３と同一物には同一
符号を付す。９は樹脂フィルム、１０はニッケル、１１
は導電性接着剤、１２は金、１３は配線を示す。
【０００９】図１は本発明の半導体装置を示す断面図
で、半導体基板１にベース領域２、エミッタ領域３を形
成した後、酸化膜４をエッチング液にてコンタクト穴部
を除去している。次に、アルミニウム５を蒸着によって
全面につけ、必要部分を電極配線６や電極パッド部７と
して残して、ＣＶＤ保護膜８をつける。電極パッド部７
はＣＶＤ保護膜８をエッチングにより除去することで形
成されている。
で、半導体基板１にベース領域２、エミッタ領域３を形
成した後、酸化膜４をエッチング液にてコンタクト穴部
を除去している。次に、アルミニウム５を蒸着によって
全面につけ、必要部分を電極配線６や電極パッド部７と
して残して、ＣＶＤ保護膜８をつける。電極パッド部７
はＣＶＤ保護膜８をエッチングにより除去することで形
成されている。
【００１０】図２は本発明のバンプフィルムを説明する
断面図で、電気絶縁性を持つポリイミド等の樹脂フィル
ム９に、孔をあけその孔にニッケル１０を充填し、フィ
ルム９の下面に、導電性接着剤１１をつけ、上面には金
１２をつけて上下両面にバンプを形成している。また、
図１の半導体装置中の所望の電極パッド間を接続するた
め所定のバンプ間にニッケルまたは銅で、配線１３を施
している。
断面図で、電気絶縁性を持つポリイミド等の樹脂フィル
ム９に、孔をあけその孔にニッケル１０を充填し、フィ
ルム９の下面に、導電性接着剤１１をつけ、上面には金
１２をつけて上下両面にバンプを形成している。また、
図１の半導体装置中の所望の電極パッド間を接続するた
め所定のバンプ間にニッケルまたは銅で、配線１３を施
している。
【００１１】
【発明の効果】従って、半導体装置の外表部に更に配線
層が増えることで、パターン設計上の裕度が増し、半導
体基板１上の電極配線６の配線数を相対的に減らすこと
ができることや外部引き出し電極パッド７を真上または
付近に配することで、更に配線数を減らすことによって
チップサイズを小さくすることができる。
層が増えることで、パターン設計上の裕度が増し、半導
体基板１上の電極配線６の配線数を相対的に減らすこと
ができることや外部引き出し電極パッド７を真上または
付近に配することで、更に配線数を減らすことによって
チップサイズを小さくすることができる。
【図１】本発明の一実施例のパターンの断面図。
【図２】本発明の一実施例のバンプフィルムパターンの
断面図。
断面図。
【図３】従来例の技術を説明する断面図。
１ 半導体基板、２ ベース領域、３ エミッタ領域、
４ 酸化膜、５ アルミニウム、６ 電極配線、７ 電
極パッド部、８ ＣＶＤ保護膜、９ 樹脂フィルム、１
０ ニッケル、１１ 導電性接着剤、１２ 金、１３
配線。
４ 酸化膜、５ アルミニウム、６ 電極配線、７ 電
極パッド部、８ ＣＶＤ保護膜、９ 樹脂フィルム、１
０ ニッケル、１１ 導電性接着剤、１２ 金、１３
配線。
Claims (1)
- 【請求項１】 あらかじめ半導体基板に不純物を導入し
所望の半導体領域を形成し、次に半導体基板の上面に保
護膜を形成し該保護膜に電極孔を形成し、最後に電極配
線を形成してなる半導体基板において、該半導体基板の
所望の素子間を電気的に接続するため、外部接続用の電
極パッドを設け、更に、電気絶縁性を持つ樹脂フィルム
を加工し微細な貫通孔を形成しその孔の中に金属または
導電性接着剤を充填し、フィルムの表裏両面に金属また
は導電性接着剤をバンプ状に盛り上げてなるフィルムに
該半導体の所望の素子間を接続するための配線が金属で
形成されているフィルムと、該フィルムのバンプは前記
半導体基板の所望の素子間を電気的に接続するための近
傍または平面上の同位置に配置するとともに、該半導体
基板の外部接続用の電極パッドとの近傍または平面上の
同位置に配置され該フィルムと半導体基板を所望の電極
パッドとバンプ同士を接続し、かつ外部との接続もバン
プで行うことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP545796A JPH09199533A (ja) | 1996-01-17 | 1996-01-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP545796A JPH09199533A (ja) | 1996-01-17 | 1996-01-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199533A true JPH09199533A (ja) | 1997-07-31 |
Family
ID=11611762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP545796A Pending JPH09199533A (ja) | 1996-01-17 | 1996-01-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199533A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6694611B2 (en) | 1999-05-13 | 2004-02-24 | Alps Electric Co., Ltd. | Method for manufacturing a thin-film structure having a reliably removable oxide layer |
-
1996
- 1996-01-17 JP JP545796A patent/JPH09199533A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6694611B2 (en) | 1999-05-13 | 2004-02-24 | Alps Electric Co., Ltd. | Method for manufacturing a thin-film structure having a reliably removable oxide layer |
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