JPH09191240A - 二入力切換回路 - Google Patents
二入力切換回路Info
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- JPH09191240A JPH09191240A JP8001629A JP162996A JPH09191240A JP H09191240 A JPH09191240 A JP H09191240A JP 8001629 A JP8001629 A JP 8001629A JP 162996 A JP162996 A JP 162996A JP H09191240 A JPH09191240 A JP H09191240A
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
- H04N5/265—Mixing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
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- Signal Processing (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】二入力切換回路において、二入力信号の切換動
作に際して入力信号電圧に等しい電圧を出力し、出力段
差が入力信号電圧の影響を受けないようにする。 【解決手段】信号入力点11、12に各ベースが接続され、
コレクタ相互が接続されたトランジスタＱ1 、Ｑ2 と、
トランジスタＱ1 、Ｑ2 のエミッタに各エミッタが接続
され、各ベース・コレクタが信号出力点13に接続された
トランジスタＱ3、Ｑ4 と、第１電源とトランジスタＱ1
、Ｑ2 のエミッタとの間に接続された抵抗素子Ｒ1 、
Ｒ2 と、トランジスタＱ1 、Ｑ2 のエミッタと第２電源
との間に接続され、２つの切換信号に応じて択一的にオ
ン状態になるトランジスタＱ9 、Ｑ10と、第１電源と信
号出力ノードとの間に流れる電流を第１電源とトランジ
スタＱ1 、Ｑ2 のコレクタ共通接続点との間に流れる電
流に等しく設定する電流回路20とを具備する。
作に際して入力信号電圧に等しい電圧を出力し、出力段
差が入力信号電圧の影響を受けないようにする。 【解決手段】信号入力点11、12に各ベースが接続され、
コレクタ相互が接続されたトランジスタＱ1 、Ｑ2 と、
トランジスタＱ1 、Ｑ2 のエミッタに各エミッタが接続
され、各ベース・コレクタが信号出力点13に接続された
トランジスタＱ3、Ｑ4 と、第１電源とトランジスタＱ1
、Ｑ2 のエミッタとの間に接続された抵抗素子Ｒ1 、
Ｒ2 と、トランジスタＱ1 、Ｑ2 のエミッタと第２電源
との間に接続され、２つの切換信号に応じて択一的にオ
ン状態になるトランジスタＱ9 、Ｑ10と、第１電源と信
号出力ノードとの間に流れる電流を第１電源とトランジ
スタＱ1 、Ｑ2 のコレクタ共通接続点との間に流れる電
流に等しく設定する電流回路20とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、二入力切換回路に
係り、特にビデオ信号用の二入力切換回路に関するもの
で、テレビジョン画像表示装置などに使用される。
係り、特にビデオ信号用の二入力切換回路に関するもの
で、テレビジョン画像表示装置などに使用される。
【０００２】
【従来の技術】テレビジョン画像表示装置の表示画面の
水平走査期間の途中で表示画面を切り換える際、２つの
ビデオ信号を切換選択して出力するためのビデオ信号切
換回路として、従来、例えば図３に示すような二入力切
換回路が使用されている。
水平走査期間の途中で表示画面を切り換える際、２つの
ビデオ信号を切換選択して出力するためのビデオ信号切
換回路として、従来、例えば図３に示すような二入力切
換回路が使用されている。
【０００３】図３に示す二入力切換回路において、１１
は第１の信号入力ノード、１２は第２の信号入力ノー
ド、Ｑ１は上記第１の信号入力ノード１１にベースが接
続され、電源電位（ＶCC）ノードにコレクタが接続され
たＮＰＮ型の入力バッファ用の第１のトランジスタ、Ｑ
２は前記第２の信号入力ノード１２にベースが接続さ
れ、電源ノードにコレクタが接続されたＮＰＮ型の入力
バッファ用の第２のトランジスタである。
は第１の信号入力ノード、１２は第２の信号入力ノー
ド、Ｑ１は上記第１の信号入力ノード１１にベースが接
続され、電源電位（ＶCC）ノードにコレクタが接続され
たＮＰＮ型の入力バッファ用の第１のトランジスタ、Ｑ
２は前記第２の信号入力ノード１２にベースが接続さ
れ、電源ノードにコレクタが接続されたＮＰＮ型の入力
バッファ用の第２のトランジスタである。
【０００４】Ｑ３は前記第１のトランジスタＱ１のエミ
ッタにエミッタが接続され、ベース・コレクタ相互が接
続（ダイオード接続）されるとともに信号出力ノード１
３に接続されたＮＰＮ型の第３のトランジスタである。
ッタにエミッタが接続され、ベース・コレクタ相互が接
続（ダイオード接続）されるとともに信号出力ノード１
３に接続されたＮＰＮ型の第３のトランジスタである。
【０００５】Ｑ４は前記第２のトランジスタＱ２のエミ
ッタにエミッタが接続され、ベース・コレクタ相互が接
続される（ダイオード接続）とともに前記信号出力ノー
ド１３に接続されたＮＰＮ型の第４のトランジスタであ
る。
ッタにエミッタが接続され、ベース・コレクタ相互が接
続される（ダイオード接続）とともに前記信号出力ノー
ド１３に接続されたＮＰＮ型の第４のトランジスタであ
る。
【０００６】Ｒ１は前記第１のトランジスタＱ１および
第３のトランジスタＱ３のエミッタ共通接続ノードと電
源ノードとの間に接続された第１の抵抗素子、Ｒ２は前
記第２のトランジスタＱ２および第４のトランジスタＱ
４のエミッタ共通接続ノードと電源ノードとの間に接続
された第２の抵抗素子である。
第３のトランジスタＱ３のエミッタ共通接続ノードと電
源ノードとの間に接続された第１の抵抗素子、Ｒ２は前
記第２のトランジスタＱ２および第４のトランジスタＱ
４のエミッタ共通接続ノードと電源ノードとの間に接続
された第２の抵抗素子である。
【０００７】Ｒ３は前記第３のトランジスタＱ３のベー
ス・コレクタおよび第４のトランジスタＱ４のベース・
コレクタの共通接続ノードと電源ノードとの間に接続さ
れた第３の抵抗素子である。
ス・コレクタおよび第４のトランジスタＱ４のベース・
コレクタの共通接続ノードと電源ノードとの間に接続さ
れた第３の抵抗素子である。
【０００８】Ｑ５およびＱ６はエミッタ相互が共通に接
続された差動対をなすＰＮＰ型の第５のトランジスタお
よび第６のトランジスタであり、それぞれのベースは対
応して第１の切換制御信号入力ノード１４および第２の
切換制御信号入力ノード１５に接続されている。
続された差動対をなすＰＮＰ型の第５のトランジスタお
よび第６のトランジスタであり、それぞれのベースは対
応して第１の切換制御信号入力ノード１４および第２の
切換制御信号入力ノード１５に接続されている。
【０００９】１６は電源ノードと上記差動対トランジス
タＱ５、Ｑ６のエミッタ共通接続ノードとの間に接続さ
れた定電流源である。Ｑ７は前記第５のトランジスタＱ
５のコレクタと接地電位（ＧＮＤ）ノードとの間にコレ
クタ・エミッタ間が接続され、コレクタ・ベース相互が
接続されたＮＰＮ型の第７のトランジスタである。
タＱ５、Ｑ６のエミッタ共通接続ノードとの間に接続さ
れた定電流源である。Ｑ７は前記第５のトランジスタＱ
５のコレクタと接地電位（ＧＮＤ）ノードとの間にコレ
クタ・エミッタ間が接続され、コレクタ・ベース相互が
接続されたＮＰＮ型の第７のトランジスタである。
【００１０】Ｑ８は前記第６のトランジスタＱ６のコレ
クタと接地ノードとの間にコレクタ・エミッタ間が接続
され、コレクタ・ベース相互が接続されたＮＰＮ型の第
８のトランジスタである。
クタと接地ノードとの間にコレクタ・エミッタ間が接続
され、コレクタ・ベース相互が接続されたＮＰＮ型の第
８のトランジスタである。
【００１１】Ｑ９は前記第７のトランジスタＱ７のベー
スおよびエミッタに対応してベースおよびエミッタが接
続され、そのコレクタが前記第１のトランジスタＱ１お
よび第３のトランジスタＱ３のエミッタ共通接続ノード
に接続されたＮＰＮ型の第９のトランジスタであり、上
記第７のトランジスタＱ７と第９のトランジスタＱ９と
は第１のカレントミラー回路１７を形成している。
スおよびエミッタに対応してベースおよびエミッタが接
続され、そのコレクタが前記第１のトランジスタＱ１お
よび第３のトランジスタＱ３のエミッタ共通接続ノード
に接続されたＮＰＮ型の第９のトランジスタであり、上
記第７のトランジスタＱ７と第９のトランジスタＱ９と
は第１のカレントミラー回路１７を形成している。
【００１２】Ｑ１０は前記第８のトランジスタＱ８のベ
ースおよびエミッタに対応してベースおよびエミッタが
接続され、そのコレクタが前記第２のトランジスタＱ２
および第４のトランジスタＱ４のエミッタ共通接続ノー
ドに接続されたＮＰＮ型の第１０のトランジスタであ
り、上記第８のトランジスタＱ８と第１０のトランジス
タＱ１０とは第２のカレントミラー回路１８を形成して
いる。
ースおよびエミッタに対応してベースおよびエミッタが
接続され、そのコレクタが前記第２のトランジスタＱ２
および第４のトランジスタＱ４のエミッタ共通接続ノー
ドに接続されたＮＰＮ型の第１０のトランジスタであ
り、上記第８のトランジスタＱ８と第１０のトランジス
タＱ１０とは第２のカレントミラー回路１８を形成して
いる。
【００１３】次に、上記構成において、第１の切換制御
信号入力ノード１４に印加される第１の切換制御信号の
電位が第２の切換制御信号入力ノード１５に印加される
第２の切換制御信号の電位よりも低い時（第１の選択モ
ード）における動作および上記とは逆に第２の切換制御
信号の電位が第１の切換制御信号の電位よりも低い時
（第２の選択モード）における動作を説明する。
信号入力ノード１４に印加される第１の切換制御信号の
電位が第２の切換制御信号入力ノード１５に印加される
第２の切換制御信号の電位よりも低い時（第１の選択モ
ード）における動作および上記とは逆に第２の切換制御
信号の電位が第１の切換制御信号の電位よりも低い時
（第２の選択モード）における動作を説明する。
【００１４】第１の選択モードにおいては、第５のトラ
ンジスタＱ５がオンし、第６のトランジスタがＱ６オフ
になる。これにより、第１のカレントミラー回路１７の
第７のトランジスタＱ７および第９のトランジスタＱ９
はそれぞれオンし、第１のトランジスタＱ１および第３
のトランジスタＱ３がそれぞれオンし、第１のトランジ
スタＱ１のベースに入力する第１の入力信号が第３のト
ランジスタＱ３のベース・コレクタ（信号出力ノード１
３）から出力する。
ンジスタＱ５がオンし、第６のトランジスタがＱ６オフ
になる。これにより、第１のカレントミラー回路１７の
第７のトランジスタＱ７および第９のトランジスタＱ９
はそれぞれオンし、第１のトランジスタＱ１および第３
のトランジスタＱ３がそれぞれオンし、第１のトランジ
スタＱ１のベースに入力する第１の入力信号が第３のト
ランジスタＱ３のベース・コレクタ（信号出力ノード１
３）から出力する。
【００１５】一方、この時、第２のカレントミラー回路
１８の第８のトランジスタＱ８および第１０のトランジ
スタＱ１０はそれぞれオフであり、第２のトランジスタ
Ｑ２および第４のトランジスタＱ４のエミッタ共通接続
ノードの電位は抵抗素子Ｒ２を通してＶCCにプルアップ
されるので、第２のトランジスタＱ２および第４のトラ
ンジスタＱ４はそれぞれオフになる。
１８の第８のトランジスタＱ８および第１０のトランジ
スタＱ１０はそれぞれオフであり、第２のトランジスタ
Ｑ２および第４のトランジスタＱ４のエミッタ共通接続
ノードの電位は抵抗素子Ｒ２を通してＶCCにプルアップ
されるので、第２のトランジスタＱ２および第４のトラ
ンジスタＱ４はそれぞれオフになる。
【００１６】第２の選択モードにおいては、第６のトラ
ンジスタＱ６がオンし、第５のトランジスタＱ５がオフ
になる。これにより、第２のカレントミラー回路１８の
第８のトランジスタＱ８および第１０のトランジスタＱ
１０はそれぞれオンし、第２のトランジスタＱ２および
第４のトランジスタＱ４がそれぞれオンし、第２のトラ
ンジスタＱ２のベースに入力する第２の入力信号が第４
のトランジスタＱ４のベース・コレクタ（信号出力ノー
ド１３）から出力する。
ンジスタＱ６がオンし、第５のトランジスタＱ５がオフ
になる。これにより、第２のカレントミラー回路１８の
第８のトランジスタＱ８および第１０のトランジスタＱ
１０はそれぞれオンし、第２のトランジスタＱ２および
第４のトランジスタＱ４がそれぞれオンし、第２のトラ
ンジスタＱ２のベースに入力する第２の入力信号が第４
のトランジスタＱ４のベース・コレクタ（信号出力ノー
ド１３）から出力する。
【００１７】一方、この時、第１のカレントミラー回路
１７の第７のトランジスタＱ７および第９のトランジス
タＱ９はそれぞれオフであり、第１のトランジスタＱ１
および第３のトランジスタＱ３のエミッタ共通接続ノー
ドの電位は抵抗素子Ｒ１を通してＶCCにプルアップされ
るので、第１のトランジスタＱ１および第３のトランジ
スタＱ３はそれぞれオフになる。
１７の第７のトランジスタＱ７および第９のトランジス
タＱ９はそれぞれオフであり、第１のトランジスタＱ１
および第３のトランジスタＱ３のエミッタ共通接続ノー
ドの電位は抵抗素子Ｒ１を通してＶCCにプルアップされ
るので、第１のトランジスタＱ１および第３のトランジ
スタＱ３はそれぞれオフになる。
【００１８】ところで、上記回路においては、２つの動
作モードにおいて、２個のカレントミラー回路１７、１
８のどちらか一方は定電流源１６からの定電流Ｉ0 が流
れており、信号出力ノード１３に接続されている第３の
トランジスタＱ３および第４のトランジスタＱ４のうち
の一方はオン状態である。また、信号出力ノード１３は
抵抗素子Ｒ３を介して電源ノードに接続されているの
で、例えば第２の選択モード（トランジスタＱ２、Ｑ４
がそれぞれオン、トランジスタＱ１、Ｑ３がそれぞれオ
フ）の時、トランジスタＱ４のエミッタ電流をＩEQ4 で
表わすと、 ＩEQ4 ＝（ＶCC−Ｖout ）／Ｒ３ ……（１） であり、出力信号電圧Ｖout に依存する。
作モードにおいて、２個のカレントミラー回路１７、１
８のどちらか一方は定電流源１６からの定電流Ｉ0 が流
れており、信号出力ノード１３に接続されている第３の
トランジスタＱ３および第４のトランジスタＱ４のうち
の一方はオン状態である。また、信号出力ノード１３は
抵抗素子Ｒ３を介して電源ノードに接続されているの
で、例えば第２の選択モード（トランジスタＱ２、Ｑ４
がそれぞれオン、トランジスタＱ１、Ｑ３がそれぞれオ
フ）の時、トランジスタＱ４のエミッタ電流をＩEQ4 で
表わすと、 ＩEQ4 ＝（ＶCC−Ｖout ）／Ｒ３ ……（１） であり、出力信号電圧Ｖout に依存する。
【００１９】一方、トランジスタＱ２のエミッタ電流を
ＩEQ2 で表わすと、 Ｉ0 ＝ＩEQ2 ＋ＩEQ4 ＋｛ＶCC−Ｖout −ＶT ｌn （ＩEQ4 ／Ｉｓ）｝／Ｒ２ ……（２） となる。従って、ＩEQ2 とＩEQ4 とは出力信号電圧Ｖou
t の変化に依存して変化し、ＩEQ2 とＩEQ4 とは等しく
なくなり、トランジスタＱ２のベース・エミッタ間電圧
ＶFQ2 をトランジスタＱ４のベース・エミッタ間電圧Ｖ
FQ4 で打ち消すことができなくなる。つまり、 ＶFQ2 ＝ＶT ｌn ［Ｉ0 −（ＶCC−Ｖout ）／Ｒ３− ｛ＶCC−Ｖout −ＶT ｌn （ＶCC−Ｖout ／Ｉｓ・Ｒｓ）｝／Ｒ２］／Ｉｓ ……（３） であり、 ＶFQ4 ＝ＶT ｌn （ＶCC−Ｖout ）／Ｉｓ・Ｒｓ ……（４） となるからである。
ＩEQ2 で表わすと、 Ｉ0 ＝ＩEQ2 ＋ＩEQ4 ＋｛ＶCC−Ｖout −ＶT ｌn （ＩEQ4 ／Ｉｓ）｝／Ｒ２ ……（２） となる。従って、ＩEQ2 とＩEQ4 とは出力信号電圧Ｖou
t の変化に依存して変化し、ＩEQ2 とＩEQ4 とは等しく
なくなり、トランジスタＱ２のベース・エミッタ間電圧
ＶFQ2 をトランジスタＱ４のベース・エミッタ間電圧Ｖ
FQ4 で打ち消すことができなくなる。つまり、 ＶFQ2 ＝ＶT ｌn ［Ｉ0 −（ＶCC−Ｖout ）／Ｒ３− ｛ＶCC−Ｖout −ＶT ｌn （ＶCC−Ｖout ／Ｉｓ・Ｒｓ）｝／Ｒ２］／Ｉｓ ……（３） であり、 ＶFQ4 ＝ＶT ｌn （ＶCC−Ｖout ）／Ｉｓ・Ｒｓ ……（４） となるからである。
【００２０】また、入力信号電圧をＶinで表わすと、 Ｖout ＝Ｖin−ＶFQ2 ＋ＶFQ4 ……（５） となり、Ｖout は、Ｖinに影響されてしまい、Ｖinと等
しくなくなる。
しくなくなる。
【００２１】従って、上記二入力切換回路は、信号出力
ノード１３の出力信号電圧Ｖout が入力信号電圧Ｖinに
影響されてしまうので、２つの動作モードの切換え（二
入力信号の切換動作）に際して、入出力特性および信号
出力ノード１３の出力信号電圧Ｖout の直流段差が入力
信号電圧Ｖinに影響されてしまう。
ノード１３の出力信号電圧Ｖout が入力信号電圧Ｖinに
影響されてしまうので、２つの動作モードの切換え（二
入力信号の切換動作）に際して、入出力特性および信号
出力ノード１３の出力信号電圧Ｖout の直流段差が入力
信号電圧Ｖinに影響されてしまう。
【００２２】
【発明が解決しようとする課題】上記したように従来の
二入力切換回路は、二入力信号の切換動作に際して、入
出力特性および出力信号電圧の直流段差が入力信号電圧
に影響されてしまうという問題があった。
二入力切換回路は、二入力信号の切換動作に際して、入
出力特性および出力信号電圧の直流段差が入力信号電圧
に影響されてしまうという問題があった。
【００２３】本発明は上記の問題点を解決すべくなされ
たもので、入力信号電圧に関係なく入力信号電圧に等し
い出力信号電圧を得るようにし、二入力信号の切換動作
に際して、入出力特性および出力信号電圧の直流段差が
入力信号電圧に影響されなくなる二入力切換回路を提供
することを目的とする。
たもので、入力信号電圧に関係なく入力信号電圧に等し
い出力信号電圧を得るようにし、二入力信号の切換動作
に際して、入出力特性および出力信号電圧の直流段差が
入力信号電圧に影響されなくなる二入力切換回路を提供
することを目的とする。
【００２４】
【課題を解決するための手段】本発明の二入力切換回路
は、各ベースが対応して第１の信号入力ノード、第２の
信号入力ノードに接続され、コレクタ相互が接続された
第１極性型の第１のトランジスタおよび第２のトランジ
スタと、前記第１のトランジスタとエミッタ相互が接続
され、ベース・コレクタ相互が信号出力ノードに接続さ
れた第１極性型の第３のトランジスタと、前記第２のト
ランジスタとエミッタ相互が接続され、ベース・コレク
タ相互が前記信号出力ノードに接続された第１極性型の
第４のトランジスタと、前記第１、第３のトランジスタ
のエミッタ共通接続ノードと第１の電源ノードとの間に
接続された第１の抵抗素子と、前記第２、第４のトラン
ジスタのエミッタ共通接続ノードと前記第１の電源ノー
ドとの間に接続された第２の抵抗素子と、前記第１、第
３のトランジスタのエミッタ共通接続ノードと第２の電
源ノードとの間および前記第２、第４のトランジスタの
エミッタ共通接続ノードと前記第２の電源ノードとの間
にそれぞれ接続され、第１の切換制御信号および第２の
切換制御信号に応じて択一的にオン状態になるように制
御される２個の定電流源用トランジスタと、前記第１の
電源ノードと前記信号出力ノードとの間に流れる電流を
前記第１の電源ノードと前記第１、第２のトランジスタ
のコレクタ共通接続ノードとの間に流れる電流に等しく
設定する電流回路とを具備することを特徴とする。
は、各ベースが対応して第１の信号入力ノード、第２の
信号入力ノードに接続され、コレクタ相互が接続された
第１極性型の第１のトランジスタおよび第２のトランジ
スタと、前記第１のトランジスタとエミッタ相互が接続
され、ベース・コレクタ相互が信号出力ノードに接続さ
れた第１極性型の第３のトランジスタと、前記第２のト
ランジスタとエミッタ相互が接続され、ベース・コレク
タ相互が前記信号出力ノードに接続された第１極性型の
第４のトランジスタと、前記第１、第３のトランジスタ
のエミッタ共通接続ノードと第１の電源ノードとの間に
接続された第１の抵抗素子と、前記第２、第４のトラン
ジスタのエミッタ共通接続ノードと前記第１の電源ノー
ドとの間に接続された第２の抵抗素子と、前記第１、第
３のトランジスタのエミッタ共通接続ノードと第２の電
源ノードとの間および前記第２、第４のトランジスタの
エミッタ共通接続ノードと前記第２の電源ノードとの間
にそれぞれ接続され、第１の切換制御信号および第２の
切換制御信号に応じて択一的にオン状態になるように制
御される２個の定電流源用トランジスタと、前記第１の
電源ノードと前記信号出力ノードとの間に流れる電流を
前記第１の電源ノードと前記第１、第２のトランジスタ
のコレクタ共通接続ノードとの間に流れる電流に等しく
設定する電流回路とを具備することを特徴とする。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の二入力切
換回路の実施の形態に係るビデオ信号切換回路の一例を
示している。
施の形態を詳細に説明する。図１は、本発明の二入力切
換回路の実施の形態に係るビデオ信号切換回路の一例を
示している。
【００２６】図１に示すビデオ信号切換回路において、
１１は第１の信号入力ノード、１２は第２の信号入力ノ
ード、Ｑ１は上記第１の信号入力ノード１１にベースが
接続されたＮＰＮ型の入力バッファ用の第１のトランジ
スタ、Ｑ２は前記第２の信号入力ノード１２にベースが
接続され、前記第１のトランジスタＱ１とコレクタ相互
が接続されたＮＰＮ型の入力バッファ用の第２のトラン
ジスタである。
１１は第１の信号入力ノード、１２は第２の信号入力ノ
ード、Ｑ１は上記第１の信号入力ノード１１にベースが
接続されたＮＰＮ型の入力バッファ用の第１のトランジ
スタ、Ｑ２は前記第２の信号入力ノード１２にベースが
接続され、前記第１のトランジスタＱ１とコレクタ相互
が接続されたＮＰＮ型の入力バッファ用の第２のトラン
ジスタである。
【００２７】Ｑ３は前記第１のトランジスタＱ１のエミ
ッタにエミッタが接続され、ベース・コレクタ相互が接
続される（ダイオード接続）とともに信号出力ノード１
３に接続されたＮＰＮ型の第３のトランジスタである。
ッタにエミッタが接続され、ベース・コレクタ相互が接
続される（ダイオード接続）とともに信号出力ノード１
３に接続されたＮＰＮ型の第３のトランジスタである。
【００２８】Ｑ４は前記第２のトランジスタＱ２のエミ
ッタにエミッタが接続され、ベース・コレクタ相互が接
続される（ダイオード接続）とともに前記信号出力ノー
ド１３に接続されたＮＰＮ型の第４のトランジスタであ
る。
ッタにエミッタが接続され、ベース・コレクタ相互が接
続される（ダイオード接続）とともに前記信号出力ノー
ド１３に接続されたＮＰＮ型の第４のトランジスタであ
る。
【００２９】Ｒ１は前記第１のトランジスタＱ１および
第３のトランジスタＱ３のエミッタ共通接続ノードと電
源ノードとの間に接続された第１の抵抗素子、Ｒ２は前
記第２のトランジスタＱ２および第４のトランジスタＱ
４のエミッタ共通接続ノードと電源ノードとの間に接続
された第２の抵抗素子である。
第３のトランジスタＱ３のエミッタ共通接続ノードと電
源ノードとの間に接続された第１の抵抗素子、Ｒ２は前
記第２のトランジスタＱ２および第４のトランジスタＱ
４のエミッタ共通接続ノードと電源ノードとの間に接続
された第２の抵抗素子である。
【００３０】Ｑ５およびＱ６はエミッタ相互が共通に接
続された差動対をなすＰＮＰ型の第５のトランジスタお
よび第６のトランジスタであり、それぞれのベースは対
応して第１の切換制御信号入力ノード１４および第２の
切換制御信号入力ノード１５に接続されている。
続された差動対をなすＰＮＰ型の第５のトランジスタお
よび第６のトランジスタであり、それぞれのベースは対
応して第１の切換制御信号入力ノード１４および第２の
切換制御信号入力ノード１５に接続されている。
【００３１】１６は電源ノードと上記差動対トランジス
タＱ５、Ｑ６のエミッタ共通接続ノードとの間に接続さ
れた定電流源である。Ｑ７は前記第５のトランジスタＱ
５のコレクタと接地ノードとの間にコレクタ・エミッタ
間が接続され、コレクタ・ベース相互が接続されたＮＰ
Ｎ型の第７のトランジスタである。
タＱ５、Ｑ６のエミッタ共通接続ノードとの間に接続さ
れた定電流源である。Ｑ７は前記第５のトランジスタＱ
５のコレクタと接地ノードとの間にコレクタ・エミッタ
間が接続され、コレクタ・ベース相互が接続されたＮＰ
Ｎ型の第７のトランジスタである。
【００３２】Ｑ８は前記第６のトランジスタＱ６のコレ
クタと接地ノードとの間にコレクタ・エミッタ間が接続
され、コレクタ・ベース相互が接続されたＮＰＮ型の第
８のトランジスタである。
クタと接地ノードとの間にコレクタ・エミッタ間が接続
され、コレクタ・ベース相互が接続されたＮＰＮ型の第
８のトランジスタである。
【００３３】Ｑ９は前記第７のトランジスタＱ７のベー
スおよびエミッタに対応してベースおよびエミッタが接
続され、そのコレクタが前記第１のトランジスタＱ１お
よび第３のトランジスタＱ３のエミッタ共通接続ノード
に接続されたＮＰＮ型の第９のトランジスタであり、上
記第７のトランジスタＱ７と第９のトランジスタＱ９と
は第１のカレントミラー回路１７を形成している。
スおよびエミッタに対応してベースおよびエミッタが接
続され、そのコレクタが前記第１のトランジスタＱ１お
よび第３のトランジスタＱ３のエミッタ共通接続ノード
に接続されたＮＰＮ型の第９のトランジスタであり、上
記第７のトランジスタＱ７と第９のトランジスタＱ９と
は第１のカレントミラー回路１７を形成している。
【００３４】Ｑ１０は前記第８のトランジスタＱ８のベ
ースおよびエミッタに対応してベースおよびエミッタが
接続され、そのコレクタが前記第２のトランジスタＱ２
および第４のトランジスタＱ４のエミッタ共通接続ノー
ドに接続されたＮＰＮ型の第１０のトランジスタであ
り、上記第８のトランジスタＱ８と第１０のトランジス
タＱ１０とは第２のカレントミラー回路１８を形成して
いる。
ースおよびエミッタに対応してベースおよびエミッタが
接続され、そのコレクタが前記第２のトランジスタＱ２
および第４のトランジスタＱ４のエミッタ共通接続ノー
ドに接続されたＮＰＮ型の第１０のトランジスタであ
り、上記第８のトランジスタＱ８と第１０のトランジス
タＱ１０とは第２のカレントミラー回路１８を形成して
いる。
【００３５】さらに、前記電源ノードと前記信号出力ノ
ード１３との間に流れる電流を電源ノードと前記第１の
トランジスタＱ１および第２のトランジスタＱ２のコレ
クタ共通接続ノードとの間に流れる電流に等しく設定す
る電流回路２０（例えば第３のカレントミラー回路２
０）が設けられている。
ード１３との間に流れる電流を電源ノードと前記第１の
トランジスタＱ１および第２のトランジスタＱ２のコレ
クタ共通接続ノードとの間に流れる電流に等しく設定す
る電流回路２０（例えば第３のカレントミラー回路２
０）が設けられている。
【００３６】上記第３のカレントミラー回路２０は、電
源ノードと前記トランジスタＱ１、Ｑ２のコレクタ共通
接続ノードとの間にエミッタ・コレクタ間が接続され、
ベース・コレクタ相互が接続されたＰＮＰ型の第１１の
トランジスタＱ１１（入力側トランジスタ）と、前記電
源ノードと信号出力ノード１３との間にエミッタ・コレ
クタ間が接続され、ベースが前記トランジスタＱ１１の
ベースに接続されたＰＮＰ型の第１２のトランジスタＱ
１２（出力側トランジスタ）とからなる。
源ノードと前記トランジスタＱ１、Ｑ２のコレクタ共通
接続ノードとの間にエミッタ・コレクタ間が接続され、
ベース・コレクタ相互が接続されたＰＮＰ型の第１１の
トランジスタＱ１１（入力側トランジスタ）と、前記電
源ノードと信号出力ノード１３との間にエミッタ・コレ
クタ間が接続され、ベースが前記トランジスタＱ１１の
ベースに接続されたＰＮＰ型の第１２のトランジスタＱ
１２（出力側トランジスタ）とからなる。
【００３７】次に、上記構成において、第１の切換制御
信号入力ノード１４に印加される第１の切換制御信号の
電位が第２の切換制御信号入力ノード１５に印加される
第２の切換制御信号の電位よりも低い時（第１の選択モ
ード）における動作および上記とは逆に第２の切換制御
信号の電位が第１の切換制御信号の電位よりも低い時
（第２の選択モード）における動作を説明する。
信号入力ノード１４に印加される第１の切換制御信号の
電位が第２の切換制御信号入力ノード１５に印加される
第２の切換制御信号の電位よりも低い時（第１の選択モ
ード）における動作および上記とは逆に第２の切換制御
信号の電位が第１の切換制御信号の電位よりも低い時
（第２の選択モード）における動作を説明する。
【００３８】第１の選択モードにおいては、第５のトラ
ンジスタＱ５がオンし、第６のトランジスタがＱ６オフ
になる。これにより、第１のカレントミラー回路１７の
第７のトランジスタＱ７および第９のトランジスタＱ９
はそれぞれオンし、第１のトランジスタＱ１および第３
のトランジスタＱ３がそれぞれオンし、第１のトランジ
スタＱ１のベースに入力する第１のビデオ入力信号が第
３のトランジスタＱ３のベース・コレクタ（信号出力ノ
ード１３）から出力する。
ンジスタＱ５がオンし、第６のトランジスタがＱ６オフ
になる。これにより、第１のカレントミラー回路１７の
第７のトランジスタＱ７および第９のトランジスタＱ９
はそれぞれオンし、第１のトランジスタＱ１および第３
のトランジスタＱ３がそれぞれオンし、第１のトランジ
スタＱ１のベースに入力する第１のビデオ入力信号が第
３のトランジスタＱ３のベース・コレクタ（信号出力ノ
ード１３）から出力する。
【００３９】一方、この時、第２のカレントミラー回路
１８の第８のトランジスタＱ８および第１０のトランジ
スタＱ１０はそれぞれオフであり、第２のトランジスタ
Ｑ２および第４のトランジスタＱ４のエミッタ共通接続
ノードの電位は抵抗素子Ｒ２を通してＶCCにプルアップ
されるので、第２のトランジスタＱ２および第４のトラ
ンジスタＱ４はそれぞれオフになる。
１８の第８のトランジスタＱ８および第１０のトランジ
スタＱ１０はそれぞれオフであり、第２のトランジスタ
Ｑ２および第４のトランジスタＱ４のエミッタ共通接続
ノードの電位は抵抗素子Ｒ２を通してＶCCにプルアップ
されるので、第２のトランジスタＱ２および第４のトラ
ンジスタＱ４はそれぞれオフになる。
【００４０】第２の選択モードにおいては、第６のトラ
ンジスタＱ６がオンし、第５のトランジスタＱ５がオフ
になる。これにより、第２のカレントミラー回路１８の
第８のトランジスタＱ８および第１０のトランジスタＱ
１０はそれぞれオンし、第２のトランジスタＱ２および
第４のトランジスタＱ４がそれぞれオンし、第２のトラ
ンジスタＱ２のベースに入力する第２のビデオ入力信号
が第４のトランジスタＱ４のベース・コレクタ（信号出
力ノード１３）から出力する。
ンジスタＱ６がオンし、第５のトランジスタＱ５がオフ
になる。これにより、第２のカレントミラー回路１８の
第８のトランジスタＱ８および第１０のトランジスタＱ
１０はそれぞれオンし、第２のトランジスタＱ２および
第４のトランジスタＱ４がそれぞれオンし、第２のトラ
ンジスタＱ２のベースに入力する第２のビデオ入力信号
が第４のトランジスタＱ４のベース・コレクタ（信号出
力ノード１３）から出力する。
【００４１】一方、この時、第１のカレントミラー回路
１７の第７のトランジスタＱ７および第９のトランジス
タＱ９はそれぞれオフであり、第１のトランジスタＱ１
および第３のトランジスタＱ３のエミッタ共通接続ノー
ドの電位は抵抗素子Ｒ１を通してＶCCにプルアップされ
るので、第１のトランジスタＱ１および第３のトランジ
スタＱ３はそれぞれオフになる。
１７の第７のトランジスタＱ７および第９のトランジス
タＱ９はそれぞれオフであり、第１のトランジスタＱ１
および第３のトランジスタＱ３のエミッタ共通接続ノー
ドの電位は抵抗素子Ｒ１を通してＶCCにプルアップされ
るので、第１のトランジスタＱ１および第３のトランジ
スタＱ３はそれぞれオフになる。
【００４２】ところで、上記回路においては、２つの動
作モードにおいて、２個のカレントミラー回路１７、１
８のどちらか一方は定電流源１６からの定電流Ｉ0 が流
れており、信号出力ノード１３に接続されている第３の
トランジスタＱ３および第４のトランジスタＱ４のうち
の一方はオン状態である。
作モードにおいて、２個のカレントミラー回路１７、１
８のどちらか一方は定電流源１６からの定電流Ｉ0 が流
れており、信号出力ノード１３に接続されている第３の
トランジスタＱ３および第４のトランジスタＱ４のうち
の一方はオン状態である。
【００４３】例えば第２の選択モード（トランジスタＱ
２、Ｑ４がそれぞれオン、トランジスタＱ１、Ｑ３がそ
れぞれオフ）の時、トランジスタＱ２のエミッタ電流Ｉ
EQ2は第３のカレントミラー回路２０により折り返され
てトランジスタＱ４のエミッタ電流ＩEQ4 として流れ
る。
２、Ｑ４がそれぞれオン、トランジスタＱ１、Ｑ３がそ
れぞれオフ）の時、トランジスタＱ２のエミッタ電流Ｉ
EQ2は第３のカレントミラー回路２０により折り返され
てトランジスタＱ４のエミッタ電流ＩEQ4 として流れ
る。
【００４４】これにより、ＩEQ2 とＩEQ4 とは等しくな
り、トランジスタＱ２のベース・エミッタ間電圧ＶFQ2
の影響がトランジスタＱ４のベース・エミッタ間電圧Ｖ
FQ4で打ち消されるようになる。
り、トランジスタＱ２のベース・エミッタ間電圧ＶFQ2
の影響がトランジスタＱ４のベース・エミッタ間電圧Ｖ
FQ4で打ち消されるようになる。
【００４５】即ち、入力信号電圧をＶinで表わすと、 Ｖout ＝Ｖin−ＶFQ2 ＋ＶFQ4 ＝Ｖin ……（６） となり、Ｖout はＶinと等しくなる。
【００４６】上記とは逆に、第１の選択モード（トラン
ジスタＱ１、Ｑ３がそれぞれオン、トランジスタＱ２、
Ｑ４がそれぞれオフ）の時、トランジスタＱ１のエミッ
タ電流ＩEQ1 は第２のカレントミラー回路２０により折
り返されてトランジスタＱ３のエミッタ電流ＩEQ3 とし
て流れる。
ジスタＱ１、Ｑ３がそれぞれオン、トランジスタＱ２、
Ｑ４がそれぞれオフ）の時、トランジスタＱ１のエミッ
タ電流ＩEQ1 は第２のカレントミラー回路２０により折
り返されてトランジスタＱ３のエミッタ電流ＩEQ3 とし
て流れる。
【００４７】これにより、ＩEQ1 とＩEQ3 とは等しくな
り、トランジスタＱ１のベース・エミッタ間電圧ＶFQ1
の影響がトランジスタＱ３のベース・エミッタ間電圧Ｖ
FQ3で打ち消されるようになり、Ｖout はＶinと等しく
なる。
り、トランジスタＱ１のベース・エミッタ間電圧ＶFQ1
の影響がトランジスタＱ３のベース・エミッタ間電圧Ｖ
FQ3で打ち消されるようになり、Ｖout はＶinと等しく
なる。
【００４８】即ち、上記実施の形態に係る二入力切換回
路によれば、入力信号電圧に関係なく入力信号電圧に等
しい電圧を出力するので、二入力信号の切換動作に際し
て、入出力特性および出力信号電圧の直流段差が入力信
号電圧に影響されなくなる。
路によれば、入力信号電圧に関係なく入力信号電圧に等
しい電圧を出力するので、二入力信号の切換動作に際し
て、入出力特性および出力信号電圧の直流段差が入力信
号電圧に影響されなくなる。
【００４９】
【発明の効果】上述したように本発明の二入力切換回路
によれば、入力信号電圧に関係なく入力信号電圧に等し
い出力信号電圧を得るようにし、二入力信号の切換動作
に際して、入出力特性および出力信号電圧の直流段差が
入力信号電圧に影響されなくなる。
によれば、入力信号電圧に関係なく入力信号電圧に等し
い出力信号電圧を得るようにし、二入力信号の切換動作
に際して、入出力特性および出力信号電圧の直流段差が
入力信号電圧に影響されなくなる。
【００５０】従って、本発明は、例えばテレビジョン画
像表示装置の表示画面の水平走査期間の途中で表示画面
を切り換える際、２つのビデオ信号を切換選択して出力
するためのビデオ信号切換回路に適用した場合、切換ノ
イズを著しく低減することができる。
像表示装置の表示画面の水平走査期間の途中で表示画面
を切り換える際、２つのビデオ信号を切換選択して出力
するためのビデオ信号切換回路に適用した場合、切換ノ
イズを著しく低減することができる。
【図１】本発明の二入力切換回路の実施の形態に係るビ
デオ信号切換回路の一例を示す回路図。
デオ信号切換回路の一例を示す回路図。
【図２】図１の動作例を示すタイミング波形図。
【図３】従来のビデオ信号切換用の二入力切換回路の一
例を示す回路図。
例を示す回路図。
【符号の説明】 １１…第１の信号入力ノード、 １２…第２の信号入力ノード、 １３…信号出力ノード、 １４…第１の切換制御信号入力ノード、 １５…第２の切換制御信号入力ノード、 １６…定電流源、 １７…第１のカレントミラー回路、 １８…第２のカレントミラー回路、 ２０…第３のカレントミラー回路、 Ｒ１…第１の抵抗素子、 Ｒ２…第２の抵抗素子、 Ｑ１…ＮＰＮ型の入力バッファ用の第１のトランジス
タ、 Ｑ２…ＮＰＮ型の入力バッファ用の第２のトランジス
タ、 Ｑ３…ＮＰＮ型の第３のトランジスタ、 Ｑ４…ＮＰＮ型の第４のトランジスタ、 Ｑ５、Ｑ６、Ｑ１１、Ｑ１２…ＰＮＰ型のトランジス
タ、 Ｑ７〜Ｑ１０…ＮＰＮ型のトランジスタ。
タ、 Ｑ２…ＮＰＮ型の入力バッファ用の第２のトランジス
タ、 Ｑ３…ＮＰＮ型の第３のトランジスタ、 Ｑ４…ＮＰＮ型の第４のトランジスタ、 Ｑ５、Ｑ６、Ｑ１１、Ｑ１２…ＰＮＰ型のトランジス
タ、 Ｑ７〜Ｑ１０…ＮＰＮ型のトランジスタ。
Claims (3)
- 【請求項１】 各ベースが対応して第１の信号入力ノー
ド、第２の信号入力ノードに接続され、コレクタ相互が
接続された第１極性型の第１のトランジスタおよび第２
のトランジスタと、前記第１のトランジスタとエミッタ
相互が接続され、ベース・コレクタ相互が信号出力ノー
ドに接続された第１極性型の第３のトランジスタと、前
記第２のトランジスタとエミッタ相互が接続され、ベー
ス・コレクタ相互が前記信号出力ノードに接続された第
１極性型の第４のトランジスタと、前記第１、第３のト
ランジスタのエミッタ共通接続ノードと第１の電源ノー
ドとの間に接続された第１の抵抗素子と、前記第２、第
４のトランジスタのエミッタ共通接続ノードと前記第１
の電源ノードとの間に接続された第２の抵抗素子と、前
記第１、第３のトランジスタのエミッタ共通接続ノード
と第２の電源ノードとの間および前記第２、第４のトラ
ンジスタのエミッタ共通接続ノードと前記第２の電源ノ
ードとの間にそれぞれ接続され、第１の切換制御信号お
よび第２の切換制御信号に応じて択一的にオン状態にな
るように制御される２個の定電流源用トランジスタと、
前記第１の電源ノードと前記信号出力ノードとの間に流
れる電流を前記第１の電源ノードと前記第１、第２のト
ランジスタのコレクタ共通接続ノードとの間に流れる電
流に等しく設定する電流回路とを具備することを特徴と
する二入力切換回路。 - 【請求項２】 請求項１記載の二入力切換回路におい
て、前記電流回路は、前記第１の電源ノードと前記第１
のトランジスタおよび第２のトランジスタのコレクタ共
通接続ノードとの間にエミッタ・コレクタ間が接続さ
れ、ベース・コレクタ相互が接続された第２極性型の入
力側トランジスタと、前記第１の電源ノードと前記信号
出力ノードとの間にエミッタ・コレクタ間が接続され、
前記入力側トランジスタのベースにベースが接続された
第２極性型の出力側トランジスタとからなるカレントミ
ラー回路であることを特徴とする二入力切換回路。 - 【請求項３】 請求項１記載の二入力切換回路におい
て、さらに、エミッタ相互が共通に接続されて差動対を
なし、各ベースが対応して第１の切換制御信号入力ノー
ドおよび第２の切換制御信号入力ノードに接続された第
２極性型の第５のトランジスタおよび第６のトランジス
タと、前記第１の電源ノードと前記差動対をなす第５、
第６のトランジスタのエミッタ共通接続ノードとの間に
接続された定電流源と、前記第５のトランジスタのコレ
クタと前記第２の電源ノードとの間にコレクタ・エミッ
タ間が接続され、コレクタ・ベース相互が接続された第
１極性型の第７のトランジスタと、前記第６のトランジ
スタのコレクタと前記第２の電源ノードとの間にコレク
タ・エミッタ間が接続され、コレクタ・ベース相互が接
続された第１極性型の第８のトランジスタとを具備し、
前記２個の定電流源用トランジスタは、前記第７のトラ
ンジスタのベースおよびエミッタに対応してベースおよ
びエミッタが接続され、そのコレクタが前記第１、第３
のトランジスタのエミッタ共通接続ノードに接続された
第１極性型の第９のトランジスタと、前記第９のトラン
ジスタのベースおよびエミッタに対応してベースおよび
エミッタが接続され、そのコレクタが前記第２、第４の
トランジスタのエミッタ共通接続ノードに接続された第
１極性型の第１０のトランジスタとを有することを特徴
とする二入力切換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8001629A JPH09191240A (ja) | 1996-01-09 | 1996-01-09 | 二入力切換回路 |
| US08/778,738 US5767730A (en) | 1996-01-09 | 1997-01-02 | Input switch circuit for switching two video signals |
| EP97100266A EP0785678A3 (en) | 1996-01-09 | 1997-01-09 | Input switch circuit for switching two video signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8001629A JPH09191240A (ja) | 1996-01-09 | 1996-01-09 | 二入力切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09191240A true JPH09191240A (ja) | 1997-07-22 |
Family
ID=11506836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8001629A Pending JPH09191240A (ja) | 1996-01-09 | 1996-01-09 | 二入力切換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5767730A (ja) |
| EP (1) | EP0785678A3 (ja) |
| JP (1) | JPH09191240A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229377B1 (en) * | 1999-06-22 | 2001-05-08 | Bechtel Bwxt Idaho, Llc | Dual amplitude pulse generator for radiation detectors |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3898377A (en) * | 1973-11-23 | 1975-08-05 | Xerox Corp | Video mixer |
| US4978924A (en) * | 1989-04-25 | 1990-12-18 | Magni Systems, Inc. | Linear switch with high off-state isolation |
| US5055705A (en) * | 1990-02-15 | 1991-10-08 | National Semiconductor Corp. | Selecting one of a plurality of voltages without overlap |
| US5367412A (en) * | 1992-09-10 | 1994-11-22 | Rohm Co., Ltd. | Recording/reproducing circuit and recording/reproducing apparatus having the same circuit |
-
1996
- 1996-01-09 JP JP8001629A patent/JPH09191240A/ja active Pending
-
1997
- 1997-01-02 US US08/778,738 patent/US5767730A/en not_active Expired - Fee Related
- 1997-01-09 EP EP97100266A patent/EP0785678A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5767730A (en) | 1998-06-16 |
| EP0785678A3 (en) | 1998-12-23 |
| EP0785678A2 (en) | 1997-07-23 |
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