JPH09162366A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH09162366A JPH09162366A JP7319880A JP31988095A JPH09162366A JP H09162366 A JPH09162366 A JP H09162366A JP 7319880 A JP7319880 A JP 7319880A JP 31988095 A JP31988095 A JP 31988095A JP H09162366 A JPH09162366 A JP H09162366A
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/13—Energy storage using capacitors
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- Electric Double-Layer Capacitors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】大きいキャパシタ容量を有する半導体記憶装置
およびその製造方法を提供する。 【解決手段】半導体基板に設けられたソース領域１２お
よびドレイン領域１３と、ソース領域とドレイン領域と
の間のチャネル領域上にゲート絶縁膜１４を介して形成
されたゲート電極１５と、ソース領域またはドレイン領
域上に開口部を有する絶縁膜と、絶縁膜上に形成され、
第１の電解質を含む電解質層２３と、第２の電解質２０
を含む多孔質の導電性材料からなり、開口部を介してソ
ース領域またはドレイン領域と電気的に接続された電極
とを具備し、第１および第２の電解質で電気二重層を構
成する。
およびその製造方法を提供する。 【解決手段】半導体基板に設けられたソース領域１２お
よびドレイン領域１３と、ソース領域とドレイン領域と
の間のチャネル領域上にゲート絶縁膜１４を介して形成
されたゲート電極１５と、ソース領域またはドレイン領
域上に開口部を有する絶縁膜と、絶縁膜上に形成され、
第１の電解質を含む電解質層２３と、第２の電解質２０
を含む多孔質の導電性材料からなり、開口部を介してソ
ース領域またはドレイン領域と電気的に接続された電極
とを具備し、第１および第２の電解質で電気二重層を構
成する。
Description
【０００１】
【発明の属する技術】本発明は、半導体記憶装置に関
し、特に大きいキャパシタ容量を有する半導体記憶装置
およびその製造方法に関する。
し、特に大きいキャパシタ容量を有する半導体記憶装置
およびその製造方法に関する。
【０００２】
【従来の技術およびその課題】従来の半導体記憶装置
は、図４（Ａ）〜図４（Ｃ）に示すように、種々のタイ
プのものがある。図４（Ａ）は、プレーナ型半導体記憶
装置を示しており、半導体基板４１に形成されたソース
領域４２またはドレイン領域４３（図面ではソース領域
４２）上方に絶縁膜４４を介してキャパシタ電極４５が
形成されてなるものである。なお、図中４６はゲート絶
縁膜を示し、４７はゲート電極を示す。また、図４
（Ｂ）は、スタック型半導体記憶装置を示しており、絶
縁膜４４にソース領域４２まで達する孔が形成されてお
り、その孔内を埋めるようにして電極４８が形成され、
さらに電極４８上に誘電体膜４９および電極５０が順次
形成されてなるものである。さらに、図４（Ｃ）は、ト
レンチ型半導体記憶装置を示しており、半導体基板４１
のソース領域４２にトレンチが形成されており、このト
レンチ内壁上に電極４８が形成され、その上に誘電体膜
４９が形成され、さらにトレンチを埋めるようにして電
極５０が形成されてなるものである。
は、図４（Ａ）〜図４（Ｃ）に示すように、種々のタイ
プのものがある。図４（Ａ）は、プレーナ型半導体記憶
装置を示しており、半導体基板４１に形成されたソース
領域４２またはドレイン領域４３（図面ではソース領域
４２）上方に絶縁膜４４を介してキャパシタ電極４５が
形成されてなるものである。なお、図中４６はゲート絶
縁膜を示し、４７はゲート電極を示す。また、図４
（Ｂ）は、スタック型半導体記憶装置を示しており、絶
縁膜４４にソース領域４２まで達する孔が形成されてお
り、その孔内を埋めるようにして電極４８が形成され、
さらに電極４８上に誘電体膜４９および電極５０が順次
形成されてなるものである。さらに、図４（Ｃ）は、ト
レンチ型半導体記憶装置を示しており、半導体基板４１
のソース領域４２にトレンチが形成されており、このト
レンチ内壁上に電極４８が形成され、その上に誘電体膜
４９が形成され、さらにトレンチを埋めるようにして電
極５０が形成されてなるものである。
【０００３】上記構成を有する半導体記憶装置において
は、半導体装置の微細化に伴って、キャパシタ面積の確
保が困難になってきている。すなわち、キャパシタとな
る絶縁膜４４および誘電体膜４９の薄膜化がすでに限界
に達している。
は、半導体装置の微細化に伴って、キャパシタ面積の確
保が困難になってきている。すなわち、キャパシタとな
る絶縁膜４４および誘電体膜４９の薄膜化がすでに限界
に達している。
【０００４】この絶縁膜４４や誘電体膜４９を誘電率が
高い材料で構成して薄膜化を促進する試みもなされてい
るが、これらの膜の微細加工が困難であることや、電流
リークの問題により半導体記憶装置の信頼性が低下する
という欠点がある。
高い材料で構成して薄膜化を促進する試みもなされてい
るが、これらの膜の微細加工が困難であることや、電流
リークの問題により半導体記憶装置の信頼性が低下する
という欠点がある。
【０００５】本発明はかかる点に鑑みてなされたもので
あり、大きいキャパシタ容量を有する半導体記憶装置お
よびその製造方法を得ることを目的とする。
あり、大きいキャパシタ容量を有する半導体記憶装置お
よびその製造方法を得ることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、半導体基板に
設けられたソース領域およびドレイン領域と、前記ソー
ス領域と前記ドレイン領域との間のチャネル領域上にゲ
ート絶縁膜を介して形成されたゲート電極と、前記ソー
ス領域または前記ドレイン領域上に開口部を有する絶縁
膜と、前記絶縁膜上に形成され、第１の電解質を含む電
解質層と、第２の電解質を含む多孔質の導電性材料から
なり、前記開口部を介して前記ソース領域または前記ド
レイン領域と電気的に接続された電極とを具備し、前記
第１および第２の電解質で電気二重層を構成することを
特徴とする半導体記憶装置を提供する。
設けられたソース領域およびドレイン領域と、前記ソー
ス領域と前記ドレイン領域との間のチャネル領域上にゲ
ート絶縁膜を介して形成されたゲート電極と、前記ソー
ス領域または前記ドレイン領域上に開口部を有する絶縁
膜と、前記絶縁膜上に形成され、第１の電解質を含む電
解質層と、第２の電解質を含む多孔質の導電性材料から
なり、前記開口部を介して前記ソース領域または前記ド
レイン領域と電気的に接続された電極とを具備し、前記
第１および第２の電解質で電気二重層を構成することを
特徴とする半導体記憶装置を提供する。
【０００７】本発明においては、電解質層と電極との間
にセパレータが介在していることが好ましく、多孔質の
導電性材料は、炭素を含む材料を炭化することにより得
られたものであることが好ましい。
にセパレータが介在していることが好ましく、多孔質の
導電性材料は、炭素を含む材料を炭化することにより得
られたものであることが好ましい。
【０００８】本発明においては、電解質層および電極の
少なくとも一方と電気的に接続されており、電解質層お
よび電極の少なくとも一方に所定の電位を与える電極を
さらに具備することが好ましい。
少なくとも一方と電気的に接続されており、電解質層お
よび電極の少なくとも一方に所定の電位を与える電極を
さらに具備することが好ましい。
【０００９】また、本発明は、半導体基板にソース領域
およびドレイン領域を設け、前記ソース領域と前記ドレ
イン領域との間のチャネル領域上にゲート絶縁膜を介し
てゲート電極を形成する工程と、前記ソース領域または
前記ドレイン領域上に絶縁膜を形成し、前記絶縁膜に、
前記ソース領域または前記ドレイン領域に達する開口部
を形成する工程と、前記開口部内に導電性を有する多孔
質部材を形成して、前記多孔質部材と前記ソース領域ま
たは前記ドレイン領域とを電気的に接続する工程と、前
記多孔質部材に第２の電解質を供給して電極を形成する
工程と、前記絶縁膜上に第１の電解質を含む電解質層を
形成して、前記第１および第２の電解質で電気二重層を
構成する工程とを具備することを特徴とする半導体記憶
装置の製造方法を提供する。
およびドレイン領域を設け、前記ソース領域と前記ドレ
イン領域との間のチャネル領域上にゲート絶縁膜を介し
てゲート電極を形成する工程と、前記ソース領域または
前記ドレイン領域上に絶縁膜を形成し、前記絶縁膜に、
前記ソース領域または前記ドレイン領域に達する開口部
を形成する工程と、前記開口部内に導電性を有する多孔
質部材を形成して、前記多孔質部材と前記ソース領域ま
たは前記ドレイン領域とを電気的に接続する工程と、前
記多孔質部材に第２の電解質を供給して電極を形成する
工程と、前記絶縁膜上に第１の電解質を含む電解質層を
形成して、前記第１および第２の電解質で電気二重層を
構成する工程とを具備することを特徴とする半導体記憶
装置の製造方法を提供する。
【００１０】本発明の方法においては、導電性を有する
多孔質部材は、炭素を含む材料を炭化することにより形
成することが好ましい。
多孔質部材は、炭素を含む材料を炭化することにより形
成することが好ましい。
【００１１】また、本発明の方法においては、電解質層
および電極の少なくとも一方に所定の電位を与える電極
を電解質層および電極の少なくとも一方に電気的に接続
するように形成する工程をさらに具備することが好まし
い。
および電極の少なくとも一方に所定の電位を与える電極
を電解質層および電極の少なくとも一方に電気的に接続
するように形成する工程をさらに具備することが好まし
い。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して具体的に説明する。
て図面を参照して具体的に説明する。
【００１３】図１は本発明の半導体記憶装置の一実施例
を示す断面図である。図中１１はシリコン基板、ＳＯＩ
（Silicon On Insulator）基板等の半導体基板を示す。
半導体基板１１には、常法によりソース領域１２および
ドレイン領域１３が形成されている。ソース領域１２と
ドレイン領域１３との間のチャネル領域上には、シリコ
ン酸化膜等からなるゲート絶縁膜１４を介してゲート電
極１５が形成されている。ゲート電極１５の材料として
は、ポリシリコン、アルミニウム、タングステン等が用
いられる。
を示す断面図である。図中１１はシリコン基板、ＳＯＩ
（Silicon On Insulator）基板等の半導体基板を示す。
半導体基板１１には、常法によりソース領域１２および
ドレイン領域１３が形成されている。ソース領域１２と
ドレイン領域１３との間のチャネル領域上には、シリコ
ン酸化膜等からなるゲート絶縁膜１４を介してゲート電
極１５が形成されている。ゲート電極１５の材料として
は、ポリシリコン、アルミニウム、タングステン等が用
いられる。
【００１４】ソース領域１２上には、タングステンある
いはアルミニウム等からなるビット線１６が電気的に接
続するように形成されている。また、ゲート電極１５お
よびビット線１６を埋め込むようにしてシリコン酸化膜
等からなる層間絶縁膜１７が形成されている。層間絶縁
膜１７上には、アルミニウム、銅、タングステン等から
なる配線１８が形成されており、その配線１８を埋め込
むようにしてシリコン酸化膜等からなる層間絶縁膜１９
が形成されている。
いはアルミニウム等からなるビット線１６が電気的に接
続するように形成されている。また、ゲート電極１５お
よびビット線１６を埋め込むようにしてシリコン酸化膜
等からなる層間絶縁膜１７が形成されている。層間絶縁
膜１７上には、アルミニウム、銅、タングステン等から
なる配線１８が形成されており、その配線１８を埋め込
むようにしてシリコン酸化膜等からなる層間絶縁膜１９
が形成されている。
【００１５】層間絶縁膜１７，１９には、ドレイン領域
１３まで達する孔（コンタクトホール）が形成されてお
り、その孔の内壁上には、第２の電解質２０を含む多孔
質電極２１が形成されている。この多孔質電極２１は、
ドレイン領域１３と電気的に接続するように形成されて
いる。
１３まで達する孔（コンタクトホール）が形成されてお
り、その孔の内壁上には、第２の電解質２０を含む多孔
質電極２１が形成されている。この多孔質電極２１は、
ドレイン領域１３と電気的に接続するように形成されて
いる。
【００１６】電極２１上には、セパレータ２２が配置さ
れており、層間絶縁膜１９およびセパレータ２２上に
は、第１の電解質からなる電解質層２３が形成されてい
る。電解質層２３の第１の電解質と多孔質電極２１の第
２の電解質とにより、電気二重層が構成されている。な
お、セパレータ２２の材料としては、ポリプロピレン、
ポリイソプレン等の樹脂やこれらの発泡体等を挙げるこ
とができる。特に、多孔質であり、非電気伝導体であ
り、イオン透過性を有するものが好ましい。
れており、層間絶縁膜１９およびセパレータ２２上に
は、第１の電解質からなる電解質層２３が形成されてい
る。電解質層２３の第１の電解質と多孔質電極２１の第
２の電解質とにより、電気二重層が構成されている。な
お、セパレータ２２の材料としては、ポリプロピレン、
ポリイソプレン等の樹脂やこれらの発泡体等を挙げるこ
とができる。特に、多孔質であり、非電気伝導体であ
り、イオン透過性を有するものが好ましい。
【００１７】ここで、多孔質電極を構成する材料として
は、炭素を含む材料を炭化させてなる多孔質材料、活性
炭等を挙げることができる。具体的に、炭素を含む材料
としては、感光性レジスト、ポリイミド、ポリスチレン
等の有機材料を挙げることができる。感光性レジスト
は、通常のフォトリソグラフィーおよびエッチングによ
りパターニングすることができるので、本発明において
好ましい材料である。このような材料は、導電性を有す
るので、充分に本発明における多孔質電極として用いる
ことができる。
は、炭素を含む材料を炭化させてなる多孔質材料、活性
炭等を挙げることができる。具体的に、炭素を含む材料
としては、感光性レジスト、ポリイミド、ポリスチレン
等の有機材料を挙げることができる。感光性レジスト
は、通常のフォトリソグラフィーおよびエッチングによ
りパターニングすることができるので、本発明において
好ましい材料である。このような材料は、導電性を有す
るので、充分に本発明における多孔質電極として用いる
ことができる。
【００１８】多孔質電極とドレイン領域もしくはソース
領域との間の電気的な接続を良好にするために、ドレイ
ン領域１３またはソース領域にＴｉ，ＴｉＮ等のバリア
メタル層を設けた後、多孔質電極と接続することが望ま
しい。
領域との間の電気的な接続を良好にするために、ドレイ
ン領域１３またはソース領域にＴｉ，ＴｉＮ等のバリア
メタル層を設けた後、多孔質電極と接続することが望ま
しい。
【００１９】この多孔質材料の気孔率および気孔径につ
いては、特に制限はないが、キャパシタサイズを考慮す
ると、気孔率（気孔の占める体積／気孔を含む全体の体
積）は３０〜７０％であることが好ましく、気孔径は
０．１μｍ以下であることが好ましい。
いては、特に制限はないが、キャパシタサイズを考慮す
ると、気孔率（気孔の占める体積／気孔を含む全体の体
積）は３０〜７０％であることが好ましく、気孔径は
０．１μｍ以下であることが好ましい。
【００２０】第１および第２の電解質としては、酸、
塩、塩基の水溶液等の水系電解質、有機酸、無機酸の金
属塩、アンモニウム塩、第４級アンモニウム塩等の非水
系電解質、固体電解質等を用いることができる。例え
ば、塩化アンモニウム水溶液、塩化ナトリウム水溶液、
塩化カルシウム水溶液、塩化カリウム水溶液、炭酸カリ
ウム水溶液、水酸化ナトリウム水溶液、水酸化カリウム
水溶液、硫酸、ホウフッ化水素酸；アセトニトリル、プ
ロピオニトリル、スルホオキサイド類、アミド類、ピロ
リドン類；フッ化カルシウム（ＣａＦ2 ）等が挙げられ
る。なお、第１の電解質および第２の電解質は、第１の
電解質と第２の電解質で電気二重層を構成するように適
宜選択する必要がある。
塩、塩基の水溶液等の水系電解質、有機酸、無機酸の金
属塩、アンモニウム塩、第４級アンモニウム塩等の非水
系電解質、固体電解質等を用いることができる。例え
ば、塩化アンモニウム水溶液、塩化ナトリウム水溶液、
塩化カルシウム水溶液、塩化カリウム水溶液、炭酸カリ
ウム水溶液、水酸化ナトリウム水溶液、水酸化カリウム
水溶液、硫酸、ホウフッ化水素酸；アセトニトリル、プ
ロピオニトリル、スルホオキサイド類、アミド類、ピロ
リドン類；フッ化カルシウム（ＣａＦ2 ）等が挙げられ
る。なお、第１の電解質および第２の電解質は、第１の
電解質と第２の電解質で電気二重層を構成するように適
宜選択する必要がある。
【００２１】電解質層２３上には、ブチル系ゴム、ブタ
ジエン系ゴム等からなるシート状の導電性ゴム２４が配
置されており、導電性ゴム２４上には、電解質層２３に
所定の電位を与えるための電極（共通電極）２５が設け
られている。電極２５の材料としては、カーボン、白金
等を挙げることができる。
ジエン系ゴム等からなるシート状の導電性ゴム２４が配
置されており、導電性ゴム２４上には、電解質層２３に
所定の電位を与えるための電極（共通電極）２５が設け
られている。電極２５の材料としては、カーボン、白金
等を挙げることができる。
【００２２】上記構成を有する半導体記憶装置は、以下
のようにして製造することができる。図２（Ａ）に示す
ように、半導体基板１１のチャネル形成領域上にマスク
を形成し、イオン注入することにより半導体基板１１に
ソース領域１２およびドレイン領域１３を形成する。次
いで、半導体基板１１上に、９５０℃の熱酸化処理（塩
酸＋Ｏ2 ）によりシリコン酸化膜を形成してゲート絶縁
膜１４を形成する。さらにその上にポリシリコン膜を通
常の条件でＣＶＤ（Chemical Vapor Deposition ）によ
り形成し、ポリシリコン膜にリンをドーピングし、これ
をパターニングすることにより、ゲート電極１５を形成
する。
のようにして製造することができる。図２（Ａ）に示す
ように、半導体基板１１のチャネル形成領域上にマスク
を形成し、イオン注入することにより半導体基板１１に
ソース領域１２およびドレイン領域１３を形成する。次
いで、半導体基板１１上に、９５０℃の熱酸化処理（塩
酸＋Ｏ2 ）によりシリコン酸化膜を形成してゲート絶縁
膜１４を形成する。さらにその上にポリシリコン膜を通
常の条件でＣＶＤ（Chemical Vapor Deposition ）によ
り形成し、ポリシリコン膜にリンをドーピングし、これ
をパターニングすることにより、ゲート電極１５を形成
する。
【００２３】次いで、図２（Ｂ）に示すように、ゲート
電極１５下以外の領域のゲート絶縁膜１４を除去し、タ
ングステンあるいはアルミニウムをスパッタリングし、
パターニングすることによりビット線１６を形成し、ゲ
ート電極１５およびビット線１６を埋め込むようにして
シリコン酸化膜をＣＶＤにより形成することにより層間
絶縁膜１７を形成する。さらに、その上にアルミニウム
を被着し、パターニングすることにより、配線１８を形
成する。
電極１５下以外の領域のゲート絶縁膜１４を除去し、タ
ングステンあるいはアルミニウムをスパッタリングし、
パターニングすることによりビット線１６を形成し、ゲ
ート電極１５およびビット線１６を埋め込むようにして
シリコン酸化膜をＣＶＤにより形成することにより層間
絶縁膜１７を形成する。さらに、その上にアルミニウム
を被着し、パターニングすることにより、配線１８を形
成する。
【００２４】次いで、図３（Ａ）に示すように、配線１
８上にシリコン酸化膜をＣＶＤにより形成することによ
り層間絶縁膜１９を形成する。次いで、層間絶縁膜１
７，１９にドレイン領域１３に達する孔（コンタクトホ
ール）を形成し、その孔内に炭素を含む材料として、例
えば感光性レジストを塗布することにより感光性レジス
トを充填し、この感光性レジストに約３００℃の炭化処
理を施して感光性レジストを炭化して多孔質カーボンと
する。次いで、この多孔質カーボンに第２の電解質２０
として例えば３０％硫酸を含浸させることにより多孔質
電極２１を形成する。
８上にシリコン酸化膜をＣＶＤにより形成することによ
り層間絶縁膜１９を形成する。次いで、層間絶縁膜１
７，１９にドレイン領域１３に達する孔（コンタクトホ
ール）を形成し、その孔内に炭素を含む材料として、例
えば感光性レジストを塗布することにより感光性レジス
トを充填し、この感光性レジストに約３００℃の炭化処
理を施して感光性レジストを炭化して多孔質カーボンと
する。次いで、この多孔質カーボンに第２の電解質２０
として例えば３０％硫酸を含浸させることにより多孔質
電極２１を形成する。
【００２５】次いで、図３（Ｂ）に示すように、多孔質
電極２１を覆うようにして厚さ１．０μｍのポリプロピ
レン膜を載置し、これを溶融させることによりセパレー
タ２２を形成する。
電極２１を覆うようにして厚さ１．０μｍのポリプロピ
レン膜を載置し、これを溶融させることによりセパレー
タ２２を形成する。
【００２６】次いで、図３（Ｃ）に示すように、層間絶
縁膜１９およびセパレータ２２上に厚さ１００μｍの電
解質層２３を形成する。例えば、３０％硫酸（第１の電
解質）に活性炭を混合してなるペーストを塗布すること
により形成する。次いで、電解質層２３上にブチル系ゴ
ム、ブタジエン系ゴム、イソプレン系ゴム、あるいはこ
れらの共重合体、誘導体等の導電性樹脂からなるシート
状の導電性ゴム２４が配置されている。この導電性ゴム
は、主に電解質と電極とを分離するために配置するもの
であり、配置しなくてもよい。導電性ゴム２４は、例え
ば前記ゴム材料にリン片状の導電性材料、例えばカーボ
ンを厚み方向に配列させることにより作製することがで
きる。さらに、導電性ゴム２４上に錫あるいは銅あるい
は白金を圧接することにより、電極（共通電極）２５を
形成する。
縁膜１９およびセパレータ２２上に厚さ１００μｍの電
解質層２３を形成する。例えば、３０％硫酸（第１の電
解質）に活性炭を混合してなるペーストを塗布すること
により形成する。次いで、電解質層２３上にブチル系ゴ
ム、ブタジエン系ゴム、イソプレン系ゴム、あるいはこ
れらの共重合体、誘導体等の導電性樹脂からなるシート
状の導電性ゴム２４が配置されている。この導電性ゴム
は、主に電解質と電極とを分離するために配置するもの
であり、配置しなくてもよい。導電性ゴム２４は、例え
ば前記ゴム材料にリン片状の導電性材料、例えばカーボ
ンを厚み方向に配列させることにより作製することがで
きる。さらに、導電性ゴム２４上に錫あるいは銅あるい
は白金を圧接することにより、電極（共通電極）２５を
形成する。
【００２７】なお、電極２５を形成する位置は、電極２
５および多孔質電極２１の電位を同一平面上で与えるこ
とができる位置に設定することが好ましい。
５および多孔質電極２１の電位を同一平面上で与えるこ
とができる位置に設定することが好ましい。
【００２８】上記構成を有する半導体記憶装置（ＤＲＡ
Ｍ）は、電解質層２３の第１の電解質と多孔質電極２１
の第２の電解質２０で電気二重層を構成しており、この
部分がキャパシタとして機能する。この電気二重層は、
酸化膜換算膜厚で１〜２オングストロームであり、この
ような薄い状態で、高誘電率を有する厚さ５〜１０オン
グストロームの酸化膜よりも約５〜１０倍容量を向上さ
せることができる。また、本発明の構成を有するキャパ
シタは、絶縁膜が必要ないので、リーク、または絶縁膜
の経時変化による破壊等が無い状態で半導体装置の微細
化に充分対応することができる。さらに、本発明によれ
ば、第１の電解質に電解液を用いることにより、電解質
層下の層や膜に欠陥が存在しても、電解液が充填される
ためその欠陥を修復することができる。
Ｍ）は、電解質層２３の第１の電解質と多孔質電極２１
の第２の電解質２０で電気二重層を構成しており、この
部分がキャパシタとして機能する。この電気二重層は、
酸化膜換算膜厚で１〜２オングストロームであり、この
ような薄い状態で、高誘電率を有する厚さ５〜１０オン
グストロームの酸化膜よりも約５〜１０倍容量を向上さ
せることができる。また、本発明の構成を有するキャパ
シタは、絶縁膜が必要ないので、リーク、または絶縁膜
の経時変化による破壊等が無い状態で半導体装置の微細
化に充分対応することができる。さらに、本発明によれ
ば、第１の電解質に電解液を用いることにより、電解質
層下の層や膜に欠陥が存在しても、電解液が充填される
ためその欠陥を修復することができる。
【００２９】なお、上記実施形態において、各層や各膜
の形成方法、形成条件、および材料については例示であ
り、上記実施形態に限定されるものではない。例えば、
上記実施形態においては、多孔質電極２１を形成する場
合に、感光性レジストを炭化処理しているが、ゾル−ゲ
ル法等の方法により多孔質電極２１を形成してもよい。
また、上記実施形態においては、多孔質材料に第２の電
解質を供給する場合に、多孔質材料に硫酸を含浸させて
いるが、第２の電解質をペースト状にして多孔質材料に
塗布する等の方法により多孔質材料に第２の電解質を供
給してもよい。
の形成方法、形成条件、および材料については例示であ
り、上記実施形態に限定されるものではない。例えば、
上記実施形態においては、多孔質電極２１を形成する場
合に、感光性レジストを炭化処理しているが、ゾル−ゲ
ル法等の方法により多孔質電極２１を形成してもよい。
また、上記実施形態においては、多孔質材料に第２の電
解質を供給する場合に、多孔質材料に硫酸を含浸させて
いるが、第２の電解質をペースト状にして多孔質材料に
塗布する等の方法により多孔質材料に第２の電解質を供
給してもよい。
【００３０】
【発明の効果】以上説明したように本発明の半導体記憶
装置は、半導体基板に設けられたソース領域およびドレ
イン領域と、前記ソース領域と前記ドレイン領域との間
のチャネル領域上にゲート絶縁膜を介して形成されたゲ
ート電極と、前記ソース領域または前記ドレイン領域上
に開口部を有する絶縁膜と、前記絶縁膜上に形成され、
第１の電解質を含む電解質層と、第２の電解質を含む多
孔質の導電性材料からなり、前記開口部を介して前記ソ
ース領域または前記ドレイン領域と電気的に接続された
電極とを具備し、前記第１および第２の電解質で電気二
重層を構成するので、大きいキャパシタ容量を有するも
のである。本発明の構成によれば、半導体装置の微細化
に充分対応することができる。
装置は、半導体基板に設けられたソース領域およびドレ
イン領域と、前記ソース領域と前記ドレイン領域との間
のチャネル領域上にゲート絶縁膜を介して形成されたゲ
ート電極と、前記ソース領域または前記ドレイン領域上
に開口部を有する絶縁膜と、前記絶縁膜上に形成され、
第１の電解質を含む電解質層と、第２の電解質を含む多
孔質の導電性材料からなり、前記開口部を介して前記ソ
ース領域または前記ドレイン領域と電気的に接続された
電極とを具備し、前記第１および第２の電解質で電気二
重層を構成するので、大きいキャパシタ容量を有するも
のである。本発明の構成によれば、半導体装置の微細化
に充分対応することができる。
【００３１】また、本発明の半導体記憶装置の製造方法
は、半導体基板にソース領域およびドレイン領域を設
け、前記ソース領域と前記ドレイン領域との間のチャネ
ル領域上にゲート絶縁膜を介してゲート電極を形成し、
前記ソース領域または前記ドレイン領域上に絶縁膜を形
成し、前記絶縁膜に、前記ソース領域または前記ドレイ
ン領域に達する開口部を形成し、前記開口部内に導電性
を有する多孔質部材を形成して、前記多孔質部材と前記
ソース領域または前記ドレイン領域とを電気的に接続
し、前記多孔質部材に第２の電解質を供給して電極を形
成し、前記絶縁膜上に第１の電解質を含む電解質層を形
成して、前記第１および第２の電解質で電気二重層を構
成するので、大きいキャパシタ容量を有する半導体記憶
装置を容易に得ることができる。
は、半導体基板にソース領域およびドレイン領域を設
け、前記ソース領域と前記ドレイン領域との間のチャネ
ル領域上にゲート絶縁膜を介してゲート電極を形成し、
前記ソース領域または前記ドレイン領域上に絶縁膜を形
成し、前記絶縁膜に、前記ソース領域または前記ドレイ
ン領域に達する開口部を形成し、前記開口部内に導電性
を有する多孔質部材を形成して、前記多孔質部材と前記
ソース領域または前記ドレイン領域とを電気的に接続
し、前記多孔質部材に第２の電解質を供給して電極を形
成し、前記絶縁膜上に第１の電解質を含む電解質層を形
成して、前記第１および第２の電解質で電気二重層を構
成するので、大きいキャパシタ容量を有する半導体記憶
装置を容易に得ることができる。
【図１】本発明の半導体記憶装置の一実施形態の主要部
を示す断面図。
を示す断面図。
【図２】（Ａ），（Ｂ）は本発明の半導体記憶装置の製
造工程の前半を示す断面図。
造工程の前半を示す断面図。
【図３】（Ａ）〜（Ｃ）は本発明の半導体記憶装置の製
造工程の後半を示す断面図。
造工程の後半を示す断面図。
【図４】（Ａ）〜（Ｃ）は従来の半導体記憶装置の主要
部を示す断面図。
部を示す断面図。
１１…半導体基板、１２…ソース領域、１３…ドレイン
領域、１４…ゲート絶縁膜、１５…ゲート電極、１６…
ビット線、１７，１９…層間絶縁膜、１８…配線、２０
…第２の電解質、２１…多孔質電極、２２…セパレー
タ、２３…電解質層、２４…導電性ゴム、２５…電極。
領域、１４…ゲート絶縁膜、１５…ゲート電極、１６…
ビット線、１７，１９…層間絶縁膜、１８…配線、２０
…第２の電解質、２１…多孔質電極、２２…セパレー
タ、２３…電解質層、２４…導電性ゴム、２５…電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (7)
- 【請求項１】半導体基板に設けられたソース領域および
ドレイン領域と、 前記ソース領域と前記ドレイン領域との間のチャネル領
域上にゲート絶縁膜を介して形成されたゲート電極と、 前記ソース領域または前記ドレイン領域上に開口部を有
する絶縁膜と、 前記絶縁膜上に形成され、第１の電解質を含む電解質層
と、 第２の電解質を含む多孔質の導電性材料からなり、前記
開口部を介して前記ソース領域または前記ドレイン領域
と電気的に接続された電極と、を具備し、前記第１およ
び第２の電解質で電気二重層を構成することを特徴とす
る半導体記憶装置。 - 【請求項２】 前記電解質層と前記電極との間にセパレ
ータが介在している請求項１記載の半導体記憶装置。 - 【請求項３】 前記多孔質の導電性材料は、炭素を含む
材料を炭化することにより得られたものである請求項１
記載の半導体記憶装置。 - 【請求項４】 前記電解質層および前記電極の少なくと
も一方と電気的に接続されており、前記電解質層および
前記電極の少なくとも一方に所定の電位を与える電極を
さらに具備する請求項１記載の半導体記憶装置。 - 【請求項５】半導体基板にソース領域およびドレイン領
域を設け、前記ソース領域と前記ドレイン領域との間の
チャネル領域上にゲート絶縁膜を介してゲート電極を形
成する工程と、 前記ソース領域または前記ドレイン領域上に絶縁膜を形
成し、前記絶縁膜に、前記ソース領域または前記ドレイ
ン領域に達する開口部を形成する工程と、 前記開口部内に導電性を有する多孔質部材を形成して、
前記多孔質部材と前記ソース領域または前記ドレイン領
域とを電気的に接続する工程と、 前記多孔質部材に第２の電解質を供給して電極を形成す
る工程と、 前記絶縁膜上に第１の電解質を含む電解質層を形成し
て、前記第１および第２の電解質で電気二重層を構成す
る工程と、を具備することを特徴とする半導体記憶装置
の製造方法。 - 【請求項６】 前記導電性を有する多孔質部材は、炭素
を含む材料を炭化することにより形成する請求項５記載
の半導体記憶装置の製造方法。 - 【請求項７】 前記電解質層および前記電極の少なくと
も一方に所定の電位を与える電極を前記電解質層および
前記電極の少なくとも一方に電気的に接続するように形
成する工程をさらに具備する請求項５記載の半導体記憶
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7319880A JPH09162366A (ja) | 1995-12-08 | 1995-12-08 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7319880A JPH09162366A (ja) | 1995-12-08 | 1995-12-08 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162366A true JPH09162366A (ja) | 1997-06-20 |
Family
ID=18115274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7319880A Pending JPH09162366A (ja) | 1995-12-08 | 1995-12-08 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005501427A (ja) * | 2001-08-31 | 2005-01-13 | センター ナショナル デ ラ レシェルシェ サイエンティフィック（シーエヌアールエス） | 分子メモリ及びその製造方法 |
-
1995
- 1995-12-08 JP JP7319880A patent/JPH09162366A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005501427A (ja) * | 2001-08-31 | 2005-01-13 | センター ナショナル デ ラ レシェルシェ サイエンティフィック（シーエヌアールエス） | 分子メモリ及びその製造方法 |
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