JPH09162317A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH09162317A JPH09162317A JP31650495A JP31650495A JPH09162317A JP H09162317 A JPH09162317 A JP H09162317A JP 31650495 A JP31650495 A JP 31650495A JP 31650495 A JP31650495 A JP 31650495A JP H09162317 A JPH09162317 A JP H09162317A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor package
- solder
- wiring board
- printed wiring
- mounting surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】プリント配線板に対して容易にかつ確実に実装
することが可能な半導体パッケージを提供することにあ
る。 【解決手段】半導体パッケージ１０のパッケージ本体１
２の実装面１４には、多数の接続パッド１６が設けら
れ、各接続バッドには、共晶半田を介して半田ボール２
０が接合されている。各半田ボールは共晶半田によって
形成されている。実装面には複数の支持脚２２が突設さ
れ、これらの支持脚は、実装時にプリント配線板２４に
当接し実装面がプリント配線板から所定間隔離間した状
態にパッケージ本体を支持する。
することが可能な半導体パッケージを提供することにあ
る。 【解決手段】半導体パッケージ１０のパッケージ本体１
２の実装面１４には、多数の接続パッド１６が設けら
れ、各接続バッドには、共晶半田を介して半田ボール２
０が接合されている。各半田ボールは共晶半田によって
形成されている。実装面には複数の支持脚２２が突設さ
れ、これらの支持脚は、実装時にプリント配線板２４に
当接し実装面がプリント配線板から所定間隔離間した状
態にパッケージ本体を支持する。
Description
【０００１】
【発明が属する技術分野】この発明は、半導体パッケー
ッジ、例えば、接続端子として機能する多数の半田ボー
ルの取り付けられたボールグリッドアレイ型の半導体パ
ッケージに関する。
ッジ、例えば、接続端子として機能する多数の半田ボー
ルの取り付けられたボールグリッドアレイ型の半導体パ
ッケージに関する。
【０００２】
【従来の技術】ボールグリッドアレイ型の半導体パッケ
ージとして、セラミックで形成されたパッケージ本体を
有するものが知られている。この種の半導体パッケージ
は、パッケージ本体の一表面上に形成された多数の接続
パッドを有し、これらの接続パッド上には、共晶半田を
介して半田ボールが取り付けられている。そして、これ
らの半田ボールは半導体パッケージの接続端子として機
能する。
ージとして、セラミックで形成されたパッケージ本体を
有するものが知られている。この種の半導体パッケージ
は、パッケージ本体の一表面上に形成された多数の接続
パッドを有し、これらの接続パッド上には、共晶半田を
介して半田ボールが取り付けられている。そして、これ
らの半田ボールは半導体パッケージの接続端子として機
能する。
【０００３】上記構成の半導体パッケージをプリント配
線板の導体パターン上に実装する場合には、導体パター
ンの実装パッド上に共晶半田を印刷した後、実装パッド
上に半田ボールを載せた状態で半導体パッケージを配置
し、リフロー半田付けを行なう。
線板の導体パターン上に実装する場合には、導体パター
ンの実装パッド上に共晶半田を印刷した後、実装パッド
上に半田ボールを載せた状態で半導体パッケージを配置
し、リフロー半田付けを行なう。
【０００４】半田ボールとして共晶半田を用いた場合、
半田の濡れ性が良く、半導体パッケージとプリント配線
板とを確実に接続できるとともに、半田付け時の設定温
度を比較的広い範囲内で選択することができる。
半田の濡れ性が良く、半導体パッケージとプリント配線
板とを確実に接続できるとともに、半田付け時の設定温
度を比較的広い範囲内で選択することができる。
【０００５】しかしながら、セラミックのパッケージ本
体を有する半導体パッケージは比較的重いことから、半
田付け時に半田ボールが溶融すると、半田ボールが半導
体パッケージ本体の重さに耐えきれずに潰れてしまう。
その結果、接続パッドのショート等の問題が生じる。そ
こで、半田ボールとして高温半田を使用した半導体パッ
ケージが提供されている。
体を有する半導体パッケージは比較的重いことから、半
田付け時に半田ボールが溶融すると、半田ボールが半導
体パッケージ本体の重さに耐えきれずに潰れてしまう。
その結果、接続パッドのショート等の問題が生じる。そ
こで、半田ボールとして高温半田を使用した半導体パッ
ケージが提供されている。
【０００６】
【発明が解決しようとする課題】しかしながら、高温半
田からなる半田ボールを用いた場合、半導体パッケージ
をプリント配線板にリフロー半田付けする際、半田ボー
ルは基本的に溶融しないため、プリント配線板の実装パ
ッド側に共晶半田の印刷不良、例えば、印刷かすれ等が
あると、半田ボールがプリント配線板の実装パッドと確
実に導通せず、半導体パッケージの接続不良が生じる。
田からなる半田ボールを用いた場合、半導体パッケージ
をプリント配線板にリフロー半田付けする際、半田ボー
ルは基本的に溶融しないため、プリント配線板の実装パ
ッド側に共晶半田の印刷不良、例えば、印刷かすれ等が
あると、半田ボールがプリント配線板の実装パッドと確
実に導通せず、半導体パッケージの接続不良が生じる。
【０００７】また、半田付けの際に半導体パッケージ本
体の温度がプリント配線板側の温度よりも高くなった場
合、実装パッドに印刷された共晶半田が半田ボール側に
吸い上げられるウィッキング現象が発生し、接続不良の
原因となる。そのため、高温半田ボールを用いた場合に
は、半田付け時の設定温度の最適範囲が狭く、作業性に
劣るという問題もある。
体の温度がプリント配線板側の温度よりも高くなった場
合、実装パッドに印刷された共晶半田が半田ボール側に
吸い上げられるウィッキング現象が発生し、接続不良の
原因となる。そのため、高温半田ボールを用いた場合に
は、半田付け時の設定温度の最適範囲が狭く、作業性に
劣るという問題もある。
【０００８】この発明は以上の点に鑑みなされてもの
で、その目的は、プリント配線板に対して容易にかつ確
実に実装することが可能な半導体パッケージを提供する
ことにある。
で、その目的は、プリント配線板に対して容易にかつ確
実に実装することが可能な半導体パッケージを提供する
ことにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体パッケージは、半導体素子を収納
しているとともに、多数の接続パッドが設けられた実装
面を有するパッケージ本体と、共晶半田で形成されてい
るとともに、共晶半田を介して上記接続パッドに接合さ
れた多数の半田ボールと、上記実装面から突出して設け
られ、上記実装面がプリント配線板に対して所定の間隔
を置いて対向するように上記パッケージ本体を支持する
脚部と、を備えたことを特徴としている。
め、この発明の半導体パッケージは、半導体素子を収納
しているとともに、多数の接続パッドが設けられた実装
面を有するパッケージ本体と、共晶半田で形成されてい
るとともに、共晶半田を介して上記接続パッドに接合さ
れた多数の半田ボールと、上記実装面から突出して設け
られ、上記実装面がプリント配線板に対して所定の間隔
を置いて対向するように上記パッケージ本体を支持する
脚部と、を備えたことを特徴としている。
【００１０】この発明によれば、上記パッケージ本体は
セラミックで形成されていることを特徴としている。ま
た、この発明によれば、上記脚部は、上記半田ボールの
高さよりも低い高さに形成されていることを特徴として
いる。
セラミックで形成されていることを特徴としている。ま
た、この発明によれば、上記脚部は、上記半田ボールの
高さよりも低い高さに形成されていることを特徴として
いる。
【００１１】更に、この発明によれば、上記実装面は矩
形状に形成され、上記脚部は実装面の４隅に設けられて
いることを特徴としている。上記のように構成された半
導体パッケージをプリント配線板に実装する場合、プリ
ント配線板の実装パッド上に共晶半田を印刷した後、半
田ボールを実装パッド上に配置した状態でリフロー半田
付けを行なう。リフロー半田付け時、半田ボールは溶融
してパッケージ本体の重さにより潰れ、パッケージ本体
はプリント配線板側に移動する。すると、パッケージ本
体から延出した脚部がプリント配線板に当接し、パッケ
ージ本体の移動を規制する。
形状に形成され、上記脚部は実装面の４隅に設けられて
いることを特徴としている。上記のように構成された半
導体パッケージをプリント配線板に実装する場合、プリ
ント配線板の実装パッド上に共晶半田を印刷した後、半
田ボールを実装パッド上に配置した状態でリフロー半田
付けを行なう。リフロー半田付け時、半田ボールは溶融
してパッケージ本体の重さにより潰れ、パッケージ本体
はプリント配線板側に移動する。すると、パッケージ本
体から延出した脚部がプリント配線板に当接し、パッケ
ージ本体の移動を規制する。
【００１２】それにより、半田ボールの過度の潰れが防
止され、パッケージ本体の実装面はプリント配線板から
所定距離離間した状態に保持されるとともに、半導体パ
ッケージは半田ボールを介してプリント配線板に接続さ
れる。
止され、パッケージ本体の実装面はプリント配線板から
所定距離離間した状態に保持されるとともに、半導体パ
ッケージは半田ボールを介してプリント配線板に接続さ
れる。
【００１３】
【発明の実施の形態】以下、図面を参照しながらこの発
明の実施の形態について詳細に説明する。図１ないし図
３に示すように、この発明の実施の形態に係るボールグ
リッドアレイ型の半導体パッケージ１０は、偏平な直方
体形状のパッケージ本体１２を有し、このパッケージ本
体はセラミックで形成されている。
明の実施の形態について詳細に説明する。図１ないし図
３に示すように、この発明の実施の形態に係るボールグ
リッドアレイ型の半導体パッケージ１０は、偏平な直方
体形状のパッケージ本体１２を有し、このパッケージ本
体はセラミックで形成されている。
【００１４】実装面１４として機能するパッケージ本体
１２の底面には多数の接続パッド１６が形成され、パッ
ケージ本体内に収納された図示しない半導体素子に導通
している。各接続パッド１６には、共晶半田１８により
半田ボール２０が接合されている。そして、これらの半
田ボール２０により半導体パッケージ１０の接続端子が
構成されている。
１２の底面には多数の接続パッド１６が形成され、パッ
ケージ本体内に収納された図示しない半導体素子に導通
している。各接続パッド１６には、共晶半田１８により
半田ボール２０が接合されている。そして、これらの半
田ボール２０により半導体パッケージ１０の接続端子が
構成されている。
【００１５】各半田ボール２０は共晶半田によって形成
されている。共晶半田としては、すずおよび鉛を６３対
３７の割合で混合したものが使用され、その融点は約１
８３度となっている。
されている。共晶半田としては、すずおよび鉛を６３対
３７の割合で混合したものが使用され、その融点は約１
８３度となっている。
【００１６】また、パッケージ本体１２の実装面１４の
４隅には、それぞれ脚部として機能する支持脚２２が突
設されている。各支持脚２２は例えば円柱状に形成さ
れ、その突出高さは所定の値に設定され、かつ、半田ボ
ール２０の突出高さよりも僅かに低く設定されている。
これらの支持脚２２は、セラミックあるいは金属によっ
て形成されている。
４隅には、それぞれ脚部として機能する支持脚２２が突
設されている。各支持脚２２は例えば円柱状に形成さ
れ、その突出高さは所定の値に設定され、かつ、半田ボ
ール２０の突出高さよりも僅かに低く設定されている。
これらの支持脚２２は、セラミックあるいは金属によっ
て形成されている。
【００１７】上記のように構成された半導体パッケージ
１０をプリント配線板上に実装する場合には、まず、図
４（ａ）に示すように、プリント配線板２４の所定の実
装パッド２６上に共晶半田２８を印刷する。この場合、
実装パッド２６に対応した複数の開口３０を有するメタ
ルマスク３２をプリント配線板２４上に配置し、メタル
マスクを介してペースト状の共晶半田を実装パッド２６
上に印刷する。
１０をプリント配線板上に実装する場合には、まず、図
４（ａ）に示すように、プリント配線板２４の所定の実
装パッド２６上に共晶半田２８を印刷する。この場合、
実装パッド２６に対応した複数の開口３０を有するメタ
ルマスク３２をプリント配線板２４上に配置し、メタル
マスクを介してペースト状の共晶半田を実装パッド２６
上に印刷する。
【００１８】続いて、図４（ｂ）に示すように、各半田
ボール２０が共晶半田２８を介して所定の実装パッド２
６上に位置するように、半導体パッケージ１０をプリン
ト配線板２４上に配置および保持する。そして、この状
態でリフロー半田付けを行なう。
ボール２０が共晶半田２８を介して所定の実装パッド２
６上に位置するように、半導体パッケージ１０をプリン
ト配線板２４上に配置および保持する。そして、この状
態でリフロー半田付けを行なう。
【００１９】すると、図４（ｃ）および図５に示すよう
に、共晶半田１８および２８が溶融するとともに、各半
田ボール２０も溶融する。そして、溶融した半田ボール
２０は、半導体パッケージ１０のパッケージ本体１２の
重さにより押し潰され、パッケージ本体１２はプリント
配線板２４に向かって下降する。パッケージ本体１２が
所定量下降すると、支持脚２２の延出端がプリント配線
板２４の表面に当接する。
に、共晶半田１８および２８が溶融するとともに、各半
田ボール２０も溶融する。そして、溶融した半田ボール
２０は、半導体パッケージ１０のパッケージ本体１２の
重さにより押し潰され、パッケージ本体１２はプリント
配線板２４に向かって下降する。パッケージ本体１２が
所定量下降すると、支持脚２２の延出端がプリント配線
板２４の表面に当接する。
【００２０】従って、パッケージ本体１２は以後の下降
が規制され、支持脚２２によってプリント配線板２４上
に支持されるとともに、実装面１４はプリント配線板２
４から所定距離、つまり、支持脚２２の突出高さ分、だ
け離間した状態に保持される。同時に、各半田ボール２
０は過度の潰れが防止される。
が規制され、支持脚２２によってプリント配線板２４上
に支持されるとともに、実装面１４はプリント配線板２
４から所定距離、つまり、支持脚２２の突出高さ分、だ
け離間した状態に保持される。同時に、各半田ボール２
０は過度の潰れが防止される。
【００２１】また、半導体パッケージ１０の各接続パッ
ド１６は溶融した半田ボール２０および共晶半田１８、
２８を介してプリント配線板２４の実装パッド２６と導
通し、半導体パッケージ１０はプリント配線板に電気的
に接続される。
ド１６は溶融した半田ボール２０および共晶半田１８、
２８を介してプリント配線板２４の実装パッド２６と導
通し、半導体パッケージ１０はプリント配線板に電気的
に接続される。
【００２２】以上のように構成されたボールグリッドア
レイ型の半導体パッケージ１０によれば、パッケージ本
体１２の実装面１４から突出した支持脚２２を備えてい
ることから、実装時に半田ボール２２が溶融した場合で
も半田ボールの過度の潰れを防止し、実装面をプリント
回路基板２４から所定距離離間した状態に保持すること
ができる。従って、半田ボール２２の過度の潰れによる
接続パッド１６のショート等の不都合を防止することが
できる。
レイ型の半導体パッケージ１０によれば、パッケージ本
体１２の実装面１４から突出した支持脚２２を備えてい
ることから、実装時に半田ボール２２が溶融した場合で
も半田ボールの過度の潰れを防止し、実装面をプリント
回路基板２４から所定距離離間した状態に保持すること
ができる。従って、半田ボール２２の過度の潰れによる
接続パッド１６のショート等の不都合を防止することが
できる。
【００２３】また、半田ボール２２として共晶半田を使
用することができ、この場合、実装パッド２６に印刷さ
れた共晶半田２８との相性が良く、良好な濡れ性を得る
ことができる。従って、プリント配線板２４の実装パッ
ド２６に共晶半田の印刷不良、例えば、印刷かすれ等が
あった場合でも、半田ボール２２を介して半導体パック
１０とプリント回路基板２４とを確実に接続することが
可能となる。
用することができ、この場合、実装パッド２６に印刷さ
れた共晶半田２８との相性が良く、良好な濡れ性を得る
ことができる。従って、プリント配線板２４の実装パッ
ド２６に共晶半田の印刷不良、例えば、印刷かすれ等が
あった場合でも、半田ボール２２を介して半導体パック
１０とプリント回路基板２４とを確実に接続することが
可能となる。
【００２４】更に、半田ボール２２として共晶半田を使
用した場合、ウィッキング現象が生じることがなく、最
適な半田付け温度を広い範囲で設定することが可能とな
る。その結果、半導体パッケージ実装時の作業性を向上
させることができる。
用した場合、ウィッキング現象が生じることがなく、最
適な半田付け温度を広い範囲で設定することが可能とな
る。その結果、半導体パッケージ実装時の作業性を向上
させることができる。
【００２５】
【発明の効果】以上詳述したように、この発明によれ
ば、パッケージ本体に脚部を設けることにより、共晶半
田からなる半田ボールを用いた場合でも半田ボールの過
度の潰れを防止することができ、プリント配線板に対し
て容易にかつ確実に実装することが可能な半導体パッケ
ージを提供することができる。
ば、パッケージ本体に脚部を設けることにより、共晶半
田からなる半田ボールを用いた場合でも半田ボールの過
度の潰れを防止することができ、プリント配線板に対し
て容易にかつ確実に実装することが可能な半導体パッケ
ージを提供することができる。
【図１】この発明の実施の形態に係るボールグリッドア
レイ型の半導体パッケージを示す側面図。
レイ型の半導体パッケージを示す側面図。
【図２】上記半導体パッケージの底面図。
【図３】上記半導体パッケージの半田ボール部分を拡大
して示す側面図。
して示す側面図。
【図４】上記半導体パッケージをプリント配線板上に実
装する工程をそれぞれ示す側面図。
装する工程をそれぞれ示す側面図。
【図５】プリント配線板上に実装した状態における、上
記半田ボール部分を拡大して示す側面図。
記半田ボール部分を拡大して示す側面図。
１０…半導体パッケージ １２…パッケージ本体 １４…実装面 １６…接続パッド １８、２８…共晶半田 ２０…半田ボール ２２…支持脚 ２４…プリント配線板 ２６…実装パッド
Claims (4)
- 【請求項１】半導体素子を収納しているとともに、多数
の接続パッドが設けられた実装面を有するパッケージ本
体と、 共晶半田で形成されているとともに、共晶半田を介して
上記接続パッドに接合された多数の半田ボールと、 上記実装面から突出して設けられ、実装時にプリント配
線板に当接し上記実装面がプリント配線板に対して所定
の間隔を置いて対向するように上記パッケージ本体を支
持する脚部と、 を備えていることを特徴とする半導体パッケージ。 - 【請求項２】上記パッケージ本体はセラミックで形成さ
れていることを特徴とする請求項１に記載の半導体パッ
ケージ。 - 【請求項３】上記脚部は、上記半田ボールの高さよりも
低い高さに形成されていることを特徴とする請求項１又
は２に記載の半導体パッケージ。 - 【請求項４】上記実装面は矩形状に形成され、上記脚部
は実装面の４隅に設けられていることを特徴とする請求
項１ないし３のいずれか１項に記載の半導体パッケー
ジ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31650495A JPH09162317A (ja) | 1995-12-05 | 1995-12-05 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31650495A JPH09162317A (ja) | 1995-12-05 | 1995-12-05 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162317A true JPH09162317A (ja) | 1997-06-20 |
Family
ID=18077846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31650495A Pending JPH09162317A (ja) | 1995-12-05 | 1995-12-05 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162317A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100159645A1 (en) * | 1998-09-01 | 2010-06-24 | Sony Corporation | Semiconductor apparatus and process of production thereof |
-
1995
- 1995-12-05 JP JP31650495A patent/JPH09162317A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100159645A1 (en) * | 1998-09-01 | 2010-06-24 | Sony Corporation | Semiconductor apparatus and process of production thereof |
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