JPH0915304A - Ｉｃ試験装置の波形発生器 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 スキュー補正用の遅延手段の調整精度を劣化
させることなく、この遅延手段の構成素子となる高速論
理ゲート回路の規模を縮小する。 【構成】 ライズ及びフォール用の試験信号作成データ
は同じサイクル内では双方イネーブルになることはない
ので、選択出力手段によって選択されたデータ保持手段
に保持されている試験信号作成データのライズ用がイネ
ーブルの場合には、選択出力手段に入力したエッジ信号
はライズ用のエッジ信号となり、逆の場合にはフォール
用のエッジ信号となる。従って、判定手段は、データ保
持手段に保持されているライズ用及びフォール用の試験
信号作成データに基づいて選択出力手段に次に入力する
エッジ信号がライズ用なのかフォール用なのかを判定す
る。遅延データ供給手段は、この判定手段の判定結果に
応じてライズ用又はフォール用の遅延データ１１，１２
を遅延手段１７に供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＣ（集積回路）の電
気的特性を検査するＩＣ試験装置に係り、特にＩＣ試験
装置内でタイミング信号に同期して所望の試験用パター
ンデータを発生する波形発生器に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣを最終製品
として出荷するためには、製造部門、検査部門の各工程
でＩＣ製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。ＩＣ試験装置はこのような電気
的特性を検査する装置である。ＩＣ試験装置は、被測定
ＩＣに所定の試験用パターンデータを与え、それによる
被測定ＩＣの出力データを読み取り、被測定ＩＣの基本
的動作及び機能に問題が無いかどうかを被測定ＩＣの出
力データから不良情報を解析し、電気的特性を検査して
いる。

【０００３】ＩＣ試験装置における試験は直流試験（Ｄ
Ｃ測定試験）とファンクション試験（ＦＣ測定試験）と
に大別される。直流試験は被測定ＩＣの入出力端子にＤ
Ｃ測定手段から所定の電圧又は電流を印加することによ
り、被測定ＩＣの基本的動作に不良が無いかどうかを検
査するものである。一方、ファンクション試験は被測定
ＩＣの入力端子にパターン発生手段から所定の試験用パ
ターンデータを与え、それによる被測定ＩＣの出力デー
タを読み取り、被測定ＩＣの基本的動作及び機能に問題
が無いかどうかを検査するものである。

【０００４】図２は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから成る。テスタ部５０は制
御手段５１、ＤＣ測定手段５２、タイミング発生手段５
３、パターン発生手段５４、ピン制御手段５５、ピンエ
レクトロニクス５６、フェイルメモリ５７及び入出力切
替手段５８から構成される。実際のテスタ部５０には、
この他にも種々の構成部品が存在するが本明細書中では
必要な部分のみが示してある。

【０００５】テスタ部５０とＩＣ取付装置７０との間
は、ＩＣ取付装置７０の全入出力端子数（ｍ個）に対応
する複数本（ｍ本）の同軸ケーブル等から成る信号線に
よって接続され、端子−同軸ケーブル間の接続関係は図
示していないリレーマトリックスによって対応付けられ
ており、各種信号の伝送が所定の端子−同軸ケーブル間
で行なわれるように構成されている。なお、この信号線
は、物理的にはＩＣ取付装置７０の全入出力端子数ｍと
同じ数だけ存在する。

【０００６】ＩＣ取付装置７０は、複数個の被測定ＩＣ
７１をソケットに搭載できるように構成されている。被
測定ＩＣ７１の入出力端子とＩＣ取付装置７０の入出力
端子とはそれぞれ１対１に対応付けられて接続されてい
る。例えば、入出力端子数２８個の被測定ＩＣ７１を１
０個搭載可能なＩＣ取付装置７０の場合は、全体で２８
０個の入出力端子を有することになる。制御手段５１は
ＩＣ試験装置全体の制御、運用及び管理等を行うもので
あり、マイクロプロセッサ構成になっている。従って、
図示していないが、システムプログラムを格納するＲＯ
Ｍや各種データ等を格納するＲＡＭ等を有している。

【０００７】制御手段５１は、ＤＣ測定手段５２、タイ
ミング発生手段５３、パターン発生手段５４、ピン制御
手段５５及びフェイルメモリ５７にバス（データバス、
アドレスバス、制御バス）６５を介して接続されてい
る。制御手段５１は、直流試験用のデータをＤＣ測定手
段５２に、ファンクション試験開始用の信号をタイミン
グ発生手段５３に、テストパターン発生用のデータ等を
パターン発生手段５４に、期待値データ等をピン制御手
段５５に、それぞれ出力する。この他にも制御手段５１
は各種データをバスを介してそれぞれの構成要素に出力
している。また、制御手段５１は、フェイルメモリ５７
及びＤＣ測定手段５２から試験結果（フェイルデータ及
び直流データ）を読み出して種々のデータ処理等を行
い、試験データを解析し、ＩＣの良否を判定する。

【０００８】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいてＩＣ取付装
置７０の被測定ＩＣ７１に対して直流試験を行う。ＤＣ
測定手段５２は制御手段５１から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタへ書込む。ＤＣ測定手段５２は
試験結果データの書込みを終了するとエンド信号を制御
手段５１に出力する。ＤＣ測定手段５２の内部レジスタ
に書き込まれた試験結果を示すデータはバス６５を介し
て制御手段５１に読み取られ、そこで解析される。この
ようにして直流試験は行われる。また、ＤＣ測定手段５
２は、ピンエレクトロニクス５６のドライバ６３及びコ
ンパレータ６４に対して基準電圧ＶＩＨ，ＶＩＬ，ＶＯ
Ｈ，ＶＯＬを出力する。

【０００９】タイミング発生手段５３は、ピン制御手段
５５に所定のクロックを出力し、データセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１及びコンパ
レータロジック回路６２の動作速度等を制御する。従っ
て、フォーマッタ６０からピンエレクトロニクス５６に
出力される試験信号Ｐ２、及びＩ／Ｏフォーマッタ６１
から入出力切替手段５８に出力される切替信号Ｐ６の出
力タイミングもタイミング発生手段５３からの高速クロ
ックに応じて制御される。パターン発生手段５４は、制
御手段５１からのパターンデータを入力し、それに基づ
いたパターンデータをピン制御手段５５のデータセレク
タ５９に出力する。

【００１０】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１及びコンパ
レータロジック回路６２から構成される。データセレク
タ５９は、各種の試験信号作成データ（アドレスデータ
・書込データ）Ｐ１、切替信号作成データＰ５及び期待
値データＰ４を記憶したメモリで構成されており、パタ
ーン発生手段５４からのパターンデータをアドレスとし
て入力し、そのアドレスに応じた試験信号作成データＰ
１及び切替信号作成データＰ５をフォーマッタ６０及び
Ｉ／Ｏフォーマッタ６１に、期待値データＰ４をコンパ
レータロジック回路６２にそれぞれ出力する。

【００１１】フォーマッタ６０は、フリップフロップ回
路及び論理回路が多段構成されたものであり、データセ
レクタ５９からの試験信号作成データ（アドレスデータ
・書込データ）Ｐ１を加工して所定の印加波形を作成
し、それを試験信号Ｐ２としてタイミング発生手段５３
からのタイミング信号（レート信号ＲＡＴＥやエッジ信
号ＥＤＧＥ）に同期してピンエレクトロニクス５６のド
ライバ６３に出力する。Ｉ／Ｏフォーマッタ６１もフォ
ーマッタ６０と同様にフリップフロップ回路及び論理回
路の多段構成されたものであり、データセレクタ５９か
らの切替信号作成データＰ５を加工して所定の印加波形
を作成し、それを切替信号Ｐ６としてタイミング発生手
段５３からのタイミング信号に同期して入出力切替手段
５８に出力する。

【００１２】図３は被測定ＩＣ７１の１つの入出力端子
に対応する部分のフォーマッタ６０の詳細構成を示す図
である。従って、実際は図３のようなものか入出力端子
の数に相当するだけ存在する。２ビットカウンタ（２ｂ
ｉｔ ＣＴＲ）１Ｒ、２入力４出力デコーダ（２：４Ｄ
ＥＣ）２Ｒ、フリップフロップ３Ｒ，４Ｒ，５Ｒ，６Ｒ
は、タイミング発生手段５３からのレート信号ＲＡＴＥ
に同期してライズ用の試験信号作成データのそれぞれ異
なるタイミングにおける値をレート信号ＲＡＴＥの４サ
イクル分だけ保持するライズ用のデータ保持手段であ
る。２ビットカウンタ１Ｆ、２入力４出力デコーダ２
Ｆ、フリップフロップ３Ｆ，４Ｆ，５Ｆ，６Ｆは、タイ
ミング発生手段５３からのレート信号ＲＡＴＥに同期し
てフォール用の試験信号作成データのそれぞれ異なるタ
イミングにおける値をレート信号ＲＡＴＥの４サイクル
分だけ保持するフォール用のデータ保持手段である。

【００１３】すなわち、２ビットカウンタ１Ｒ，１Ｆ
は、タイミング発生手段５３からのレート信号ＲＡＴＥ
をカウントし、それを２ビットデータ（００，０１，１
０，１１）として次段の２入力４出力デコーダ２Ｒ，２
Ｆに出力する。２入力４出力デコーダ２Ｒは、２ビット
カウンタ１Ｒからの２ビットデータをデコードし、次段
のフリップフロップ３Ｒ，４Ｒ，５Ｒ，６Ｒのいずれか
１つにそのデコード信号を出力する。２入力４出力デコ
ーダ２Ｆは、２ビットカウンタ１Ｆからの２ビットデー
タをデコードし、次段のフリップフロップ３Ｆ，４Ｆ，
５Ｆ，６Ｆのいずれか１つにそのデコード信号を出力す
る。

【００１４】フリップフロップ３Ｒ，４Ｒ，５Ｒ，６Ｒ
は、パターン発生手段５４から出力されるライズ用パタ
ーンデータ（ＲＩＳＥ ＤＡＴＡ）を入力しており、２
入力４出力デコーダ２Ｒからのデコード信号の入力タイ
ミングでそのライズ用パターンデータをレート信号ＲＡ
ＴＥの４サイクル分だけ保持する。フリップフロップ３
Ｆ，４Ｆ，５Ｆ，６Ｆは、パターン発生手段５４から出
力されるフォール用パターンデータ（ＦＡＬＬ ＤＡＴ
Ａ）を入力しており、２入力４出力デコーダ２Ｆからの
デコード信号の入力タイミングでそのフォール用パター
ンデータをレート信号ＲＡＴＥの４サイクル分だけ保持
する。

【００１５】一方、ライズ用可変遅延器（ＲＩＳＥ Ｄ
ＬＹ）９はタイミング発生手段５３からのエッジ信号Ｅ
ＤＧＥを入力し、それをライズ遅延データレジスタ（Ｒ
−ＤＬＹ ＤＡＴＡ）１１の設定値に対応した時間だけ
遅延させ、すなわちスキューを補正し、次段のフォール
用可変遅延器（ＦＡＬＬ ＤＬＹ）１０、オア回路１３
及び４入力１出力マルチプレクサ（４：１ＭＰＸ）８Ｒ
に出力する。フォール用可変遅延器（ＦＡＬＬ ＤＬ
Ｙ）１０はライズ用可変遅延器９によって遅延された信
号を入力し、それをフォール遅延データレジスタ（Ｆ−
ＤＬＹ ＤＡＴＡ）１２の設定値に対応した時間だけさ
らに遅延させてフォール側のスキューを補正し、それを
次段のオア回路１３及び４入力１出力マルチプレクサ
（４：１ＭＰＸ）８Ｆに出力する。オア回路１３はライ
ズ用可変遅延器９及びフォール用可変遅延器１０からの
出力の論理和を取り、それを次段の２ビットカウンタ１
４に出力する。２ビットカウンタ１４はオア回路１３か
らの出力の立下り時点に同期してカウンタを進め、その
２ビットカウント値（００，０１，１０，１１）を４入
力１出力マルチプレクサ８Ｒ及び８Ｆの出力選択端子に
出力する。

【００１６】４入力１出力マルチプレクサ８Ｒは、２ビ
ットカウンタ１４からの２ビットカウント値に応じてフ
リップフロップ３Ｒ，４Ｒ，５Ｒ，６Ｒのいずれか１つ
の出力を選択する。すなわち、２ビットカウント値が
『００』の場合はフリップフロップ３Ｒの出力を、『０
１』の場合はフリップフロップ４Ｒの出力を、『１０』
の場合はフリップフロップ５Ｒの出力を、『１１』の場
合はフリップフロップ６Ｒの出力をそれぞれ選択する。
そして、４入力１出力マルチプレクサ８Ｒは、選択され
ているフリップフロップ３Ｒ，４Ｒ，５Ｒ，６Ｒの出
力、すなわちライズ用パターンデータがイネーブル（ハ
イレベル“１”）の場合に限り、そのライズ用パターン
データをライズ用可変遅延器９からの出力の立上り時点
に同期して出力する。

【００１７】同様に、４入力１出力マルチプレクサ８Ｆ
は、２ビットカウンタ１４からの２ビットカウント値に
対応したフリップフロップ３Ｆ，４Ｆ，５Ｆ，６Ｆのい
ずれか１つの出力を選択し、選択されているフリップフ
ロップ３Ｆ，４Ｆ，５Ｆ，６Ｆのフォール用パターンデ
ータＦＡＬＬ ＤＡＴＡがイネーブル（ハイレベル
“１”）の場合に限り、そのフォール用パターンデータ
をフォール用可変遅延器１０からの出力の立上り時点に
同期して出力する。そして、フォーマッタ６０は４入力
１出力マルチプレクサ８Ｒ及び８Ｆから出力される信号
に基づいて試験信号Ｐ２をピンエレクトロニクス５６の
各ドライバ６１に出力する。

【００１８】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のコンパレータ６４からの読出デー
タＰ３と、データセレクタ５９からの期待値データＰ４
とを比較判定し、その判定結果をフェイルデータＦＤと
してフェイルメモリ５７に出力する。ピンエレクトロニ
クス５６は、複数のドライバ６３及びコンパレータ６４
から構成される。ドライバ６３及びコンパレータ６４は
ＩＣ取付装置７０のそれぞれの入出力端子に対して１個
ずつ設けられており、入出力切替手段５８を介していず
れか一方が接続されるようになっている。入出力切替手
段５８は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｐ５
に応じてドライバ６３及びコンパレータ６４のいずれか
一方と、ＩＣ取付装置７０の入出力端子との間の接続状
態を切り替えるものである。すなわち、ＩＣ取付装置７
０の入出力端子の数がｍ個の場合、ドライバ６３、コン
パレータ６４及び入出力切替手段５８はそれぞれｍ個で
構成される。但し、メモリＩＣ等を測定する場合には、
アドレス端子やチップセレクト端子等に対してはコンパ
レータは必要ないので、コンパレータ及び入出力切替手
段の数が少ない場合もある。

【００１９】ドライバ６３は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたハイレベル“１”又はローレベル“０”の信
号を印加し、所望のテストパターンを被測定ＩＣ７１に
書き込む。コンパレータ６４は、被測定ＩＣ７１のデー
タ出力端子から入出力切替手段５８を介して出力される
信号を入力し、それを制御手段５１からのストローブ信
号のタイミングで基準電圧ＶＯＨ，ＶＯＬと比較し、そ
の比較結果をハイレベル“１”又はローレベル“０”の
読出データＰ３としてコンパレータロジック回路６２に
出力する。

【００２０】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるフェイルデータＦＤを記憶
するものであり、被測定ＩＣ７１と同程度の記憶容量を
有する随時読み書き可能なＲＡＭで構成されている。フ
ェイルメモリ５７は、ＩＣ取付装置７０のデータ出力端
子に固定的に対応するデータ入出力端子を有する。例え
ば、ＩＣ取付装置７０の全入出力端子数が２８０個であ
り、その中の１６０個がデータ出力端子である場合に
は、フェイルメモリ５７はこのデータ出力端子数と同じ
か又はそれ以上のデータ入力端子を有するメモリで構成
される。このフェイルメモリ５７に記憶されたフェイル
データＦＤは制御手段５１によって読み出され、図示し
ていないデータ処理用のメモリに転送され、解析され
る。このようにしてファンクション試験は行われる。

【００２１】

【発明が解決しようとする課題】上述のように従来のＩ
Ｃ試験装置の波形発生器（フォーマッタ６０）は、図３
に示すようにライズ用とフォール用に２つの可変遅延器
９及び１０を有していた。この可変遅延器９及び１０
は、被測定ＩＣ７１の各入出力端子に印加されるパター
ンデータ相互の位相ずれ（スキュー）を微調整するもの
なので、ＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌ
ｏｇｉｃ）などの高速論理ゲート回路を多数用いて構成
しなければならず、しかもこのような高速論理ゲート回
路を被測定ＩＣ７１の入出力端子に対応した数だけ設け
なければならず、ＩＣ試験装置全体が高額になるという
問題があった。

【００２２】本発明は上述の点に鑑みてなされたもので
あり、スキュー補正用の遅延手段の調整精度を劣化させ
ることなく、この遅延手段の構成素子となる高速論理ゲ
ート回路の規模を縮小することのできるＩＣ試験装置の
波形発生器を提供することを目的とする。

【００２３】

【課題を解決するための手段】本発明は、ライズ用及び
フォール用の２系列の試験信号作成データをレート信号
及びエッジ信号からなるタイミング信号に基づいて加工
し、所定の試験用パターンデータを生成するＩＣ試験装
置の波形発生器において、前記レート信号に同期して前
記ライズ用及びフォール用の試験信号作成データのそれ
ぞれ異なるタイミングにおける値を前記レート信号の所
定サイクル数だけ保持する複数のライズ用及びフォール
用のデータ保持手段と、前記エッジ信号の入力に同期し
て前記ライズ用及びフォール用のデータ保持手段に保持
されている試験信号作成データを順次選択し、選択され
ているライズ用及びフォール用の試験信号作成データの
エッジ信号入力時点における値に応じて前記ライズ用又
はフォール用のデータをそのエッジ信号の入力時点に同
期して選択的に出力する選択出力手段と、ライズ用又は
フォール用の遅延データに基づいて前記選択出力手段に
入力する前記エッジ信号のスキューを補正する遅延手段
と、前記データ保持手段に保持されている前記ライズ用
及びフォール用の試験信号作成データに基づいて前記選
択出力手段に次に入力する前記エッジ信号がライズ用な
のかフォール用なのかを判定する判定手段と、この判定
手段の判定結果に応じて前記ライズ用又はフォール用の
遅延データを前記遅延手段に供給する遅延データ供給手
段とからなるものである。

【００２４】

【作用】データ保持手段はライズ用及びフォール用の試
験信号作成データを所定サイクル数だけ保持しているの
で、選択出力手段はどのデータ保持手段に保持されてい
る試験信号作成データを用いるかを予め選択しており、
そして、保持中の任意のサイクル内にエッジ信号が入力
すると、選択出力手段は選択されているライズ用及びフ
ォール用の試験信号作成データのエッジ信号入力時点に
おける値に応じてライズ用又はフォール用のデータをそ
のエッジ信号の入力時点に同期して選択的に出力する。
すなわち、ライズ用とフォール用の試験信号作成データ
は同じサイクル内では双方イネーブル（ハイレベル
“１”）となることはないという禁止事項があるので、
選択出力手段によって選択されたデータ保持手段に保持
されている試験信号作成データのライズ用がイネーブル
でフォール用がディセーブルの場合には、選択出力手段
に入力したエッジ信号はライズ用のエッジ信号となり、
逆に、試験信号作成データのライズ用がディセーブルで
フォール用がイネーブルの場合には、選択出力手段に入
力したエッジ信号はフォール用のエッジ信号となる。従
って、判定手段は、データ保持手段に保持されているラ
イズ用及びフォール用の試験信号作成データに基づいて
選択出力手段に次に入力するエッジ信号がライズ用なの
かフォール用なのかを判定することができる。遅延デー
タ供給手段は、この判定手段の判定結果に応じてライズ
用又はフォール用の遅延データを遅延手段に供給するこ
とによって、遅延手段はライズ用又はフォール用の遅延
データに基づいて選択出力手段に入力するエッジ信号の
スキューを補正することができるようになる。

【００２５】

【実施例】以下、本発明の実施例を添付図面に従って詳
細に説明する。図１は、本発明に係る波形発生器すなわ
ちフォーマッタ６０の詳細構成を示す図である。図では
図３と同様に被測定ＩＣ７１の１つの入出力端子に対応
する部分のみが示されている。

【００２６】２ビットカウンタ（２ｂｉｔ ＣＴＲ）１
Ｒ、２入力４出力デコーダ（２：４ＤＥＣ）２Ｒ、フリ
ップフロップ３Ｒ，４Ｒ，５Ｒ，６Ｒは、タイミング発
生手段５３からのレート信号ＲＡＴＥに同期してライズ
用の試験信号作成データのそれぞれ異なるタイミングに
おける値をレート信号ＲＡＴＥの４サイクル分だけ保持
するライズ用のデータ保持手段である。２ビットカウン
タ１Ｆ、２入力４出力デコーダ２Ｆ、フリップフロップ
３Ｆ，４Ｆ，５Ｆ，６Ｆは、タイミング発生手段５３か
らのレート信号ＲＡＴＥに同期してフォール用の試験信
号作成データのそれぞれ異なるタイミングにおける値を
レート信号ＲＡＴＥの４サイクル分だけ保持するフォー
ル用のデータ保持手段である。

【００２７】すなわち、２ビットカウンタ１Ｒ，１Ｆ
は、タイミング発生手段５３からのレート信号ＲＡＴＥ
をカウントし、それを２ビットデータ（００，０１，１
０，１１）として次段の２入力４出力デコーダ２Ｒ，２
Ｆに出力する。２入力４出力デコーダ２Ｒは、２ビット
カウンタ１Ｒからの２ビットデータをデコードし、次段
のフリップフロップ３Ｒ，４Ｒ，５Ｒ，６Ｒのいずれか
１つにそのデコード信号を出力する。２入力４出力デコ
ーダ２Ｆは、２ビットカウンタ１Ｆからの２ビットデー
タをデコードし、次段のフリップフロップ３Ｆ，４Ｆ，
５Ｆ，６Ｆのいずれか１つにそのデコード信号を出力す
る。例えば、２ビットデータが『００』の場合はフリッ
プフロップ３Ｒ，３Ｆに、『０１』の場合はフリップフ
ロップ４Ｒ，４Ｆに、『１０』の場合はフリップフロッ
プ５Ｒ，５Ｆに、『１１』の場合はフリップフロップ６
Ｒ，６Ｆに、２入力４出力デコーダ２Ｒ，２Ｆはデコー
ド信号を出力する。

【００２８】フリップフロップ３Ｒ，４Ｒ，５Ｒ，６Ｒ
は、パターン発生手段５４から出力されるライズ用パタ
ーンデータ（ＲＩＳＥ ＤＡＴＡ）を入力しており、２
入力４出力デコーダ２Ｒからのデコード信号の入力タイ
ミングでそのライズ用パターンデータをレート信号ＲＡ
ＴＥの４サイクル分だけ保持する。フリップフロップ３
Ｆ，４Ｆ，５Ｆ，６Ｆは、パターン発生手段５４から出
力されるフォール用パターンデータ（ＦＡＬＬ ＤＡＴ
Ａ）を入力しており、２入力４出力デコーダ２Ｆからの
デコード信号の入力タイミングでそのフォール用パター
ンデータをレート信号ＲＡＴＥの４サイクル分だけ保持
する。

【００２９】ＲＳフリップフロップ７Ａは、フリップフ
ロップ３Ｒの出力をセット端子（Ｓ）に、フリップフロ
ップ３Ｆの出力をリセット端子（Ｒ）に入力し、その出
力Ｑを４入力１出力マルチプレクサ（４：１ＭＰＸ）１
５の第１の入力端子に出力する。ＲＳフリップフロップ
７Ｂ〜７Ｄも同様にフリップフロップ４Ｒ〜６Ｒの出力
をセット端子（Ｓ）に、フリップフロップ４Ｆ〜６Ｆの
出力をリセット端子（Ｒ）に入力し、その出力Ｑを４入
力１出力マルチプレクサ１５の第２〜第４の入力端子に
出力する。

【００３０】このパターン発生手段５４から出力される
ライズ用パターンデータとフォール用パターンデータは
同じサイクル内では双方イネーブル（ハイレベル
“１”）となることはないという禁止事項がある。従っ
て、ＲＳフリップフロップ７Ａ〜７Ｄに保持されている
データを参照することによって、タイミング発生手段５
３から出力される次のエッジ信号ＥＤＧＥがライズ用な
のかフォール用なのかを事前に知ることができる。そこ
で、この実施例では、従来２つ存在していた可変遅延器
をライズ用とフォール用とで兼用させ、１つのライズ／
フォール用可変遅延器（ＲＩＳＥ／ＦＡＬＬ ＤＬＹ）
１７で構成し、このライズ／フォール用可変遅延器１７
に設定されるべきライズ遅延データ及びフォール遅延デ
ータを２入力１出力マルチプレクサ（２：１ＭＰＸ）１
６及び４入力１出力マルチプレクサ（４：１ＭＰＸ）１
５で時分割的に切り換えるようにした。

【００３１】一方、２ビットカウンタ１４はライズ／フ
ォール用可変遅延器１７を通過したエッジ信号ＥＤＧＥ
の立下り時点に同期してカウンタを進め、その２ビット
カウント値（００，０１，１０，１１）を４入力１出力
マルチプレクサ８Ｒ、８Ｆ及び１５に出力する。４入力
１出力マルチプレクサ８Ｒは、２ビットカウンタ１４か
らの２ビットカウント値に応じてフリップフロップ３
Ｒ，４Ｒ，５Ｒ，６Ｒのいずれか１つの出力を選択す
る。すなわち、２ビットカウント値が『００』の場合は
フリップフロップ３Ｒの出力を、『０１』の場合はフリ
ップフロップ４Ｒの出力を、『１０』の場合はフリップ
フロップ５Ｒの出力を、『１１』の場合はフリップフロ
ップ６Ｒの出力をそれぞれ選択する。そして、４入力１
出力マルチプレクサ８Ｒは、選択されているフリップフ
ロップ３Ｒ，４Ｒ，５Ｒ，６Ｒの出力、すなわちライズ
用パターンデータがイネーブル（ハイレベル“１”）の
場合に限り、そのライズ用パターンデータをライズ／フ
ォール用可変遅延器１７を通過したエッジ信号ＥＤＧＥ
の立上り時点に同期して出力する。同様に、４入力１出
力マルチプレクサ８Ｆは、２ビットカウンタ１４からの
２ビットカウント値に対応したフリップフロップ３Ｆ，
４Ｆ，５Ｆ，６Ｆのいずれか１つの出力を選択し、選択
されているフリップフロップ３Ｆ，４Ｆ，５Ｆ，６Ｆの
フォール用パターンデータＦＡＬＬ ＤＡＴＡがイネー
ブル（ハイレベル“１”）の場合に限り、そのフォール
用パターンデータをライズ／フォール用可変遅延器１７
を通過したエッジ信号ＥＤＧＥの立上り時点に同期して
出力する。

【００３２】そして、フォーマッタ６０は４入力１出力
マルチプレクサ８Ｒ及び８Ｆから出力される信号に基づ
いて試験信号Ｐ２をピンエレクトロニクス５６の各ドラ
イバ６１に出力する。このとき、４入力１出力マルチプ
レクサ１５は、２ビットカウンタ１４からの２ビットカ
ウント値に対応したＲＳフリップフロップ７Ａ，７Ｂ，
７Ｃ，７Ｄの出力Ｑ、すなわちタイミング発生手段５３
から次に出力されるであろうエッジ信号ＥＤＧＥがライ
ズ用なのかフォール用なのかを２入力１出力マルチプレ
クサ１６に出力する。

【００３３】２入力１出力マルチプレクサ１６は、タイ
ミイング発生手段５３から次に出力されるであろうエッ
ジ信号ＥＤＧＥがライズ用の場合にはライズ遅延データ
レジスタ（Ｒ−ＤＬＹ ＤＡＴＡ）１１のライズ遅延デ
ータをライズ／フォール用可変遅延器１７にセットし、
逆にタイミイング発生手段５３から次に出力されるエッ
ジ信号ＥＤＧＥがフォール用の場合にはフォール遅延デ
ータレジスタ（Ｆ−ＤＬＹ ＤＡＴＡ）１２のフォール
遅延データをライズ／フォール用可変遅延器１７にセッ
トする。

【００３４】従って、ライズ遅延データのセットされた
ライズ／フォール用可変遅延器１７はタイミング発生手
段５３からのライズ用パターンデータのエッジ信号ＥＤ
ＧＥを入力し、それをライズ遅延データに対応しただけ
遅延させてライズ側のスキューを補正し、それを２ビッ
トカウンタ１４及び４入力１出力マルチプレクサ８Ｒ及
び８Ｆに出力する。一方、フォール遅延データのセット
されたライズ／フォール用可変遅延器１７はタイミング
発生手段５３からのフォール用パターンデータのエッジ
信号ＥＤＧＥを入力し、それをフォール遅延データに対
応しただけ遅延させてフォール側のスキューを補正し、
それを２ビットカウンタ１４及び４入力１出力マルチプ
レクサ８Ｒ及び８Ｆに出力する。

【００３５】このように、本実施例によれば、図３に示
すようにライズ用とフォール用に２つの可変遅延器９及
び１０を設けてなくても、被測定ＩＣ７１の各入出力端
子に印加されるパターンデータ相互のライズ側及びフォ
ール側の位相ずれ（スキュー）を容易に調整することが
できると共に、ＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅ
ｄ Ｌｏｇｉｃ）などの高速論理ゲート回路の規模を半
減することができる。

【００３６】なお、上述の実施例では、ＲＳフリップフ
ロップ７Ａ〜７Ｄのセット端子にライズ用パターンデー
タを、リセット端子にフォール用パターンデータを入力
する場合について説明したが、これに限らず、フリップ
フロップ３Ｒ〜６Ｒ，３Ｆ〜６Ｆのデータを保持できる
ものであればどのようなものを用いてもよい。また、実
施例では、ライズ及びフォール用のパターンデータを４
サイクル分保持する場合について説明したが、これ以上
であってもこれ以下であってもよいことはいうまでもな
い。

【００３７】

【発明の効果】本発明によれば、スキュー補正用の遅延
種だの調整精度を劣化させることなく、遅延手段の構成
素子となる高速論理ゲート回路の規模を縮小することが
できるという効果がある。

【図面の簡単な説明】

【図１】 本発明のＩＣ試験装置の波形発生器の一実施
例の詳細構成を示す図である。

【図２】 従来のＩＣ試験装置の全体構成を示すブロッ
ク図である。

【図３】 図２の波形発生器（フォーマッタ）の１つの
入出力端子に対応した部分の詳細構成を示す図である。

【符号の説明】

１Ｒ，１Ｆ，１４…２ビットカウンタ、２Ｒ，２Ｆ…２
入力４出力デコーダ、３Ｒ，４Ｒ，５Ｒ，６Ｒ，３Ｆ，
４Ｆ，５Ｆ，６Ｆ…フリップフロップ、７Ａ，７Ｂ，
７，７Ｄ…ＲＳフリップフロップ、８Ｒ，８Ｆ，１５…
４入力１出力マルチプレクサ、１１…ライズ遅延データ
レジスタ、１２…フォール遅延データレジスタ、１７…
ライズ／フォール用可変遅延器、５０…テスタ部、５１
…制御手段、５２…ＤＣ測定手段、５３…タイミング発
生手段、５４…パターン発生手段、５５…ピン制御手
段、５６…ピンエレクトロニクス、５７…フェイルメモ
リ、５８…入出力切替手段、５９…データセレクタ、６
０…フォーマッタ、６１…Ｉ／Ｏフォーマッタ、６２…
コンパレータロジック回路、６３…ドライバ、６４…コ
ンパレータ、６５…バス、７０…ＩＣ取付装置、７１…
被測定ＩＣ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ライズ用及びフォール用の２系列の試験
   信号作成データをレート信号及びエッジ信号からなるタ
   イミング信号に基づいて加工し、所定の試験用パターン
   データを生成するＩＣ試験装置の波形発生器において、 前記レート信号に同期して前記ライズ用及びフォール用
   の試験信号作成データのそれぞれ異なるタイミングにお
   ける値を前記レート信号の所定サイクル数だけ保持する
   複数のライズ用及びフォール用のデータ保持手段と、 前記エッジ信号の入力に同期して前記ライズ用及びフォ
   ール用のデータ保持手段に保持されている試験信号作成
   データを順次選択し、選択されているライズ用及びフォ
   ール用の試験信号作成データのエッジ信号入力時点にお
   ける値に応じて前記ライズ用又はフォール用のデータを
   そのエッジ信号の入力時点に同期して選択的に出力する
   選択出力手段と、 ライズ用又はフォール用の遅延データに基づいて前記選
   択出力手段に入力する前記エッジ信号のスキューを補正
   する遅延手段と、 前記データ保持手段に保持されている前記ライズ用及び
   フォール用の試験信号作成データに基づいて前記選択出
   力手段に次に入力する前記エッジ信号がライズ用なのか
   フォール用なのかを判定する判定手段と、 この判定手段の判定結果に応じて前記ライズ用又はフォ
   ール用の遅延データを前記遅延手段に供給する遅延デー
   タ供給手段とからなることを特徴とするＩＣ試験装置の
   波形発生器。
2. 【請求項２】 前記遅延データ供給手段は、ライズ用の
   遅延データを記憶した第１メモリと、フォール用の遅延
   データを記憶した第２メモリと、前記判定手段の判定結
   果に応じて前記第１及び第２メモリに記憶されている遅
   延データのいずれか一方を前記遅延手段に供給する選択
   手段とから構成されることを特徴とする請求項１に記載
   のＩＣ試験装置の波形発生器。