JPH09135343A - データの分割及び縮小が実行可能なビデオ制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 データ分割及び縮小を同時に又はいずれかを
選択的に実行可能なビデオ制御回路を提供する。 【解決手段】 入力データ信号ＤＡＴＡ及び分割実行の
ための制御信号ＣＨを入力とする第１ＡＮＤゲート２０
と、データ信号ＤＡＴＡを遅延回路１０にて遅延させた
信号ＤＡＴＡ’を入力とし、縮小実行のための制御信号
ＣＴにより制御されて縮小信号ＳＨを発生するトライス
テートバッファ４０と、トライステートバッファ４０の
出力状態を維持させるためのバスホールダ回路５０と、
縮小信号ＳＨ及びデータ信号ＤＡＴＡを入力とする第２
ＡＮＤゲート３０と、第１及び第２ＡＮＤゲート２０，
３０の各出力を入力して出力データＤＯＵＴを発生する
第３ＡＮＤゲート６０と、を備えるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術明分野】本発明は、入力されるデー
タをプリントするプリンタに関し、特に、分割及び縮小
機能を有するそのビデオ制御回路に関する。

【０００２】

【従来の技術】一般に、レーザービームプリンタなどの
プリンタにおけるビデオデータの取り扱いには、分割(C
hopping)及び縮小(Shrinking) の手法がある。分割と
は、１データを複数区間に分けて各区間に該当する部分
を活性化させるか否かを決定するという意味であり、縮
小とは、データをどのくらい縮小させるものかを決定す
るという意味である。そして、データの区間は、分割及
び縮小のパターンを決定するレジスタのビット数に従っ
て分けられる。このような各ビットは、データ区間の活
性状態を現す。従来のビデオ制御回路(Video Controllo
r)では、このような２つの手法中のいずれか１つのみが
内蔵されており、いずれか一方の手法しか利用すること
ができない。

【０００３】

【発明が解決しようとする課題】そこで本発明では、分
割及び縮小を共に又はこれらのいずれか片方を選択して
実行可能なビデオ制御回路を提供する。

【０００４】

【課題を解決するための手段】この目的のために本発明
は、入力データのプリント動作を制御するビデオ制御回
路において、外部制御信号に応答しての入力データ分割
及び外部制御信号に応答しての前記入力データ縮小を同
時に実行し、又は前記分割と縮小のいずれか一方のみを
実行することを特徴としたビデオ制御回路を提供する。
具体的には、入力データのプリント動作を制御するビデ
オ制御回路において、入力データ及び該入力データを分
割するための制御信号を論理演算する第１論理回路と、
前記入力データを遅延させた信号を縮小するための制御
信号により制御されて縮小信号を発生するトライステー
トバッファと、該トライステートバッファの出力状態を
維持させるためのバスホールダ回路と、前記縮小信号及
び前記入力データを論理演算する第２論理回路と、前記
第１及び第２論理回路の各出力を論理演算する第３論理
回路と、を有することを特徴とする。これら第１〜第３
の各論理回路はＡＮＤゲートで構成するとよい。

【０００５】

【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。

【０００６】図１にビデオ制御回路の要部を示す。この
ビデオ制御回路は、データ信号ＤＡＴＡ及び分割実行の
ための制御信号ＣＨを入力とするＡＮＤゲート２０と、
データ信号ＤＡＴＡを遅延回路１０により遅延させた遅
延データ信号ＤＡＴＡ’を入力とし、縮小実行のための
制御信号ＣＴに従って縮小信号ＳＨを発生するトライス
テートバッファ(Tri-State Buffer)４０と、このトライ
ステートバッファ４０の出力状態を維持させるためのバ
スホールダ回路(Bus Holder)５０と、縮小信号ＳＨ及び
データ信号ＤＡＴＡを入力とするＡＮＤゲート３０と、
２つのＡＮＤゲート２０，３０の各出力を入力して演算
し、出力データＤＯＵＴを発生するＡＮＤゲート６０
と、から構成される。

【０００７】連続するデータ信号ＤＡＴＡが同一状態で
あれば、縮小の効果は始めのデータ信号のみ得られる。
このような動作について、図２及び図３を参照し説明す
る。図２は、データ信号を分割するためのタイミング
図、図３は、データ信号を縮小するためのタイミング図
である。

【０００８】分割及び縮小を行うためのデータ信号ＤＡ
ＴＡの区間数がＮ（自然数）とした場合を例にあげて説
明する。また、分割及び縮小を行うために対応するビッ
ト数がＮ（自然数）であるレジスタがそれぞれ存在す
る。分割の場合は、そのレジスタの各区間に対応するビ
ットの状態に従って活性状態が決定され、縮小の場合
は、データの縮小程度を現す制御信号ＣＴに従って縮小
される。このような縮小は、全区間中１つの区間を縮小
した例である。

【０００９】このレジスタのセッティングに従って分割
又は縮小のいずれか一方のみが実施され、或いは、ＡＮ
Ｄゲート６０から出力される出力データＤＯＵＴとデー
タ信号ＤＡＴＡをマルチプレクスしてデータ信号ＤＡＴ
Ａをバイパス(By-pass) させることもできる。即ち、Ａ
ＮＤゲート２０の出力信号ＣＨＯとＡＮＤゲート３０の
出力信号ＳＨＯとの組合せにより、１つの出力信号のみ
パスさせるか、或いは、２つの信号が合成された出力信
号をパスさせることで実行可能である。

【００１０】以上、図面を中心にして実施形態を説明し
たが、その他にも多様な実施形態が可能であることは容
易に理解されよう。

【００１１】

【発明の効果】本発明によるビデオ制御回路は、入力さ
れるデータに対し、外部制御信号に応答しての分割及び
外部エネーブル信号に応答しての縮小を同時に実行し、
又は、前記分割と縮小のいずれか一方を実行可能であ
る。

【図面の簡単な説明】

【図１】本発明によるビデオ制御回路の要部回路図。

【図２】データ信号分割のタイミング図。

【図３】データ信号縮小のタイミング図。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力データのプリント動作を制御するビ
   デオ制御回路において、入力データ及び該入力データを
   分割するための制御信号を論理演算する第１論理回路
   と、前記入力データを遅延させた信号を縮小するための
   制御信号により制御されて縮小信号を発生するトライス
   テートバッファと、該トライステートバッファの出力状
   態を維持するためのバスホールダ回路と、前記縮小信号
   及び前記入力データを論理演算する第２論理回路と、前
   記第１及び第２論理回路の各出力を論理演算する第３論
   理回路と、を有することを特徴とするビデオ制御回路。
2. 【請求項２】 第１〜第３論理回路がＡＮＤゲートであ
   る請求項１記載のビデオ制御回路。